【課題】金属酸化膜とその上下を挟む絶縁膜との相互拡散を抑制することにより、電荷蓄積膜に金属酸化膜を用いた不揮発性メモリセルの電荷保持特性を向上させることのできる技術を提供する。
【解決手段】メモリセルＭＣ１に備わる電荷保持用絶縁膜４を、半導体基板１のチャネル領域側から、ボトム絶縁膜４ａ、金属酸化膜からなる電荷蓄積膜４ｃ、およびトップ絶縁膜４ｅが順次形成された積層膜によって構成し、さらに、ボトム絶縁膜４ａに対してプラズマ窒化処理を行うことにより、ボトム絶縁膜４ａ中の上面側に、ピーク値を有して窒素濃度が１原子％以上の窒化領域４ｂを形成し、その窒化領域４ｂの厚さを０．５ｎｍ以上、１．５ｎｍ以下、窒素濃度のピーク値を５原子％以上、４０原子％以下、窒素濃度のピーク値の位置をボトム絶縁膜４ａの上面から２ｎｍ以内とすることにより、ボトム絶縁膜４ａと電荷蓄積層４ｃとの相互反応を抑制する。 （もっと読む）

【課題】不揮発性メモリ素子のプログラム方法を提供する。
【解決手段】（イ）メモリセルにプログラム電圧を印加し、次いで、第１検証電圧で検証する第１プログラミングステップと、（ロ）第１検証電圧を利用した検証を通過したメモリセルに電荷の安定化を促進するための摂動パルスを印加するステップと、
（ハ）摂動パルスの印加後に第１検証電圧より高い第２検証電圧で検証するステップと、を含むことを特徴とする不揮発性メモリ素子のプログラム方法である。 （もっと読む）

本開示は、半導体デバイス中のノイズを低減する方法、デバイス、モジュール、及びシステムを開示する。一方法の実施形態は、ある期間、半導体デバイスのコントロールゲートにリセット電圧を印加すること、を含む。方法はさらに、リセット電圧を印加した後に、半導体デバイスの状態を検知することを含む。
（もっと読む）

【課題】ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲からメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第２導電型ウェル１４に形成された第１の保護トランジスタ４１と、第１導電型ウェル１３に形成された第２の保護トランジスタ４２とを備えている。第２の保護トランジスタ４２の第４のソース・ドレイン拡散層２２Ｂは第２の拡散層２７と接し、第３のソース・ドレイン拡散層２２Ａは、第２導電型ウェル１４において第１の保護トランジスタ４１の第２のソース・ドレイン拡散層２１Ｂと接している。第１の保護トランジスタ４１の第１のソース・ドレイン拡散層２１Ａは、被保護素子電極３２と接する第１の拡散層２６と接している。 （もっと読む）

【課題】コンタクトのマージンを減らし、高集積度を実現したＮＯＲ型フラッシュメモリ素子及びその製造方法の提供をする。
【解決手段】半導体基板上に形成された第１ポリシリコンパターン、誘電体膜及び第２ポリシリコンパターンで構成されたゲートと、前記第１ポリシリコンパターンの間に形成されて、前記半導体基板に挿入されてラインの形態に形成された複数の電極と、及びそれぞれの電極ごとに一つずつ形成されたコンタクトを含む。 （もっと読む）

【課題】優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えた不揮発性ＭＯＳ型半導体メモリ装置を提供する。
【解決手段】ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体に電荷を注入するために必要な書き込み電圧を小さく抑えることができる。 （もっと読む）

【課題】ＦＰＧＡセル及びアレー構造体の相互接続部を選択的にプログラムする方法を提供する。
【解決手段】各セルは、フローティングゲートが共通で且つ制御ゲートが共通であるスイッチ用フローティングゲート電界効果トランジスタ及び感知用フローティングゲート電界効果トランジスタを備えている。セルのプログラミングは、共通の制御ゲートラインと、感知トランジスタのソース／ドレインとをバイアスする電圧により行われる。 （もっと読む）

【課題】不揮発性メモリ回路のデータ保持特性を向上させる。
【解決手段】半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。浮遊ゲート電極ＦＧは、キャップ絶縁膜３ａと、その上に形成された絶縁膜４ａのパターンにより覆われている。さらに、半導体基板１Ｓの主面上全面には、絶縁膜４ａのパターンおよびゲート電極Ｇを覆うように絶縁膜２ａが堆積されている。絶縁膜２ａは、プラズマＣＶＤ法により成膜された窒化シリコン膜により形成されている。上記絶縁膜４ａは、低圧ＣＶＤ法により成膜された窒化シリコン膜により形成されている。このような絶縁膜４ａを設けたことにより、水や水素イオン等が浮遊ゲート電極ＦＧに拡散するのを抑制または防止できるので、フラッシュメモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】不揮発性メモリの信頼性向上を図りながら、不揮発性メモリの占有面積を低減することができる技術を提供する。
【解決手段】コードフラッシュメモリセルの構造とデータフラッシュメモリセルの構造とを異なる構造にする。具体的には、コードフラッシュメモリセルの構造としてコントロールゲート電極１４ａの片側の側壁にだけメモリゲート電極２２ａが形成された構造を採用して読み出し速度の向上を図る。一方、データフラッシュメモリセルでは、コントロールゲート電極１４ｂの両側の側壁にメモリゲート電極２２ｂ、２２ｃを形成する。つまり、データフラッシュメモリセルを２値メモリセルから多値メモリセルに変更することにより、リテンション特性の劣化を防止して信頼性の高いデータフラッシュメモリセルを実現し、かつ、データフラッシュメモリセルの占有面積を低減する。 （もっと読む）

【課題】消去動作時に負に印加すべきワード線電圧が０または正電圧となることを抑制すること。
【解決手段】本発明は、不揮発性メモリセル１２を有するメモリセルアレイ１０と、消去動作時にメモリセルアレイ１０のワード線ＷＬに負電圧Ｖ−を印加する第１電圧印加部１３と、負電圧Ｖ−が所定電圧となった場合、メモリセルアレイ１０のウエル３３に正電圧Ｖ＋を印加する第２電圧印加部２２と、を具備する半導体装置およびその制御方法である。 （もっと読む）

【課題】ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、不揮発性メモリ領域の面積を縮小する。
【解決手段】メモリゲート電極１１Ａに、局所的に電界が集中するコーナー部１１ｃｎを設け、メモリゲート電極１１Ａ中の電荷をＦＮトンネル動作によりゲート絶縁膜２ａ中の電荷蓄積部に注入する消去方式を用いる。ＦＮトンネルにより消去時の消費電流を低減できるため、メモリモジュールの電源回路面積を低減できる。また、書込みディスターブ耐性を向上できるために、より簡易なメモリアレイ構成を採用してメモリアレイ面積を低減できる。両者の効果を併せてメモリモジュールの面積を大幅に低減し製造コストを低減できる。また、書込み消去の注入電荷中心が一致するため書換え耐性が向上する。 （もっと読む）

【課題】ホットキャリアによる消去時間を向上でき、且つ、製造コストの増加を抑制できる不揮発性半導体記憶装置のデータ書き換え方法を提供する。
【解決手段】半導体基板に、ゲート電極として制御ゲート電極と浮遊ゲート電極を有する書き換え可能な不揮発性メモリトランジスタが形成された不揮発性半導体記憶装置において、書き込み時に、高エネルギー状態にある電子を浮遊ゲート電極に注入してデータの書き込み状態とし、消去時に、アバランシェ降伏に伴って生じるホットホールを浮遊ゲート電極に注入することにより、データの消去を行う不揮発性半導体記憶装置のデータ書き換え方法であって、書き込み後に、半導体基板における不揮発性メモリトランジスタ形成領域を加熱によって該加熱前の状態よりも昇温させた状態で、消去の少なくとも一部を行うようにした。 （もっと読む）

【課題】スイッチングトランジスタおよび不揮発性のメモリトランジスタとして複数のＴＦＴを同一の基板に形成する際において、効率的に、その製造をする。
【解決手段】第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１のチャネル形成領域３２１ｃを介して対面しているデュアルゲート構造にて、薄膜トランジスタ３００を形成する。ここでは、第１ゲート絶縁膜の側の面よりも、第２ゲート絶縁膜の側の面において、凹凸が大きくなるように、半導体層３２１を形成する。そして、その半導体層３２１に対面するように、順次、第２ボトム絶縁層３３１ｂ、電荷蓄積層３３１ｍ、第２トップ絶縁層３３１ｔを積層することによって、第２ゲート絶縁膜３３１を形成する。 （もっと読む）

【課題】書き換え回数の増加に伴う書き込み後の閾値電圧の低下を抑制することのできる不揮発性半導体記憶装置及びそのデータ書き換え方法を提供する。
【解決手段】アバランシェ降伏により、チャネル形成領域のドレイン近傍端部に生じるホットキャリアによって消去を行う電気的に書き換え可能な不揮発性半導体記憶装置において、チャネル形成領域を、ドレインから所定領域の第１チャネル形成領域と、第２チャネル形成領域に隣接する第２チャネル形成領域とにより構成した。そして、第２チャネル形成領域の不純物濃度を第１チャネル形成領域の不純物濃度よりも高くするとともに、２つのチャネル形成領域の境界を、ドレイン近傍端部とは異なり、ドレイン近傍端部とソース近傍端部との間の中間部内とした。 （もっと読む）

【課題】１電界効果トランジスタ当たり２ビットの情報を記憶でき、しかも微細化が容易な半導体記憶装置を提供すること。
【解決手段】半導体基板１１、ゲート絶縁膜１２、ゲート電極１３、ゲート電極に対して側方に離間して形成された２つの電荷保持部６１、６２と、２つソース／ドレイン拡散層領域１７、１８と、チャネル領域４１、４２とを備える。電荷保持部６１、６２は、電荷を蓄積する機能を有する第１の材料からなるナノドット１５が、第２の絶縁体１４と第３の絶縁体１６との間に挟まれた構造を有する。第２の絶縁体１４と第３の絶縁体１６とは互いに密度、材料または結晶構造が異なる。各電荷保持部６１、６２のナノドット１５に保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっている。 （もっと読む）

【課題】大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とする。
【解決手段】単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された複数の単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。 （もっと読む）

【課題】不揮発性半導体記憶装置の消去電流を低減する。
【解決手段】不揮発性半導体記憶装置のメモリセルは、半導体基板に形成されたソース領域とドレイン領域を有する。そして、ソース領域とドレイン領域の間の半導体基板上にゲート絶縁膜を介して選択ゲート電極が形成されている。選択ゲート電極の側壁には、下部酸化シリコン膜と電荷蓄積膜である酸窒化シリコン膜を介してメモリゲート電極が形成されている。このように構成されたメモリセルにおいて、以下のように消去動作を行なう。メモリゲート電極への正電圧の印加によってメモリゲート電極から酸窒化シリコン膜に正孔を注入して書き込み状態のしきい値電圧から一定レベルまでしきい値電圧を下げ、その後、バンド間トンネリング現象により発生したホットホールを酸窒化シリコン膜に注入して消去動作を完了する。 （もっと読む）

【課題】大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とする。
【解決手段】単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。さらに、ベース基板上に形成された単結晶半導体層に対して、エッチングを行い、ＳＯＩ層の形状を修正し精密に制御する。 （もっと読む）

【課題】不揮発性メモリトランジスタの電荷保持特性を向上させる。
【解決手段】半導体基板と導電膜の間には、トンネル絶縁膜として機能する第１絶縁膜、電荷蓄積層、第２絶縁膜が形成されている。電荷蓄積層は２層の窒化シリコン膜でなる。下層の窒化シリコン膜は、窒素ソースガスにＮＨ_３を用いてＣＶＤ法で形成され、Ｎ−Ｈ結合を上層よりも多く含む。上層の第２窒化シリコン膜は、窒素ソースガスにＮ_２を用いてＣＶＤ法で形成され、Ｓｉ−Ｈ結合を下層よりも多く含む。 （もっと読む）

【課題】窒化膜を電荷蓄積層としたＭＯＮＯＳ型メモリセルを有する不揮発性半導体メモリにおいて、データ保持特性を向上することができる技術を提供する。
【解決手段】データ消去（“１”ｐｒｏｇｒａｍ）時に、通常の消去動作（Ｅｒａｓｅ）の後に弱い書き込み動作（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行う。弱い書き込み動作とは、通常の書き込みの時よりも低い印加電圧で書き込みを行う動作、あるいは短い時間で電圧を印加して書き込みを行う動作等をいう。例えば、通常の書き込みはゲートに電圧１２Ｖを時間１ｍｓ印加し、消去はゲートに電圧−１０Ｖを時間１ｍｓ印加し、弱い書き込みはゲートに電圧４〜６Ｖを時間０．１ｍｓ印加する。 （もっと読む）