【課題】ＴＦＴの従来構造をそのまま生かした構造で同一基板内に不揮発性メモリを形成することができ、よりコンパクトな信頼性の高いものを得る構造を提供する。
【解決手段】本発明の電気光学装置は、画素部と、不揮発性メモリ１１０ＡのＴＦＴの半導体層１０が同一層に形成され、不揮発性メモリ１１０Ａは、ゲート絶縁膜２０を介して半導体層１０上に設けられたゲート電極３０を覆うように形成されたフローティングゲート絶縁膜２１と、フローティングゲート絶縁膜２１を介してゲート電極３０と一部重なるように配置されたフローティングゲート電極３１と、フローティングゲート電極３１を覆うように形成されたトンネル絶縁膜２２と、トンネル絶縁膜２２を介してゲート電極３０及びフローティングゲート電極３１と一部重なるように配置されたソース電極３２とを有するメモリセルを備えている。 （もっと読む）

【課題】書き換え時の閾値電圧変動を抑制し、かつ、データ保持特性低下を防止する。
【解決手段】メモリトランジスタＭが、シリコン基板１１に形成されているソース領域１７Ｓ等と、これと離れて形成されているドレイン領域１７Ｄ等と、両領域間のチャネル形成領域１１Ａを少なくとも覆って形成されているボトム絶縁膜１２Ａと、離散化された電荷蓄積手段（キャリアトラップ）を含む電荷蓄積膜１２Ｂと、トップ絶縁膜１２Ｃと、ゲート電極１３と、を有する。ボトム絶縁膜１２Ａは、チャネル形成領域１１Ａにおけるシリコン基板１１とのバリアハイトが、ＳｉＯ_２とＳｉとのバリアハイトより低いＳｉＯＮから形成され、このＳｉＯＮとＳｉとの界面は、窒素の組成比が９％以上である。 （もっと読む）

【課題】面積の増大を抑制しつつ、高速な動作が可能な不揮発性半導体記憶装置を構成する。
【解決手段】半導体基板（２）と、半導体基板（２）上に形成された電荷蓄積層（８）と、電荷蓄積層（８）上に形成された第１ゲート（６）と、第１絶縁層（８）を介して第１ゲート（６）の一側方に形成された第２ゲート（５）とを備える不揮発性半導体記憶装置を構成する。この不揮発性半導体記憶装置は、第１ゲート（６）の他側方に、第２絶縁層（１４）を備えている。そして、第２絶縁層（１４）の側方に対応する位置の半導体基板（２）内に形成された拡散層（３）と、その拡散層（３）及び第１ゲート（６）を覆うように形成されたシリサイド（１１）とを備えている。 （もっと読む）

【課題】ゲート耐圧の高いトランジスタを必要とすることなく、コラムリークを防止し得る半導体記憶装置及びその駆動方法を提供する。
【解決手段】マトリクス状に配列された複数のメモリセルトランジスタＭＴと、同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートを共通接続する複数のワード線ＷＬと、同一の行に存在する複数のメモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬと、同一の列に存在する複数のメモリセルトランジスタＭＴのドレインを共通接続する複数のビット線ＢＬと、ソース線ＳＬにドレインが接続された第１のトランジスタＴ１と、第１のトランジスタＴ１のソースにドレインが接続され、ワード線ＷＬにゲートが接続され、ソースが接地された第２のトランジスタＴ２と、複数の第１のトランジスタＴ１のゲートを共通接続する制御線ＣＬとを有している。 （もっと読む）

【課題】フラッシュメモリにおいて、メモリセルアレイの領域の一部を消去することが可能な半導体装置およびその制御方法を提供する。
【解決手段】本発明の半導体装置は、メモリセルアレイ５０、５２と、第１メモリセルアレイ１３０、１４０および第２メモリセルアレイ１３２、１４２と、ワードライン選択回路５６、１３６、１４４と、ビットライン選択回路５８、６０と、ワードライン選択回路５６、１３６、１４４が選択するワードラインおよびビットライン選択回路５８、６０が選択するビットラインにより共通に選択されるメモリセル６４を有する第２メモリセルアレイ１３２を消去する消去制御回路と、を具備する。 （もっと読む）

【課題】 配線幅の異なる複数のワード線を有する不揮発性半導体メモリのメモリセルに保持されているデータを確実に読み出すことを目的とする。
【解決手段】 間隔を置いて配列された第１ワード線と、第１ワード線の間にそれぞれ配列され、配線幅が第１ワード線と異なる第２ワード線とにそれぞれ接続された一対の不揮発性の第１および第２メモリセルに保持された多値データを読み出す不揮発性半導体メモリの読み出し動作方法であって、第１および第２メモリセルからデータを読み出すときに、該第１および第２メモリセルに流れるメモリセル電流を複数の基準電流とそれぞれ比較し、多値データの論理レベルを検出する。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】シリコン基板１上のメモリ領域Ｒｍに不揮発性メモリを形成する工程であって、シリコン基板１の主面に選択ゲート電極ＣＧを形成し、いずれか一方の側壁面に隣り合うダミーゲートＤＧを形成する。その後、ダミーゲートＤＧをイオン注入マスクとしたイオン注入Ｄ０１によって、メモリソース・ドレイン領域ＳＤｍを形成する。その後ダミーゲートＤＧを除去し、ダミーゲートＤＧが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域ＳＤｍが配置された構造を形成する。本工程では、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０１を施した後に、電荷蓄積膜とメモリゲート電極とを形成する。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】書き込みや消去を繰り返し行った場合であっても、読み出し不良を抑制することを目的の一とする。又は、メモリトランジスタの面積の増大を抑制しつつ、書き込み電圧、消去電圧を低減することを目的の一とする。
【解決手段】基板上に設けられた書き込み動作及び消去動作に用いる第１の半導体層及び読み出し動作に用いる第２の半導体層上に、絶縁膜を介してフローティングゲートとコントロールゲートを設け、第１の半導体層を用いてフローティングゲートへの電子の注入・放出を行い、第２の半導体層を用いて読み出しを行う。 （もっと読む）

【課題】メモリセル面積を増加することなく、メモリトランジスタの書き込み電圧および消去電圧を低減する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルには、第１の島状半導体領域１０２、フローティングゲート１０９、コントロールゲート１１１が有するメモリトランジスタが設けられている。さらに、フローティングゲート１０９の下方には、絶縁膜を介して第２の島状半導体領域１０１が形成されている。第２の島状半導体領域１０１は、コントロールゲート１１１に電気的に接続されているため、第２の島状半導体領域１０１とフローティングゲート１０９間に静電容量が形成される。この静電容量はメモリトランジスタのカップリング比の増加に寄与するため、メモリセルの面積を増加することなく、カップリング比を高くすることが可能になる。また、カップリング比を低下することなく、メモリセルの面積を縮小することが可能になる。 （もっと読む）

【課題】メモリセル間の干渉を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。そして、電荷ブロック層１４におけるセル間絶縁膜１６の直下域に相当する部分１４ｂに塩素を導入し、部分１４ｂの誘電率を電荷ブロック層１４における制御ゲート電極１５の直下域に相当する部分１４ａの誘電率よりも低くする。 （もっと読む）

【課題】高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。
【解決手段】複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。接続領域４１１は、処理を経済的にするために逆導電型領域４０１と同じ処理ステップで形成する。 （もっと読む）

【課題】データの消去時間を早めると共に、過剰消去が抑制された不揮発性半導体記憶装置を提供する。
【解決手段】第１制御電極に、半導体基板に対して０Ｖ以下の電圧を印加した状態で、ドレインと半導体基板との間にアバランシェ降状を起こすことによって生じるホットキャリアを浮遊ゲート電極に注入することにより消去を行う不揮発性半導体記憶装置であって、ドレインに隣接し、且つ、チャネル形成領域を除く領域に、半導体基板よりも不純物濃度が高い第１導電型の拡散領域が形成されており、該拡散領域とドレインとの界面に形成されたＰＮ接合ダイオードのアバランシェ降状電圧の大きさが、浮遊ゲート電極直下における、消去開始時のドレインと半導体基板との間のアバランシェ降状電圧よりも大きく、消去終了時のドレインと半導体基板との間のアバランシェ降状電圧よりも小さい。 （もっと読む）

【課題】書き込み／消去を行ったときの電子の消し残しを低減可能な半導体装置を提供することを目的とする。
【解決手段】本実施の形態に係る半導体装置は、一の主面上に第１の表面１３と、第１の表面１３と段差１５をなす第２の表面１４とが形成された半導体基板１を備える。そして、半導体基板１の第１の表面１３上にゲート絶縁膜２を介して形成されたコントロールゲート電極３を備える。そして、半導体基板１の第２の表面１４上に、コントロールゲート電極３と隣接して、電子またはホールを保持可能な酸化膜６、窒化膜７、酸化膜８を介して形成されたメモリーゲート電極９を備える。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】 短時間且つ低コストでの実施が可能なスクリーニング方法を提供し、かかるスクリーニング方法を用いた不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】 制御ゲートと浮遊ゲートを備えるメモリ素子を複数有する不揮発性半導体記憶装置の製造方法であって、複数のメモリ素子が形成された後、最終配線工程が完了した不揮発性半導体記憶装置のウェハ上に形成された複数のメモリ素子に対して、消去電圧ストレスを印加した後、ウェハ全面に対し電磁波を照射することで浮遊ゲート内を電気的に中性な状態にする。その後、ウェハ上面に電磁波に対する透過性を有しない保護膜を成膜した後、ウェハテストによる良否判定を行う。 （もっと読む）

【課題】ＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置において、半導体チップ面積の縮小を図ることのできる技術を提供する。
【解決手段】メモリゲート（ＭＧ１）、制御ゲート（ＣＧ１）、ソース拡散層（Ｓｏｕｒｃｅ１）およびドレイン拡散層（Ｄｒａｉｎ１）は、それぞれ電位を制御する制御回路に接続されており、制御回路は、メモリゲートに第１電位、制御ゲートに第２電位、ドレイン拡散層に第３電位、ソース拡散層に第４電位を供給するように動作する。ここで、スイッチトランジスタＳＷ１をＯＮ状態からＯＦＦ状態とすることによってメモリゲートをフローティング状態とした後、メモリゲートが第１電位よりも高い第５電位となるように、制御ゲートに第２電位よりも高い第６電位を供給するように制御回路を動作させることによって、メモリゲートをブーストする。 （もっと読む）

【課題】メモリセル当たり２ビットを記憶可能な不揮発性半導体記憶装置を提供することを課題とする。
【解決手段】半導体基板の表面層に備えられたチャネル領域を挟む一対の不純物拡散領域と、チャネル領域上に備えられたゲート絶縁膜をチャネル長方向で挟む一対の電荷保持膜と、ゲート絶縁膜及び一対の電荷保持膜上に備えられた単一層からなるゲート電極とを含むメモリセルを、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接して有し、チャネル長方向に隣接するメモリセル間の不純物拡散領域が、隣接するメモリセルで共有され、チャネル長方向に隣接するメモリセルのゲート電極上に、チャネル長方向に隣接するメモリセルで共有されるワード線を備え、一対の不純物拡散領域が、チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線として共有された不揮発性半導体記憶装置により上記課題を解決する。 （もっと読む）

【課題】ロジックトランジスタ（Ｔｒ）３３のＬＤＤ幅ＳＷ１１をセルＴｒ３５のＬＤＤ幅ＳＷ１３とは別個に設定し、中間絶縁膜の埋め込み時のボイド発生を抑制する。
【解決手段】各Ｔｒ３３，３５のゲート電極３３Ｇ，３５Ｇの側壁にそれぞれ第１のサイドウォール３３ＳＷ１，３３ＳＷ２，３５ＳＷ１，３５ＳＷ２を形成する工程と、各第１のサイドウォール上に、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２をそれぞれ形成する工程とを順に処理した後、中間絶縁膜埋め込み前に、第２のサイドウォールのみを選択的に除去する工程とを順に処理する。これらの処理において、第１のサイドウォール形成後にＴｒ３３のソース領域／ドレイン領域インプラ工程を、第２のサイドウォール形成後にＴｒ３５のソース領域／ドレイン領域インプラ工程を、それぞれ打ち込むことにより、各ＬＤＤ幅ＷＤ１１，ＷＤ１３を別個に設定する。 （もっと読む）