【課題】新たな不揮発性メモリ素子を有する装置を提供する。
【解決手段】チャネル形成領域を構成する半導体材料として酸化物半導体を用いた不揮発性メモリ素子を有する装置を提供するものであり、制御ゲートと、第１の絶縁膜を介して制御ゲートと重ねて設けられた電荷蓄積層と、酸化物半導体材料を用いて形成され、第２の絶縁膜を介して電荷蓄積層と重ねて設けられたチャネル形成領域を有する酸化物半導体層と、によって不揮発性メモリ素子が構成されるものである。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】不揮発性メモリセルに複数の閾値電圧を記憶し、前記閾値電圧をワード線に印加した複数のワード線選択レベル電圧を用いて読み出すフラッシュメモリの温度補償回路を単純化する。
【解決手段】基準電圧を発生する電源回路を有し、前記複数のワード線選択レベル電圧を発生する複数の電圧発生回路を、比較器と、チャージポンプ回路と、複数の拡散抵抗素子を直列に接続した分圧回路で構成し、前記基準電圧を前記比較器の負側入力端子に接続し、前記比較器の出力端子を前記チャージポンプ回路の入力端子に接続し、前記チャージポンプで昇圧した出力電圧を前記ワード線と前記分圧回路に接続し、前記分圧回路から引き出した分圧電圧を前記比較器の正側入力端子に接続し、前記複数の電圧発生回路の前記分圧電圧の温度による電圧変化率（温度勾配）を等しくし、前記電源回路が前記温度勾配を有する前記基準電圧を発生する。 （もっと読む）

【課題】メモリ領域の高密度化を図ることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０上にメモリセル領域と周辺回路領域とを有する。まず、メモリセル領域の半導体基板１０に溝を形成し、メモリセル領域の溝内に酸化膜を形成し、メモリセル領域の溝内における底面の酸化膜のみを除去し、メモリセル領域の溝をシリコンで埋めることで、リソグラフィ限界以下の幅の酸化膜からなる素子分離２０を形成する。 （もっと読む）

【課題】高速なアクセスが可能で、かつ、高集積化が可能なスプリットゲート型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１の主表面の溝に第１、第２のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置１００であって、溝内部の対向する第１、第２の側壁１０２ａ，１０２ｂの表面にそれぞれ第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とが形成され、第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とには、それぞれ異なる電圧を印加することが可能である。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】不揮発性半導体記憶装置を安定に動作させるための動作方式を提供する。
【解決手段】スプリットゲート構造の不揮発性半導体記憶装置において、ホットホール注入を行う場合、時間変化しない交点を用いて、ホットホール注入動作のベリファイを行う。これにより、経時変化を考えずに消去状態の検証をすることができる。
また、複数回のパルス電圧または多段ステップ電圧をゲート部に印加することにより書き込みまたは書き込み／消去を行う。 （もっと読む）

【課題】スプリットゲート型メモリセルを有する半導体装置の信頼性を向上させる。主要な目的の１つは、制御ゲート電極の表面に形成されているシリサイド層と、メモリゲート電極の表面に形成されているシリサイド層との接触による短絡不良を防止する技術を提供することにある。他の主要な目的は、メモリゲート電極と制御ゲート電極との間の絶縁耐性を保持する技術を提供することにある。
【解決手段】制御ゲート電極８の一方の側壁に形成された積層ゲート絶縁膜９とメモリゲート電極１０との間には、酸化シリコン膜や窒化シリコン膜などからなる側壁絶縁膜１１が形成されており、メモリゲート電極１０は、この側壁絶縁膜１１と積層ゲート絶縁膜９とによって制御ゲート電極８と電気的に分離されている。 （もっと読む）

【課題】高速動作のために低電圧で相対的に大きな電流駆動力を必要とするＭＩＳＦＥＴと高耐圧を必要とするＭＩＳＦＥＴを有する半導体装置において、各素子を、それぞれの素子特性の向上を図りつつ簡素化した工程で製造する。
【解決手段】低耐圧ＭＩＳＦＥＴのゲート電極４およびＭＯＮＯＳメモリのメモリゲート電極８のそれぞれの側壁にサイドウォールＡ、Ｂを形成する際、専用のマスクを用いず、低温下で堆積することのできる酸化膜をフォトレジスト膜が形成されたシリコン基板１上に形成し、ゲート電極４およびメモリゲート電極８のそれぞれの側壁に幅の違うサイドウォールＡ、Ｂを形成する。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１上に配置された不揮発性メモリＮＶＭ１を有する半導体装置であって、不揮発性メモリＮＶＭ１は、シリコン基板１上に順に形成されたメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を有する。メモリゲート絶縁膜ＭＩ１は、酸化シリコンを主体とする下部バリア膜ＢＢ１、窒化シリコンを主体とする電荷保持膜ＣＳ１、および、酸窒化シリコンを主体とする上部バリア膜ＴＢ１の、３層の積層絶縁膜からなる。特に、上部バリア膜ＴＢ１において、酸窒化シリコンのうちの酸化シリコンの割合は０．４６より大きく、かつ、０．９２以下である。 （もっと読む）

【課題】いわゆるＭＮＯＳ構造において、ゲート絶縁膜を介した漏れ電流の発生を大幅に抑制させた半導体メモリ装置の提供。
【解決手段】ゲート絶縁膜は、半導体層側に半導体酸化膜、ゲート電極側に半導体窒化膜の積層膜からなる半導体メモリ装置であって、
横軸にゲート電圧をとり縦軸にドレイン電流をとったヒステリシス特性が、ゲート電圧を負側から正側への掃引によって得られる特性を第１特性とし、ゲート電圧を正側から負側への掃引によって得られる特性を第２特性とした場合、前記第１特性は、前記第２特性に対して、ゲート電圧が大きくなる側に位置づけられる特性となっている。 （もっと読む）

【課題】リーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８を含む。制御回路ＡＲ２は、メモリトランジスタＭＴｒ１〜８からデータを読み出す。メモリストリングＭＳは、メモリトランジスタＭＴｒ１〜８のボディとして機能するＵ字状半導体層３４と、Ｕ字状半導体層３４を取り囲むように形成され、電荷を蓄積することによりデータを保持する電荷蓄積層３３ｂと、電荷蓄積層３３ｂを介してＵ字状半導体層３４を取り囲むワード線導電層３１ａ〜３１ｄとを備える。制御回路ＡＲ２は、読み出し動作の際、非選択メモリストリングＭＳの中の少なくとも一つのメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに読み出しパス電圧Ｖｒｅａｄを印加し、別のメモリトランジスタＭＴｒのゲートには接地電位Ｖｓｓを印加する。 （もっと読む）

【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）

【課題】ワードゲートとコントロールゲートの間の高低差を大きくすることなく、シリサイドショートを防止することが可能な不揮発性半導体記憶装置、及びその製造方法を提供すること。
【解決手段】本発明にかかる不揮発性半導体記憶装置は、半導体基板１上にゲート絶縁膜２を介して形成され、一定の幅を有する部分が上に突出した突出部３ｂが設けられているワードゲート３と、ワードゲート３の側壁面にＯＮＯ膜４を介して設けられたコントロールゲート５と、コントロールゲート５の側壁面と、ワードゲート３の突出部３ｂの側壁面とに形成された絶縁性のサイドウォール７と、ワードゲート３の突出部３ｂの上面と、コントロールゲート５の表面の一部とに形成されたシリサイド層９と、を備え、突出部３ｂの幅は、突出部３ｂよりも下側の部分のワードゲート３の幅よりも狭いものである。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）

【課題】記憶領域の増大を抑制しつつ、より多くの情報を記憶できる不揮発性半導体記憶素子を提供する。
【解決手段】第１ソース／ドレイン拡散層（１１）と、第２ソース／ドレイン拡散層（１２）と、チャネル領域の上に構成され、電気的に絶縁される二つの電荷蓄積層（２１）と、電気的に絶縁された二つのゲート電極（１３、１４）とを具備する不揮発性半導体記憶装置を構成する。第１の電荷蓄積層（２−１、２−２）は、第１領域（２−１）と第２領域（２−２）とを有し、第２の電荷蓄積層（２−３、２−４）は、第３領域（２−３）と第４領域（２−４）とを有するものとする。そして、第１のゲート電極（１３）は、第１領域（２−１）と第３領域（２−３）とに跨り、第２のゲート電極（１４）は、第２領域（２−２）と第４領域（２−４）とに跨る。 （もっと読む）

【課題】高集積化されたスプリットゲート型不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１の表面に第１の柱状凸部２ａと第２の柱状凸部２ｂが離間して形成され、第１、第２の柱状凸部２ａ，２ｂは、周辺部と先端部とにソースドレイン３，８の一方と他方とが形成され、周辺部と先端部との間の側壁の表面に、電荷蓄積膜４とメモリゲート線５とが積層された第１積層構造と、ゲート酸化膜６と制御ゲート線７とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを、それぞれ含み、第１積層構造が第１、第２の柱状凸部２ａ，２ｂの間にも形成され、それによって、第１の柱状凸部２ａと第２の柱状凸部２ｂとで、メモリゲート線５が共通に接続されている （もっと読む）

【課題】高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】トランジスタＴＲは、半導体層１０に設けられた、ソース領域１０ｓと、ドレイン領域１０ｄと、ソース領域１０ｓとドレイン領域１０ｄとの間のチャネル領域１０ｃと、チャネル領域１０ｃの上に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上に設けられ、側部４０ｂと頂部４０ａとを有する電荷保持層（浮遊ゲート４０）と、側部４０ｂ及び頂部４０ａを覆う電極間絶縁膜５０と、電極間絶縁膜５０の上に設けられた制御ゲート６０と、を有する。制御ゲート６０は、側部４０ｂに対向する側部導電層６０ｂと、頂部４０ａに対向し、仕事関数が、電荷保持層よりも高く、側部導電層６０ｂよりも高い頂部導電層６０ａと、を有する。 （もっと読む）

【課題】ゲート電極から電荷蓄積層に電荷を注入する不揮発性メモリにおいて、従来のゲート構造に比べて電荷の注入効率、電荷保持特性および信頼性を共に向上させる。
【解決手段】電荷蓄積層を構成する窒化シリコン膜に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極からの電荷注入を高効率で行うために、メモリセルのゲート電極を、ノンドープのポリシリコン層５４とメタル材料電極層５９の２層膜で構成する。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置を小型にする。
【解決手段】複数の第１電極４Ｇと、これに交差する複数のワード線５と、複数の第１電極４Ｇの隣接間であって複数のワード線５が平面的に重なる部分に配置された複数の浮遊ゲート電極６Ｇとを有する複数の不揮発性メモリセルＭＣを持つＡＮＤ型のフラッシュメモリにおいて、上記複数の浮遊ゲート電極６Ｇの各々の断面形状を上記第１電極４Ｇよりも高い凸状とした。これにより、不揮発性メモリセルＭＣが微細化されても浮遊ゲート電極６Ｇを容易に加工できる上、不揮発性メモリセルＭＣの占有面積を増大させることなく浮遊ゲート電極６Ｇとワード線５の制御ゲート電極とのカップリング比を向上させることができる。 （もっと読む）