【課題】チャネル領域の端部に起因するリーク電流を低減し、低電圧で動作し安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子、メモリ素子を備える半導体記憶装置、表示装置、および表示装置を備える携帯電子機器を提供する。
【解決手段】メモリ素子１は、支持基板１０と、支持基板１０に積層され対向するソース領域１１ｓおよびドレイン領域１１ｄを有する半導体層１１と、ソース領域１１ｓおよびドレイン領域１１ｄの間で半導体層１１に形成されたチャネル領域１１ｃと、チャネル領域１１ｃに積層され電荷蓄積機能を有する第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３を被覆する第１ゲート電極１７と、チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔを被覆し第１ゲート絶縁膜１３の膜厚Ｔｇ１と異なる膜厚Ｔｇ２を有する第２ゲート絶縁膜１５を備え、第１ゲート電極１７は、第２ゲート絶縁膜１５を被覆している。 （もっと読む）

【課題】ノイズを抑えながら電荷蓄積部内の電荷を消去することが可能な撮像装置及び固体撮像素子の駆動方法を提供する。
【解決手段】光電変換部３を含む画素部１００を多数有する撮像装置であって、画素部１００は、光電変換部３で発生した電荷を蓄積するための半導体基板上方に設けられたフローティングゲートＦＧを含む書き込みトランジスタＷＴと読み出しトランジスタＲＴを有し、複数の画素部１００からなるグループ毎に、該グループ内の画素部１００の光電変換部３で発生した電荷を該画素部１００内の書き込みドレインＷＤ又は読み出しドレインＲＤに排出する第一の電荷排出駆動を独立に行って、各グループの露光期間の開始タイミングを制御する制御部４０を備える。 （もっと読む）

【課題】不揮発性半導体記憶装置を構成するメモリセルの縮小化および高密度化を実現することにより、製品となる不揮発性半導体記憶装置のさらなる小型化を達成できる技術を提供する。
【解決手段】メモリセルＭＣ１とメモリセルＭＣ２の間に自己整合的にソース配線ＳＬを形成する。具体的には、メモリゲート電極ＭＧ１の側壁に形成されているサイドウォールＳＷと、メモリゲート電極ＭＧ２の側壁に形成されているサイドウォールＳＷの両方に自己整合的に接触するようにソース配線ＳＬを形成する。さらに、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧだけでなく、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧもサイドウォール形状にする。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】半導体層と絶縁膜との間の界面の特性を改善した不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１０１は、チャネル１ａとチャネル１ａの両側に設けられたソース領域及びドレイン領域２とを有する半導体層１と、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷保持層３Ｂと、電荷保持層３Ｂの上に設けられた第２絶縁膜３Ｃと、第２絶縁膜３Ｃの上に設けられたゲート電極４と、を有するメモリセルと、ゲート電極４と半導体層１との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行う駆動部２０と、を備える。 （もっと読む）

【課題】不揮発性半導体記憶装置の信頼性を向上できる技術を提供することにあり、特に、スプリットゲート型トランジスタのメモリゲート電極への給電を確実に行なうことができる技術を提供する。
【解決手段】給電配線ＥＳＬは、給電配線ＥＳＬの一端を終端部ＴＥ１上に配置し、かつ、給電配線ＥＳＬの他端を終端部ＴＥ２上に配置し、さらに、給電配線ＥＳＬの中央部をダミー部ＤＭＹ上に配置している。つまり、終端部ＴＥ１と終端部ＴＥ２およびダミー部ＤＭＹはほぼ同じ高さであるので、終端部ＴＥ１上からダミー部ＤＭＹ上を介して終端部ＴＥ２上に配置されている給電配線ＥＳＬの大部分は同じ高さに形成される。 （もっと読む）

【課題】ＯＮＯ膜とシリサイド膜との短絡を起こさないようにし、ＯＮＯ膜での電荷の不安定や電解分布の不均一、ＯＮＯ膜の膜質低下などを防止する。
【解決手段】不揮発性半導体記憶装置はワードゲート２２とコントロールゲート２４と電荷蓄積層１４とを具備する。ワードゲート２２は半導体基板１０のチャネル領域上方に絶縁層１２を介して設けられている。コントロールゲート２４はワードゲート２２の側方に設けられている。電荷蓄積層１４はチャネル領域とコントロールゲート２４との間、及び、ワードゲート２２とコントロールゲート２４との間にＯＮＯ膜で設けられている。コントロールゲート２４は、シリサイド層２４ａと、非シリサイド層２４ｂ、２４ｃとを備える。シリサイド層２４ａはニッケルを含むシリサイドで設けられている。非シリサイド層２４ｂ、２４ｃはシリサイド層２４ａと電荷蓄積層１４との間に設けられている。 （もっと読む）

【課題】 半導体素子とその製造及び動作方法を提供する。
【解決手段】 相異なるナノ構造体を含む半導体素子である。例えば、半導体素子は、ナノワイヤーで形成された第１構成要素とナノパーティクルで形成された第２構成要素とを含む。ここで、ナノワイヤーは、双極性の炭素ナノチューブでありうる。第１構成要素は、チャンネル層であり、第２構成要素は、電荷トラップ層であるが、この場合、前記半導体素子は、トランジスタやメモリ素子でありうる。 （もっと読む）

【課題】ビット間の干渉に起因する読出の誤りを抑制することができる半導体記憶装置およびその読出方法を提供する。
【解決手段】第２のビット線ＢＬ０は第１のビット線ＢＬ１と間隔を空けつつ並んで延びている。電荷蓄積層は、ワード線ＷＬ０〜ＷＬｎと半導体基板２０との間に設けられ、平面視において第１のビット線ＢＬ１および第２のビット線ＢＬ０の間に配置されている。第１のアシストゲートＡＧ１は、半導体基板２０上に絶縁膜を介して設けられ、第１のビット線ＢＬ１とワード線ＷＬ０〜ＷＬｎとの各々と電気的に絶縁され、平面視において、ワード線ＷＬ０〜ＷＬｎの第１のビット線ＢＬ１および第２のビット線ＢＬ０の間に位置する部分と、第１のビット線ＢＬ１とを繋ぐ領域ＰＲを有する。 （もっと読む）

【課題】メモリセルの微細加工のばらつきを抑制することができる半導体装置の製造方法を提供する。
【解決手段】電荷蓄積層とゲート電極層とを有する積層された層ＳＬ上に、第１の開口部ＯＰ１を有し、灰化可能な材質を含有する第１の層１０１が形成される。第１の開口部ＯＰ１を狭める第１の側壁膜２０１が形成される。第１の層１０１が灰化される。第１の側壁膜２０１の平面形状に対応する平面形状を有するように、積層された層ＳＬがパターニングされる。パターニングにおいて、第１の側壁膜２０１をマスクとして用いたエッチングがなされる。積層された層ＳＬをマスクとして用いて拡散層７０が形成される。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】受光量に十分に対応（ばらつきの少ない線形又は非線形）したデータを不揮発性メモリセルから読み出すことができる固体撮像装置を実現すること。
【解決手段】入射光を受け信号電荷を発生させる受光素子と、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。 （もっと読む）

【課題】 高電圧系配線による微小電流配線へのカップリングを回避でき、デッドスペースを削減する。
【解決手段】 電圧調整回路３０Ａ_１が第１帯状領域及び第２帯状領域を備え、比較的低電圧を扱う各アナログ系回路及び基準電圧線を第１帯状領域及びその隣に配置し、比較的高電圧を扱う各内部電圧発生回路を第２帯状領域に配置し、各アナログ系回路及び基準電圧線の上方に位置するように第２絶縁層Ｉ２上にシールド層Ｌ１＿Shield，Ｌ２＿Shieldを配置した構成により、高電圧系配線による微小電流配線へのカップリングを回避できる。また、複数本の第１帯状領域が互いに同一の第１の幅を有し、複数本の第２帯状領域が互いに同一の第２の幅を有する構成により、同一の帯状領域内で各回路を密に配置でき、デッドスペースを解消できる。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】電荷蓄積膜ＭＩ１に対して電荷を授受することで記憶動作を行う不揮発性メモリセルＮＶＭ１を有する半導体装置であって、不揮発性メモリセルＮＶＭ１は、シリコン基板１の主面ｓ１に形成されたｐウェルｐｗ１と、主面ｓ１上に電荷蓄積膜ＭＩ１を隔てて形成されたメモリゲート電極ＭＧ１とを有し、更に、シリコン基板１の主面ｓ１のうち、電荷蓄積膜ＭＩ１下に位置するメモリチャネル領域ｃｈ１ａにフッ素を含んでいる。 （もっと読む）

【課題】スクリーニングを実施しなくてもＭＯＳ容量の不良率を低減できる技術を提供することにある。
【解決手段】高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列に接続して直列容量素子を形成する。そして、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続する。具体的に、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とを接続する。さらに、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１を低電位（例えば、ＧＮＤ）に接続し、ＭＯＳ容量ＭＯＳ２の上部電極を構成する電極Ｅ３を高電位（例えば、電源電位）に接続する。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の記憶容量を増加させる。
【解決手段】シリコン基板１に形成された不揮発性メモリセルＮＶＭ１は、主面ｓ１上にＯＮＯ構造の第１電荷蓄積膜ＭＩ１を隔てて形成された第１メモリゲート電極ＭＧ１と、同主面ｓ１上にＯＮＯ構造の第２電荷蓄積膜ＭＩ２を隔てて形成された第２メモリゲート電極ＭＧ２とを有する。各電極は、第２電荷蓄積膜ＭＩ２を挟んで隣り合って配置されている。この不揮発性メモリセルＮＶＭ１は、それぞれ独立して１ビットの情報を記憶する機能を有する第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とを有することで、少なくとも２ビットの情報を記憶する。 （もっと読む）

【課題】非選択のメモリセルトランジスタへの情報の誤書き込みの発生を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂと有するメモリセルトランジスタＭＴと、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴとを有し、メモリセルトランジスタＭＴのソース拡散層３６ａは、第１の不純物拡散層３６ａ_１と、第１の不純物拡散層３６ａ_１よりも深い第２の不純物拡散層３６ａ_２と、第２の不純物拡散層３６ａ_２内に形成され、第２の不純物拡散層３６ａ_２よりも浅い第３の不純物拡散層３６ａ_３とを有し、第２の不純物拡散層３６ａ_２の不純物濃度は、第３の不純物拡散層３６ａ_３の不純物濃度よりも低い。 （もっと読む）

【課題】大容量化、低電圧化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体基板１の表面層のチャネル領域４の両側に、ソース２及びドレイン３が形成されている。半導体基板１のチャネル領域４上に、トンネル絶縁膜５が形成されている。トンネル絶縁膜５の上に、フローティングゲート電極６が、ソース２及びドレイン３のいずれにも重ならないように配置されている。フローティングゲート電極６を覆うように、チャネル領域４の上方にゲート絶縁膜７が形成されている。ゲート絶縁膜７の上に、ソース２及びドレイン３に接するかまたは部分的に重なるようにコントロールゲート電極８が配置されている。フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。 （もっと読む）

【課題】選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させる。
【解決手段】Ｖword＝０のとき、消去目標電圧Ｖｔは１秒後に０．５Ｖに到達する。ワードゲートをＶword＝−０．５Ｖという僅かにマイナスの電位にバイアスすると、消去速度がほぼ１０００倍に高められる。これは、右側の拡散領域４２の接合端部でバンド間トンネル効果により発生するホールが負の電位によってワードゲートの方に引き寄せられ、目標制御ゲート６２の下に更に蓄積されるからである。更に、−１Ｖの負電圧をワードゲートに印加することによって、消去速度は１０００倍以上に高められる。 （もっと読む）

【課題】面積の増大を抑制しつつ、高速な動作が可能な不揮発性半導体記憶装置を提供する。
【解決手段】トレンチを有する半導体基板（２）と、トレンチ内に形成された電荷蓄積層（７）と、トレンチの一側面及び底面の一部に、第１絶縁層（８）を介して形成された第１ゲート（５）と、電荷蓄積層（７）上に形成され、第１ゲート（５）の側方に第２絶縁層（７）を介して形成された第２ゲート（６）とを備えている不揮発性半導体記憶装置を攻勢する。ここにおいて、その不揮発性半導体記憶装置は、トレンチ内の半導体基板（２）中に形成された第１拡散層（３）と、トレンチ外の半導体基板中に形成された第２拡散層（４）とを備えることが好ましい。 （もっと読む）