【課題】不揮発性半導体集積回路装置のチップサイズを縮小させる。
【解決手段】シリコン基板上に隣り合って配置された第１および第２ゲート電極とそれらの側方下部のシリコン基板に形成された一対のソース・ドレイン領域とを有し、第２ゲート電極とシリコン基板との間に配置された第２ゲート絶縁膜に電荷を蓄えることで情報を記憶するメモリセルにおいて、メモリセルの消去動作時には、消去非選択セルの第１ゲート電極に正電圧を印加する。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い３次元積層構造の不揮発性半導体記憶装置を提供する。
【解決手段】第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、前記積層構造体を前記第１方向に貫通する第１半導体ピラーＳＰと、前記電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層４８と、前記記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜４２と、前記第１記憶層と前記電極膜との間に設けられた第１外側絶縁膜４３と、前記第１外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第１外側絶縁膜よりも高い第１キャップ絶縁膜４４と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。 （もっと読む）

【課題】不揮発性メモリにおいて、データの書き換え回数増加時における動作信頼性を向上できる技術を提供する。
【解決手段】基板１上に、ボトム酸化膜７Ａと電荷蓄積層８Ａとトップ酸化膜９Ａからなる積層絶縁膜を介して、ゲート電極９Ａが形成され、ボトム酸化膜７Ａの膜厚はトップ酸化膜９Ａの膜厚よりも厚く形成されている。このように構成されているメモリセルにおいて、書き込みおよび消去となる電荷蓄積層８Ａへの電荷のやり取りは、ゲート電極１０Ａと電荷蓄積層８Ａとの間で行う。 （もっと読む）

【課題】不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】半導体基板１Ｓ上に、第１電位障壁膜ＥＢ１と電荷蓄積膜ＥＣと第２電位障壁膜ＥＢ２からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。そして、このメモリゲート電極ＭＧの両側の側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１、ＡＧ２が形成されている。補助ゲート電極ＡＧ１、ＡＧ２の直下にある半導体基板１Ｓ内には浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている。このように構成されているメモリセルの書き込み動作時において、非選択セルの補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。Ｂ４−Ｆｌａｓｈではソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こり書き込みが出来なくなると言う課題があった。
【解決手段】ソース・ドレイン拡散層の構造を非対称にし、ソース側の濃度を下げ電荷蓄積層に対してオフセット構造とすることでソース側からの不必要な書き込みが起こらないようにする。さらに前記ソース構造を採用する事による読み出し電流の低下を避ける為に書込み時とソース・ドレインの電位配置を逆にしたリバースリード読み出しを行う。これにより、ＮＯＲ型アレイ配置のＢ４−Ｆｌａｓｈにおけるソース側からの誤書込みの低減とショートチャネル耐性の改善が可能になる。 （もっと読む）

【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。
【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 （もっと読む）

【課題】外部から供給される電源電圧が低くても、昇圧電圧を生成する回路のサイズを大きくすることなく、昇圧電圧を生成することのできる半導体装置を提供する。
【解決手段】主チャージポンプ２４は、外部からの電圧が入力され、コンデンサの充電を繰り返す昇圧動作によって、入力された電圧を昇圧する。キャパシタＣｇ１は、主チャージポンプ２４の出力と接続される。正側副チャージポンプ２８は。主チャージポンプ２４の出力と接続され、コンデンサの充電を繰り返す昇圧動作によって、主チャージポンプ２４の出力電圧を正または負に昇圧する。正側副チャージポンプ２８は、活性化されてから、正側副チャージポンプ２８の出力電圧が所望のレベルに達するまで昇圧動作を間欠的に行なう。 （もっと読む）

【課題】動作の高速化を図り得る不揮発性メモリセルおよびその製造方法を提供すること。
【解決手段】半導体基板１１と、半導体基板１１の表面上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３両側の半導体基板の表面層にそれぞれ形成された一対の不純物拡散層１４、１５と、一対の不純物拡散層１４、１５の間の半導体基板の表面層に配置されたチャネル領域１６と、少なくとも一方の不純物拡散層１５の表面からゲート電極１３の側壁に沿って形成された電荷蓄積層１７と、電荷蓄積層１７に積層された電荷蓄積層用電極１８とを備えることを特徴とする不揮発性メモリセル。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリのデータ読み出し速度を向上させること。
【解決手段】本発明に係る不揮発性半導体メモリは、半導体基板１００中のチャネル領域上に第１ゲート絶縁膜１１０を介して形成された第１ゲート電極ＷＧと、チャネル領域上に第２ゲート絶縁膜１２０を介して形成された第２ゲート電極ＣＧと、第１ゲート電極ＷＧの上面に形成された第１シリサイド膜１５１と、第２ゲート電極ＣＧの上面に形成された第２シリサイド膜１５２と、を備える。第１ゲート電極ＷＧと第２ゲート電極ＣＧは共にサイドウォール形状を有する。第１ゲート電極ＷＧと第２ゲート電極ＣＧは、チャネル領域上で絶縁膜を挟んで並んで配置されており、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜１２０のいずれか一方は、電荷をトラップする電荷トラップ膜である。 （もっと読む）

【課題】保持特性に優れた不揮発性半導体メモリ装置の消去方法を提供することである。
【解決手段】ソース・ドレイン領域２、３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層７と、第1の絶縁層７上の第１の領域１０に形成された第１のゲート電極５と、第１の絶縁層７上の第２の領域１１、１２に形成された電荷蓄積層８と、電荷蓄積層８上に形成された第２の絶縁層９と、第２の絶縁層９上に形成された第２のゲート電極４、６と、を有する不揮発性半導体メモリ装置の消去方法は次のステップを有する。ソース・ドレイン領域から電荷蓄積層にホットホールを注入するステップ。電荷蓄積層の第１のゲート電極側の領域にチャネルホットエレクトロンを注入するステップ。 （もっと読む）

【課題】従来構造のフラッシュメモリと比べてはるかに微細化可能な、フラーレンによるダイポールを利用した半導体記憶素子を提供する。
【解決手段】半導体領域を含む第１の電極１１と、第１の電極１１上に形成され、膜厚方向に設けられた孔を有する絶縁膜１２と、孔の開口部を覆って閉鎖された空間１３を形成する金属を含む第２の電極１５と、閉鎖空間１３内に配置され、電圧の印加により第１または第２の電極１１，１５のいずれかの側に移動することにより第１の電極１１と第２の電極１５との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレン１４を具備する。 （もっと読む）

【課題】電流値分布幅をより狭くして電流ウィンドウをより広げる。
【解決手段】半導体基板における電荷蓄積部に電荷を徐々に蓄積するため、ゲート電圧は書き込み回数が増加するに従って徐々に増加させる（Ｂ）。チャネル領域に流れる電流の値が、電荷蓄積部に蓄積される電荷の量が所定のデータに対応する値となった場合に該チャネル領域に流れる電流の予め定められた目標値よりも大きい領域において、該電流の値が該目標値に近づいた場合に、ソース電圧、ドレイン電圧を下げることにより、１回当たりの電荷の蓄積量の増加割合を減少させる（Ｃ）。よって、各電荷蓄積部への電荷の蓄積量が目標値を超えることを抑えることができる。 （もっと読む）

【課題】製造工程においてメモリセル領域へのＵＶ光の入射が抑えられ、メモリセル特性の局所的なバラツキが抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のビット線４、複数のビット線４と交差する複数のワード線６２、及び半導体基板と各ワード線６２との間に挟まれ、隣接する二本のビット線４の間の領域に形成され、電荷保持機能を有する第１の絶縁膜５が配置されたメモリセル領域８０、９０と、複数のビット線４にそれぞれ接続されるコンタクト３０が配置されたビット線コンタクト領域６３と、少なくともビット線コンタクト領域６３内の半導体基板の一部を覆う第１のＵＶ遮光膜２５と、層間絶縁膜２０と、層間絶縁膜２０上に形成され、メモリセル領域８０、９０を覆う第２のＵＶ遮光膜２１とを備えている。第１のＵＶ遮光膜２５は、製造工程で発生するＵＶ光を効果的に遮る。 （もっと読む）

【課題】少バイト単位の書き込みを実現するメモリアレイ構成において、ディスターブ回数を緩和しながらメモリゲートドライバ数を削減する。
【解決手段】メモリアレイ１１は、複数のサブアレイ１７、ＭＧトランスファ１８、ＳＬドライバ１９、およびＣＧドライバ２０から構成されている。サブアレイ１７は、複数のメモリゲート線、コントロールゲート線、ソース線、およびビット線ＢＬを有し、これら各線の交差する部分にメモリセルＭＣがそれぞれ配置される。コントロールゲート線、ＣＧドライバ２０、ソース線、およびＳＬドライバ１９は、サブアレイ１７に共通に設置されるが、メモリゲート線とＭＧバッファ回路２１とは、サブアレイ１７毎に設置される。これにより、メモリアレイ１１の回路規模を増大させることなく、書き込み単位を少なくし、ディスターブによる影響を減少させる。 （もっと読む）

【課題】完全なフルブロックよりも小さい１つもしくはそれ以上のページを消去することができる不揮発性メモリを提供する。
【解決手段】選択電圧は、パストランジスタを介して複数の選択されたワードラインの各々に印加され、非選択電圧は、パストランジスタを介して選択されたブロックの複数の非選択ワードラインの各々に印加される。基板電圧は、選択されたブロックの基板に印加される。共通選択電圧は、各選択されたワードラインに印加され、共通非選択電圧は、各非選択されたワードラインに印加される。選択および非選択電圧は、選択されたブロックのいずれかのワードラインに印加することができる。ページ消去ベリファイ動作は、複数の消去されたページと複数の消去されていないページをもつブロックに適用される。 （もっと読む）

【課題】製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第１の保護トランジスタ４１と、第２の保護トランジスタ４２とを備えている。第１の保護トランジスタ４１は、第２導電型の深いウェル１５の上部に形成された第１導電型の第１のウェル５１に形成されている。第２の保護トランジスタ４２は第２導電型の第２のウェル５２に形成されている。第２のソース・ドレイン拡散層２１Ｂは、第３のソース・ドレイン拡散層２２Ａと電気的に接続され且つ第１のウェル５１と同電位である。第４のソース・ドレイン拡散層２２Ｂは、第２の拡散層２７と電気的に接続され且つ第２のウェル５２及び第２の拡散層２７と同電位である。 （もっと読む）