不揮発性半導体記憶装置
【課題】消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い３次元積層構造の不揮発性半導体記憶装置を提供する。
【解決手段】第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、前記積層構造体を前記第１方向に貫通する第１半導体ピラーＳＰと、前記電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層４８と、前記記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜４２と、前記第１記憶層と前記電極膜との間に設けられた第１外側絶縁膜４３と、前記第１外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第１外側絶縁膜よりも高い第１キャップ絶縁膜４４と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【解決手段】第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、前記積層構造体を前記第１方向に貫通する第１半導体ピラーＳＰと、前記電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層４８と、前記記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜４２と、前記第１記憶層と前記電極膜との間に設けられた第１外側絶縁膜４３と、前記第１外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第１外側絶縁膜よりも高い第１キャップ絶縁膜４４と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置（メモリ）においては、シリコン基板上の２次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を小さくする(微細化する)が、近年その微細化もコスト的、技術的に困難なものになってきた。
【０００３】
一方、メモリの３次元化などのアイデアが多数出されているが、一般的な３次元デバイスにおいては、各層ごとに少なくとも３回のリソグラフィ工程を含むプロセスを必要とするため、３次元化してもコストを低減することはできず、積層数を４層以上にすると却ってコストの増加を招いてしまう。
【０００４】
これに対し、一括加工型３次元積層メモリセルが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
【０００５】
この一括加工型３次元積層メモリにおいては、シリコン基板上にワード線となる電極膜と絶縁膜とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、例えば、貫通ホールの側面に電荷蓄積層を設け、その内側にシリコンを埋め込むことにより、シリコンピラーが設けられる。そして、電荷蓄積層とシリコンピラーとの間にトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。
【０００６】
さらに、２つの貫通ホールを底で繋げることにより、Ｕ字構造のシリコンピラーを形成することもできる。すなわち、Ｕ字構造の貫通ホールの側壁に電荷蓄積層を含むメモリ膜を形成し、その内側にシリコンを埋め込む。これにより、Ｕ字構造のシリコンピラーからなるメモリストリングが形成される。
【０００７】
このような構造を有する３次元積層メモリにおいて、消去動作を十分に行うことが難しく、また、十分に消去するために過剰な消去電圧を印加すると信頼性が劣化することがあり得る。例えば、消去動作を行うとブロック酸化膜側からの電子注入(バックトンネリング)が起こるため、メモリセルを所望のしきい値以下に下げることができなくなるだけでなく、その電子がチャネル側に到達した際に生成するホットホールがトンネル絶縁膜に再注入され、トンネル絶縁膜の信頼性を劣化させる。
【０００８】
このように、一括加工型３次元積層構造の不揮発性半導体記憶装置において、消去動作時のバックトンネリングを抑制し、これにより消去特性を改善すると供に、信頼性を向上させることが強く望まれている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い３次元積層構造の不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層と、前記第１記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜と、前記第１記憶層と前記電極膜との間に設けられた第１外側絶縁膜と、前記第１外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第１外側絶縁膜よりも高い第１キャップ絶縁膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明によれば、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い３次元積層構造の不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
【図３】本発明の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図５】本発明の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
【図６】本発明の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
【図７】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図８】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程における要部の構造を例示する模式的断面図である。
【図９】本発明の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
【図１０】本発明の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１１】本発明の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１５】
図１は、本発明の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２は、本発明の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、本発明の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図４は、本発明の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１６】
本発明の実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。
まず、図２及び図３により、不揮発性半導体記憶装置１１０の全体の構成の概要を説明する。
【００１７】
図２に表したように、不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる半導体基板１１が設けられる。
【００１８】
本具体例において、半導体基板１１においては、メモリセルが形成されるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲとが設定されている。周辺領域ＰＲにおいては、半導体基板１１の上には、各種の周辺領域回路ＰＲ１が設けられる。
【００１９】
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００２０】
メモリ部ＭＵは、３次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００２１】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００２２】
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられている。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
【００２３】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
【００２４】
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。
【００２５】
そして、この積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）が設けられる。この半導体ピラーＳＰは、積層構造体ＭＬをＺ方向に貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。
【００２６】
図１は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図１に表したように、不揮発性半導体記憶装置１１０は、Ｚ軸方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられた記憶層４８（第１記憶層）と、内側絶縁膜４２（第１内側絶縁膜）と、外側絶縁膜４３（第１外側絶縁膜）と、キャップ絶縁膜４４（第１キャップ絶縁膜）と、を備える。
【００２７】
内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられ、トンネル絶縁膜として機能する。
外側絶縁膜４３は、記憶層４８と電極膜ＷＬとの間に設けられ、ブロック絶縁膜として機能する。
キャップ絶縁膜４４は、外側絶縁膜４３と電極膜ＷＬとの間に設けられ、キャップ絶縁膜４４の比誘電率は、外側絶縁膜４３よりも高い。
外側絶縁膜４３はブロック絶縁膜として機能するが、外側絶縁膜４３とキャップ絶縁膜４４とを合わせた絶縁膜をブロック絶縁膜として見なしても良い。
なお、電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００２８】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンなどを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
【００２９】
電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。キャップ絶縁膜４４には、外側絶縁膜４３よりも比誘電率が高い絶縁膜である例えばシリコン窒化膜を用いることができる。
【００３０】
記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は単層膜でも良く、また積層膜であっても良い。
【００３１】
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３及び記憶層４８には、上記に例示した材料に限らず、キャップ絶縁膜４４の比誘電率が外側絶縁膜４３よりも高い条件を満たしつつ任意の材料を用いることができる。
【００３２】
このように、不揮発性半導体記憶装置１１０においては、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するセルトランジスタ形成される。セルトランジスタは３次元マトリクス状に配列し、この記憶層４８に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルＭＣとして機能する。
【００３３】
なお、図２及び図３においては、電極膜ＷＬが４枚描かれているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。
【００３４】
なお、図２及び図３に表したように、積層構造体ＭＬの上には、選択ゲート電極ＳＧが設けられる。選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンなどを用いることができる。選択ゲート電極ＳＧは、例えば、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００３５】
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。
【００３６】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬ（第２の配線）とビア２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。ビア２２は、例えば、バリア層２０と金属層２１との積層膜を有する。
【００３７】
そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬ（第１の配線）が設けられている。ビット線ＢＬは、例えば、Ｙ軸に沿った帯状の形状を有している。なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
【００３８】
このように、積層構造体ＭＬ及び選択ゲート電極ＳＧには、積層方向（Ｚ軸方向）に延びる複数の貫通ホールＴＨが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーＳＰとなる。すなわち、積層構造体ＭＬに設けられる半導体ピラーＳＰは、積層構造体ＭＬの上部の選択ゲート電極ＳＧもさらに貫通している。
【００３９】
そして、本具体例においては、２本ずつの半導体ピラーＳＰは、半導体基板１１の側で接続されている。
すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを半導体基板１１の側で電気的に接続する半導体接続部ＣＰ（第１半導体接続部ＣＰ１）をさらに備える。半導体接続部ＣＰは、半導体ピラーＳＰとなる材料からなる。半導体接続部ＣＰは、バックゲートＢＧ（接続部導電層）に対向している。
【００４０】
ただし、本発明は、これに限らず、後述するように、それぞれの半導体ピラーＳＰが独立しており、半導体基板１１の側で半導体接続部ＣＰによって接続されなくても良い。以下では、図２及び図３に例示したように、２本の半導体ピラーＳＰが半導体接続部ＣＰによって接続される場合として説明する。
【００４１】
なお、ここで、不揮発性半導体記憶装置１１０において半導体ピラーは複数設けられており、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素も同様に、例えば、半導体接続部の全体または任意の半導体接続部を指す場合には、「半導体接続部ＣＰ」と言い、特定の半導体接続部を指す場合に「第ｎ半導体接続部ＣＰｎ」（ｎは１以上の任意の整数）と言う。
【００４２】
図３に表したように、第１半導体接続部ＣＰ１によって接続された第１及び第２半導体ピラーＳＰ１及びＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２半導体接続部ＣＰ２によって接続された第３及び第４半導体ピラーＳＰ３及びＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。
【００４３】
図４に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、上記のｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。なお、図１に表したように、電極膜ＷＬＡと電極膜ＷＬＢとは、絶縁層ＩＬによって互いに分断される。
【００４４】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００４５】
これにより、半導体基板１１からの距離が同じ電極膜ＷＬにおいて、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作できる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４に関しても同様である。
【００４６】
なお、電極膜ＷＬＡと電極膜ＷＬＢとの組み合せを１つの消去ブロックとすることができ、消去ブロックごとに、電極膜ＷＬＡ及び電極膜ＷＬＢと、別の電極膜ＷＬＡ及び電極膜ＷＬＢと、が分断される。
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。
【００４７】
また、バックゲートＢＧは、ビアプラグ３３によってバックゲート配線３４に接続される。
【００４８】
図２及び図３に表したように、半導体ピラーＳＰの半導体接続部ＣＰとは反対の端のそれぞれが、ビット線ＢＬまたはソース線に接続され、半導体ピラーＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられることにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４９】
すなわち、不揮発性半導体記憶装置１１０は、第２半導体ピラーＳＰ２と、第２半導体ピラーＳＰ２に関して設けられる積層膜と、第１半導体接続部ＣＰ１と、ビット線ＢＬと、ソース線ＳＬと、をさらに備える。
【００５０】
第２半導体ピラーＳＰ２は、Ｙ軸方向において第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬをＺ軸１方向に貫通する。
そして、第２半導体ピラーＳＰ２に関して設けられる積層膜は、電極膜ＷＬと第２半導体ピラーＳＰ２との間に設けられた第２記憶層（記憶層４８）と、第２記憶層と第２半導体ピラーＳＰ２との間に設けられた第２内側絶縁膜（内側絶縁膜４２）と、第２記憶層と電極膜ＷＬとの間に設けられた第２外側絶縁膜（外側絶縁膜４３）と、第２外側絶縁膜と電極膜ＷＬとの間に設けられ、比誘電率が第２外側絶縁膜よりも高い第２キャップ絶縁膜（キャップ絶縁膜４４）と、を有する。
【００５１】
第１半導体接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰとをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。ビット線ＢＬは、第１半導体ピラーＳＰ１の第１半導体接続部ＣＰ１とは反対の側の第１端部と接続され、Ｙ軸方向に延在する。ソース線ＳＬは、第２半導体ピラーＳＰ２の第１半導体接続部ＣＰ１とは反対の側の第２端部と接続され、Ｘ軸方向に延在する。
【００５２】
そして、不揮発性半導体記憶装置１１０は、第３半導体ピラーＳＰ３と、第３半導体ピラーＳＰ３に関して設けられる積層膜と、第４半導体ピラーＳＰ４と、第４半導体ピラーＳＰ４に関して設けられる積層膜と、第２半導体接続部ＣＰ２と、をさらに有する。
【００５３】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
第３半導体ピラーＳＰ３に関して設けられる積層膜は、電極膜ＷＬと第３半導体ピラーＳＰ３との間に設けられた第３記憶層（記憶層４８）と、第３記憶層と第３半導体ピラーＳＰ３との間に設けられた第３内側絶縁膜（内側絶縁膜４２）と、第３記憶層と電極膜ＷＬとの間に設けられた第３外側絶縁膜（外側絶縁膜４３）と、第３外側絶縁膜と電極膜ＷＬとの間に設けられ、比誘電率が第３外側絶縁膜よりも高い第３キャップ絶縁膜（キャップ絶縁膜４４）と、を有する。
【００５４】
第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
第４半導体ピラーＳＰ４に関して設けられる積層膜は、電極膜ＷＬと第４半導体ピラーＳＰ４との間に設けられた第４記憶層（記憶層４８）と、第４記憶層と第４半導体ピラーＳＰ４との間に設けられた第４内側絶縁膜（内側絶縁膜４２）と、第４記憶層と電極膜ＷＬとの間に設けられた第４外側絶縁膜（外側絶縁膜４３）と、第４外側絶縁膜と電極膜ＷＬとの間に設けられ、比誘電率が第４外側絶縁膜よりも高い第４キャップ絶縁膜（キャップ絶縁膜４４）と、を有する。
第２半導体接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とを、Ｚ軸方向における第１半導体接続部ＣＰ１の側（半導体基板１１の側）で電気的に接続する。
【００５５】
そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２半導体接続部ＣＰ２とは反対の側の第４端部と接続される。そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２半導体接続部ＣＰ２とは反対の側の第３端部と接続される。
【００５６】
このような構造を有する不揮発性半導体記憶装置１１０においては、高比誘電率のキャップ絶縁膜４４を用いることで、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上すると供に、信頼性を向上させることができる。以下、不揮発性半導体記憶装置１１０の特性について説明する。
【００５７】
図５は、本発明の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図は、不揮発性半導体記憶装置１１０の半導体ピラーＳＰ、内側絶縁膜４２、記憶層４８、外側絶縁膜４３及びキャップ絶縁膜４４に印加される電界Ｅ１をシミュレーションした結果を例示しており、横軸は位置Ｘｒ（例えばＸ軸方向における位置）を表し、縦軸は電界Ｅ１を表す。
【００５８】
なお、同図は、半導体ピラーＳＰのＸ−Ｙ平面内の中心から電極膜ＷＬまでの距離（貫通ホールＴＨの半径に相当する）が３３ｎｍ（ナノメートル）であり、半導体ピラーＳＰと電極膜ＷＬとの間に２０Ｖ（ボルト）の電圧を印加した時のシミュレーション結果を例示している。位置Ｘｒが０ｎｍ〜１１ｎｍの範囲が半導体ピラーＳＰに対応し、位置Ｘｒが１１ｎｍ〜１７ｎｍの範囲が内側絶縁膜４２に対応し、位置Ｘｒが１７ｎｍ〜２０ｎｍの範囲が記憶層４８に対応し、位置Ｘｒが２０ｎｍ〜３１ｎｍの範囲が外側絶縁膜４３に対応し、位置Ｘｒが３１ｎｍ〜３３ｎｍの範囲がキャップ絶縁膜４４に対応し、位置Ｘｒが３３ｎｍよりも大きい領域は電極膜ＷＬに対応する。すなわち、半導体ピラーＳＰの直径が２２ｎｍであり、内側絶縁膜４２の厚さが６ｎｍであり、記憶層４８の厚さが３ｎｍであり、外側絶縁膜４３の厚さが１１ｎｍであり、キャップ絶縁膜４４の厚さが２ｎｍである。そして、内側絶縁膜４２及び外側絶縁膜４３にシリコン酸化膜（比誘電率が約４）を用い、記憶層４８及びキャップ絶縁膜４４にシリコン窒化膜（比誘電率が約７）を用いた場合を例示している。
【００５９】
そして、同図には、比較例として、キャップ絶縁膜４４を用いず、外側絶縁膜４３の厚さを１３ｎｍとした場合が、特性ＲＣ（破線）として例示されている。一方、本実施形態の特性は、特性ＥＣ（実線）として例示されている。
【００６０】
図５に表したように、キャップ絶縁膜４４を用いない比較例の特性ＲＣにおいては、電極膜ＷＬと外側絶縁膜４３とが接する位置（位置Ｘｒが３３ｎｍ）において、電界Ｅ１が約０．６×１０７ＭＶ／ｃｍと高い。このため、電極膜ＷＬから外側絶縁膜４３に電子が注入され易い。すなわち、バックトンネリングが起き易い。
【００６１】
これに対し、キャップ絶縁膜４４を備える実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣにおいては、電極膜ＷＬとキャップ絶縁膜４４とが接する位置（位置Ｘｒが３３ｎｍ）において、電界Ｅ１は約０．３×１０７ＭＶ／ｃｍと低く、比較例に対し半減している。このため、電極膜ＷＬからキャップ絶縁膜４４及び外側絶縁膜４３に電子が注入され難く、バックトンネリングが起き難い。
【００６２】
図６は、本発明の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
すなわち、図６（ａ）及び（ｂ）は、それぞれ実施形態に係る不揮発性半導体記憶装置１１０、及び、比較例の不揮発性半導体記憶装置の特性をモデル的に例示するエネルギーバンド図である。
【００６３】
図６（ｂ）に表したように、キャップ絶縁膜４４を用いない比較例の不揮発性半導体記憶装置の場合、電極膜ＷＬとブロック絶縁膜（外側絶縁膜４３）との界面における電界Ｅ１が高いので、電極膜ＷＬとブロック絶縁膜との界面でエネルギー差が小さくなり、電荷ｃｇ（電子）は電極膜ＷＬからブロック絶縁膜に注入され易い。
【００６４】
一方、図６（ａ）に表したように、キャップ絶縁膜４４を用いる不揮発性半導体記憶装置１１０の場合は、電極膜ＷＬとキャップ絶縁膜４４との界面における電界Ｅ１が低いので、電極膜ＷＬとキャップ絶縁膜４４との界面でエネルギー差が大きく、電荷ｃｇ（電子）は電極膜ＷＬからキャップ絶縁膜４４に向かって注入され難い。
【００６５】
このように、本実施形態に係る不揮発性半導体記憶装置１１０においては、高比誘電率のキャップ絶縁膜４４を用いることで、バックトンネリングを抑制できる。
【００６６】
なお、一括加工型３次元積層構造を有する不揮発性半導体記憶装置１１０においては、パイプ状の記憶層４８の外側に外側絶縁膜４３（ブロック絶縁膜）が設けられ、内側に内側絶縁膜４２（トンネル絶縁膜）が設けられるので、円筒の外側と内側とにおける曲率半径の差によって、外側絶縁膜４３及び内側絶縁膜４２に比誘電率が同じ材料を用いた場合においても、外側絶縁膜４３と内側絶縁膜４２とで、印加される電界に差が生じる。このため、外側絶縁膜４３に高誘電率材料などの新規材料を用いることなく良好な特性が得られる。すなわち、外側絶縁膜４３（及び内側絶縁膜４２）に、従来から半導体装置に多用され、信頼性が高くプロセスインテグレーションの整合性の高い例えばシリコン酸化膜を用いることができる。
【００６７】
これに対し、平面型のメモリの場合は、ブロック絶縁膜とトンネル絶縁膜とに、比誘電率が同じ材料を用いた場合には、書き込み／消去動作時にトンネル電流を流すとブロック絶縁膜にもトンネル絶縁膜に印加される電界とほぼ同じ強度の電界がかかるため、ブロック絶縁膜に電流が流れてしまう。このため、特に消去バイアス印加時においては、ゲート電極からの電子の逆注入によりしきい値を下げることができないという問題が発生する。この問題を解決するため、ブロック絶縁膜にトンネル絶縁膜よりも比誘電率が高い材料を用い、トンネル絶縁膜に印加される電界と、ブロック絶縁膜に印加される電界と、の間に差を設け、ブロック絶縁膜のリーク電流を低減することで、所望の書き込み／消去動作を可能としている。しかしながら、比誘電率が高い材料を用いることは、プロセスインテグレーションの整合性を低下させ、また、比誘電率が高い材料に固有の誘電分極の遅延によって誘電率が経時的に変化し、動作が不安定になる可能性がある。
【００６８】
これに対し、既に説明したように、本実施形態に係る不揮発性半導体記憶装置１１０においては、パイプ状の記憶層４８の内外の側面に内側絶縁膜４２と外側絶縁膜４３とが設けられ、曲率半径差により電界差を発生させることができるので、外側絶縁膜４３に要求される比誘電率の制約を緩和することができ、例えば、内側絶縁膜４２と外側絶縁膜４３との両方に、プロセスインテグレーションの整合性が高く、信頼性が高いシリコン酸化膜を用いることができる。
【００６９】
そして、例えば外側絶縁膜４３に比誘電率の低いシリコン酸化膜を用いた場合に、外側絶縁膜４３と電極膜ＷＬとの間に高比誘電率のキャップ絶縁膜４４を設けることで、図５及び図６に関して説明した作用によって、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上させる供に、信頼性を向上させることができる。
【００７０】
すなわち、不揮発性半導体記憶装置１１０において、外側絶縁膜４３として特にシリコン酸化膜を用いつつ、シリコン酸化膜よりも比誘電率が高いキャップ絶縁膜４４を用いることによって、消去特性と信頼性が良好であると供に、プロセスインテグレーションの整合性が高く、高信頼性の不揮発性半導体記憶装置が得られる。
【００７１】
このように、外側絶縁膜４３は酸化シリコンを含み、キャップ絶縁膜４４は窒化シリコンを含むことが望ましい。また、外側絶縁膜４３は酸化シリコンを含み、キャップ絶縁膜４４は酸化アルミニウムを含むことが望ましい。
【００７２】
不揮発性半導体記憶装置１１０において、キャップ絶縁膜４４の厚さは、外側絶縁膜４４よりも薄いことが望ましい。
例えば、キャップ絶縁膜４４及び記憶層４８の両方にシリコン窒化膜を用いた時、キャップ絶縁膜４４の厚さが比較的厚い場合は、記憶層４８に電荷が保持される現象と同時に、キャップ絶縁膜４４にも電荷が保持される現象が起きる可能性がある。この時、キャップ絶縁膜４４の厚さを比較的薄くすることによって、キャップ絶縁膜４４中の電荷は、電極膜ＷＬ及び外側絶縁膜４３のいずれかの方向に移動し、キャップ絶縁膜４４中に留まり難くできる。
【００７３】
例えば、外側絶縁膜４３の厚さは、例えば５ｎｍ〜２０ｎｍ程度に設定できる。そして、キャップ絶縁膜４４の厚さは、例えば１ｎｍ〜４ｎｍ程度に設定できる。ただし、上記の数値は一例であり、本発明はこれには限定されず、外側絶縁膜４３及びキャップ絶縁膜４４の厚さは、これらの膜に用いる材料や貫通ホールＴＨの径などの他に、不揮発性半導体記憶装置の動作条件等に基づいて、適切に設定できる。
【００７４】
なお、上記においては、外側絶縁膜４３が単層膜である場合として説明したが、外側絶縁膜４３が、複数の層からなる積層膜であっても良い。この場合には、複数の層の平均の比誘電率を外側絶縁膜４３の比誘電率と見なし、キャップ絶縁膜４４の比誘電率を、この比誘電率よりも高くすれば良い。なお上記の平均の比誘電率は、例えば、積層膜を、複数の層が直列に接続された電気容量と見なしたとき、積層膜の全体に印加される電圧と、その時に蓄積される電荷から求められる実効的な比誘電率とすることができる。
【００７５】
例えば、外側絶縁膜４３が、２層のシリコン酸化膜と、それらの間に積層されたシリコン窒化膜と、の積層膜であっても良く、この場合にはこの積層膜の平均の比誘電率よりも高い誘電率を有するシリコン窒化膜（またはシリコン酸窒化膜）を、キャップ絶縁膜４４として用いることができる。
【００７６】
また、上記においては、外側絶縁膜４３とキャップ絶縁膜４４とが別体である場合として説明したが、本発明はこれに限らない。
すなわち、外側絶縁膜４３とキャップ絶縁膜４４との境界が明確に区別されず、記憶層４８と電極膜ＷＬとの間に設けられる絶縁膜において、記憶層４８の側（内側）の部分に比べて、電極膜ＷＬの側（外側）の部分における比誘電率が相対的に高くても良い。例えば、記憶層４８と電極膜ＷＬとの間に設けられる絶縁膜において、記憶層４８の側の部分から電極膜ＷＬの側の部分に行くに従って、その絶縁膜に含まれる元素の比率が相対的に変化し、その結果、電極膜ＷＬの側で比誘電率が相対的に高くされても良い。
【００７７】
以下、不揮発性半導体記憶装置１１０の製造方法の例について説明する。
【００７８】
図７は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図８は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程における要部の構造を例示する模式的断面図である。
すなわち、図８（ａ）及び（ｂ）は、図７（ｃ）の部分Ｃ及び部分Ｄの模式的断面図である。
【００７９】
図７（ａ）に表したように、シリコンからなる半導体基板１１の上に、層間絶縁膜１３となるシリコン酸化膜を例えば厚さ１００ｎｍで堆積させ、さらに、バックゲートＢＧとなる導電膜ＢＧｆを例えば２００ｎｍで堆積させる。導電膜ＢＧｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコン等を用いることができる。その後、導電膜ＢＧｆに、リソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いて、半導体接続部ＣＰが形成される溝パタンＣＰｐを形成し、溝パタンＣＰｐ中に、シリコン窒化膜からなる犠牲層Ｓｆを埋め込む。
【００８０】
その後、導電膜ＢＧｆ及び犠牲層Ｓｆの上に、電極間絶縁膜１４となる絶縁膜１４ｆ及び電極膜ＷＬとなる導電膜ＷＬｆを、交互に所望の繰り返しの数で堆積させ、その上に層間絶縁膜１５を堆積させる。導電膜ＷＬｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコン等を用いることができる。これにより積層構造体ＭＬが形成される。なお、ここでは、層間絶縁膜１５は積層構造体ＭＬに含まれるものとする。その後、リソグラフィ及びＲＩＥを用いて、積層構造体ＭＬに貫通ホールＴＨを一括加工により形成する。このとき貫通ホールＴＨは、溝パタンＣＰｐに埋め込まれた犠牲層Ｓｆに到達する深さとし、これにより、犠牲層Ｓｆの一部が露出する。
【００８１】
その後、図７（ｂ）に表したように、ホットリン酸（Ｈ３ＰＯ４）処理を行い、犠牲層Ｓｆを除去する。これにより、２本の貫通ホールＴＨを溝パタンＣＰｐで接続したＵ字形状のメモリホールＭＨが形成される。
【００８２】
そして、図７（ｃ）に表したように、メモリホールＭＨ内に、キャップ絶縁膜４４となるシリコン窒化膜を厚さ２ｎｍで堆積させる。さらに、キャップ絶縁膜４４の上（側面を含む）に、外側絶縁膜４３となるシリコン酸化膜を厚さ１０ｎｍで、記憶層４８となるシリコン窒化膜を厚さ４ｎｍで、内側絶縁膜４２となるシリコン酸化膜を５ｎｍで、順次堆積させ、キャップ絶縁膜４４、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２からなる積層膜４９を形成する。その後、残余の空間に、半導体ピラーＳＰ（チャネル）となるノンドープのアモルファスシリコン膜ＳＰｆを埋め込む。
【００８３】
その後、アモルファスシリコン膜ＳＰｆをエッチバックし、積層膜４９を露出させる。 これにより、図８（ａ）に表したように、電極膜ＷＬの側面に、キャップ絶縁膜４４、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２の積層膜４９が形成される。
【００８４】
そして、図８（ｂ）に表したように、半導体接続部ＣＰの部分においても積層膜４９が形成される。
【００８５】
その後、希フッ酸処理及びホットリン酸処理を順次行い、露出された積層膜４９を除去する。
【００８６】
その後、図７（ｄ）に表したように、層間絶縁膜１６と、選択ゲート電極ＳＧとなるアモルファスシリコン膜ＳＧＦと、層間絶縁膜１８と、を順次堆積させ、その後、これらの膜に、メモリホールＭＨ内のアモルファスシリコン膜ＳＰｆに達する選択ゲートホールＳＧＨを形成する。
【００８７】
その後、選択ゲートホールＳＧＨ内の内側面に、選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩとなるシリコン窒化膜を堆積させ、選択ゲートホールＳＧＨの底部のシリコン窒化膜をエッチング除去した後、選択ゲートトランジスタのチャネルとなる例えばアモルファスシリコンを堆積させ、所望の深さまでエッチバックする。
その後、所定のコンタクト形成及び配線工程を経ることで、図１〜図４に例示した不揮発性半導体記憶装置１１０が形成される。
【００８８】
このようにして形成された不揮発性半導体記憶装置１１０の特性について説明する。
図９は、本発明の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
すなわち、図９（ａ）、（ｂ）及び（ｃ）は、メモリセルの消去特性を評価した結果を例示するグラフ図であり、横軸は消去パルスの印加時間Ｔｐを示し、縦軸はメモリセルＭＣのしきい値電圧のシフト量ΔＶｔｈを示す。そして、図９（ａ）、（ｂ）及び（ｃ）は、それぞれ消去電圧が、−１８Ｖ（ボルト）、−２０Ｖ及び−２２Ｖの時の結果を示しており、実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣと、比較例の不揮発性半導体記憶装置の特性ＲＣと、を示している。
【００８９】
なお、比較例の不揮発性半導体記憶装置においては、キャップ絶縁膜４４が設けられず、積層膜４９が、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２からなり、外側絶縁膜４３の厚さが１２ｎｍとされている以外は、不揮発性半導体記憶装置１１０と同様の構成である。
【００９０】
図９に表したように、消去電圧がどの場合も、不揮発性半導体記憶装置１１０の書き込み特性は、比較例よりも向上している。
すなわち、比較例の特性ＲＣにおいては、消去パルスの印加時間Ｔｐを長くしたときに、しきい値電圧のシフト量ΔＶｔｈの低下の程度が飽和する傾向にあり、しきい値電圧が十分に低下しない。
【００９１】
これに対して、本実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣにおいては、消去パルスの印加時間Ｔｐを長くするにつれ、しきい値電圧のシフト量ΔＶｔｈが飽和することなく低下しており、しきい値電圧が十分に低下する。
【００９２】
このように、不揮発性半導体記憶装置１１０においては、消去動作が比較例に比べて改善されている。これは、既に説明したように、キャップ絶縁膜４４を設けることで消去動作時のバックトンネリングが抑制されることの効果である。
【００９３】
不揮発性半導体記憶装置１１０においては、消去特性が改善されるため、消去動作が高速化でき、また、消去電圧の印加の際にメモリセルＭＣに与えられるストレスが緩和されるので、メモリセルＭＣの信頼性が向上できる。
【００９４】
なお、図８（ｂ）に例示したように、不揮発性半導体記憶装置１１０においては、キャップ絶縁膜４４が半導体接続部ＣＰの部分にも設けられるので、この部分における外側絶縁膜４３にも電子が注入され難く、バックトンネリングが起き難い。
【００９５】
このように、不揮発性半導体記憶装置１１０は、半導体接続部ＣＰに対向して設けられたバックゲートＢＧと、バックゲートＢＧと半導体接続部ＣＰとの間に設けられた接続部記憶層（記憶層４８）と、接続部記憶層と半導体接続部ＣＰとの間に設けられた接続部内側絶縁膜（内側絶縁膜４２）と、接続部記憶層とバックゲートＢＧとの間に設けられた接続部外側絶縁膜（外側絶縁膜４３）と、接続部外側絶縁膜とバックゲートＢＧとの間に設けられ、比誘電率が接続部外側絶縁膜よりも高い接続部キャップ絶縁膜（キャップ絶縁膜４４）と、をさらに備えることができる。
【００９６】
そして、図７（ｃ）に関して説明したように、上記の接続部記憶層、接続部内側絶縁膜、接続部外側絶縁膜及び接続部キャップ絶縁膜は、半導体ピラーＳＰに対向して設けられる記憶層４８、内側絶縁膜４２、外側絶縁膜４３及びキャップ絶縁膜のそれぞれと同時に形成することができ、それぞれと実質的に同じ材料からなる。
【００９７】
図１０は、本発明の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１１は、本発明の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図１１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００９８】
図１０及び図１１に表したように、本実施形態に係る不揮発性半導体記憶装置１２０においては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられる。そして、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧが設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧが設けられている。
【００９９】
上部選択ゲート電極ＵＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜ＬＳＧＩが設けられる。
【０１００】
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬが設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
【０１０１】
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬに接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいてメモリセルＭＣが形成され、半導体ピラーＳＰが、直線状の１つのＮＡＮＤストリングとして機能する。
【０１０２】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ層間絶縁膜１７及び層間絶縁膜１３ｃによって分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１０３】
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。
そして、この場合は、電極膜ＷＬは、Ｘ−Ｙ平面に平行な板状の導電膜である。
【０１０４】
このような構造の不揮発性半導体記憶装置１２０においても、図１に関して説明したキャップ絶縁膜４４が用いられる。この場合も、消去動作時のバックトンネリングが抑制され、これにより消去特性が向上され、信頼性が高まる。
【０１０５】
なお、不揮発性半導体記憶装置１２０のように、半導体ピラーＳＰのそれぞれがＵ字形状に接続されず、直線形状のＮＡＮＤストリングの構造の場合には、貫通ホールＴＨの壁面に積層膜４９を形成した後、貫通ホールＴＨの底面において、半導体基板１１（ソース線ＳＬを含む）や下部選択ゲートとのコンタクトとを取るためにエッチングを行い、また、貫通ホールＴＨの中に半導体ピラーＳＰとなるアモルファスシリコン膜ＳＰｆを埋め込む際にも、良好なコンタクトを得るために自然酸化膜を除去する希フッ酸系のエッチングが行われることがある。この場合には、このウエットエッチングにより、貫通ホールＴＨの側壁に形成したシリコン酸化膜などが除去されるので、選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩや、メモリセルＭＣの積層膜４９のトンネル絶縁膜（内側絶縁膜４２）として、シリコン酸化膜を用いるには工夫が必要である。
【０１０６】
これに対し、Ｕ字形状のＮＡＮＤストリング構造を有する不揮発性半導体記憶装置１１０の場合においては、下部選択ゲートトランジスタがなく、下部の半導体基板１１とのコンタクトが不要なため、上記のウエットエッチングを行う必要が本質的にない。このため、貫通ホールＴＨの壁面に積層膜４９を堆積した後に、連続して半導体ピラーＳＰとなるアモルファスシリコン膜ＳＰｆを埋め込むことができ、これにより、トンネル絶縁膜（内側絶縁膜４２）としてシリコン酸化膜を用いることが可能となる。このように、不揮発性半導体記憶装置１１０においては、絶縁膜として用いる材料に対する制約が緩和され、用いる材料の選択範囲が広がる。
【０１０７】
そして、既に説明したように、本実施形態のように、一括加工型３次元積層構造を採用することで、パイプの内側と外側との曲率半径差による電界の差を利用することで、外側絶縁膜４３に要求される比誘電率の制約を緩和することができ、内側絶縁膜４２と外側絶縁膜４３との両方に、プロセスインテグレーションの整合性が高く、高信頼性のシリコン酸化膜を用いることができる。
【０１０８】
さらに、高比誘電率のシリコン窒化膜などのキャップ絶縁膜４４を設けることで、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い３次元積層構造の不揮発性半導体記憶装置を提供できる。
【０１０９】
なお、上記においては、記憶層４８としてシリコン窒化膜（窒化シリコン）を用いる場合について説明したが、本発明はこれに限らず、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１１０】
また、キャップ絶縁膜４４の比誘電率が外側絶縁膜４３よりも高ければ良く、電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３及びキャップ絶縁膜４４には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１１１】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１１２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、メモリストリング等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１１３】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１１４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１１５】
１１…半導体基板、 １１ａ…主面、 １３、１３ａ、１３ｂ、１３ｃ、１５、１６、１７、１８、１９、２３…層間絶縁膜、 １４…電極間絶縁膜、 １４ｆ…絶縁膜、 ２０…バリア層、 ２１…金属層、 ２２…ビア、 ３１、３３…ビアプラグ、 ３２…ワード配線、 ３４…バックゲート配線、 ４２…内側絶縁膜（第１〜第４内側絶縁膜、接続部内側絶縁膜）、 ４３…外側絶縁膜（第１〜第４外側絶縁膜、接続部外側絶縁膜）、 ４４…キャップ絶縁膜（第１〜第４キャップ絶縁膜、接続部キャップ絶縁膜）、 ４８…記憶層（第１〜第４記憶層、接続部記憶層）、 ４９…積層膜、 １１０、１２０…不揮発性半導体記憶装置、 ＢＧ…バックゲート（接続部導電層）、 ＢＧｆ…導電膜、 ＢＬ…ビット線（第１の配線）、 Ｃ、Ｄ 部分、 ｃｇ…電荷、 ＣＰ…半導体接続部、 ＣＰ１、ＣＰ２…第１及び第２半導体接続部、 ＣＰｐ 溝パタン、 ＣＵ…回路部、 ＥＣ、ＲＣ…特性、 ＩＬ…絶縁層、 ＬＳＧ…下部選択ゲート電極、 ＬＳＧＩ…下部選択ゲート絶縁膜、 ＭＣ…メモリセル、 ＭＨ…メモリホール、 ＭＬ…積層構造体、 ＭＲ…メモリアレイ領域、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部、 ＭＵ２…配線接続部、 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４ 第１〜第４選択ゲート電極、 ＳＧＨ…選択ゲートホール、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＦ…アモルファスシリコン膜、 ＳＬ…ソース線（第２の配線）、 ＳＰ…半導体ピラー、 ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、 ＳＰｆ…アモルファスシリコン膜、 Ｓｆ…犠牲層、 ＴＨ 貫通ホール、 ＵＳＧ…上部選択ゲート電極、 ＵＳＧＩ…上部選択ゲート絶縁膜、 ＷＬ、ＷＬＡ、ＷＬＢ 電極膜、 ＷＬｆ 導電膜
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置（メモリ）においては、シリコン基板上の２次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を小さくする(微細化する)が、近年その微細化もコスト的、技術的に困難なものになってきた。
【０００３】
一方、メモリの３次元化などのアイデアが多数出されているが、一般的な３次元デバイスにおいては、各層ごとに少なくとも３回のリソグラフィ工程を含むプロセスを必要とするため、３次元化してもコストを低減することはできず、積層数を４層以上にすると却ってコストの増加を招いてしまう。
【０００４】
これに対し、一括加工型３次元積層メモリセルが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
【０００５】
この一括加工型３次元積層メモリにおいては、シリコン基板上にワード線となる電極膜と絶縁膜とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、例えば、貫通ホールの側面に電荷蓄積層を設け、その内側にシリコンを埋め込むことにより、シリコンピラーが設けられる。そして、電荷蓄積層とシリコンピラーとの間にトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。
【０００６】
さらに、２つの貫通ホールを底で繋げることにより、Ｕ字構造のシリコンピラーを形成することもできる。すなわち、Ｕ字構造の貫通ホールの側壁に電荷蓄積層を含むメモリ膜を形成し、その内側にシリコンを埋め込む。これにより、Ｕ字構造のシリコンピラーからなるメモリストリングが形成される。
【０００７】
このような構造を有する３次元積層メモリにおいて、消去動作を十分に行うことが難しく、また、十分に消去するために過剰な消去電圧を印加すると信頼性が劣化することがあり得る。例えば、消去動作を行うとブロック酸化膜側からの電子注入(バックトンネリング)が起こるため、メモリセルを所望のしきい値以下に下げることができなくなるだけでなく、その電子がチャネル側に到達した際に生成するホットホールがトンネル絶縁膜に再注入され、トンネル絶縁膜の信頼性を劣化させる。
【０００８】
このように、一括加工型３次元積層構造の不揮発性半導体記憶装置において、消去動作時のバックトンネリングを抑制し、これにより消去特性を改善すると供に、信頼性を向上させることが強く望まれている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い３次元積層構造の不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層と、前記第１記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜と、前記第１記憶層と前記電極膜との間に設けられた第１外側絶縁膜と、前記第１外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第１外側絶縁膜よりも高い第１キャップ絶縁膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明によれば、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い３次元積層構造の不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
【図３】本発明の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図５】本発明の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
【図６】本発明の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
【図７】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図８】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程における要部の構造を例示する模式的断面図である。
【図９】本発明の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
【図１０】本発明の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１１】本発明の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１５】
図１は、本発明の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２は、本発明の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、本発明の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図４は、本発明の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１６】
本発明の実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。
まず、図２及び図３により、不揮発性半導体記憶装置１１０の全体の構成の概要を説明する。
【００１７】
図２に表したように、不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる半導体基板１１が設けられる。
【００１８】
本具体例において、半導体基板１１においては、メモリセルが形成されるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲとが設定されている。周辺領域ＰＲにおいては、半導体基板１１の上には、各種の周辺領域回路ＰＲ１が設けられる。
【００１９】
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００２０】
メモリ部ＭＵは、３次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００２１】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００２２】
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられている。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
【００２３】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
【００２４】
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。
【００２５】
そして、この積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）が設けられる。この半導体ピラーＳＰは、積層構造体ＭＬをＺ方向に貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。
【００２６】
図１は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図１に表したように、不揮発性半導体記憶装置１１０は、Ｚ軸方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられた記憶層４８（第１記憶層）と、内側絶縁膜４２（第１内側絶縁膜）と、外側絶縁膜４３（第１外側絶縁膜）と、キャップ絶縁膜４４（第１キャップ絶縁膜）と、を備える。
【００２７】
内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられ、トンネル絶縁膜として機能する。
外側絶縁膜４３は、記憶層４８と電極膜ＷＬとの間に設けられ、ブロック絶縁膜として機能する。
キャップ絶縁膜４４は、外側絶縁膜４３と電極膜ＷＬとの間に設けられ、キャップ絶縁膜４４の比誘電率は、外側絶縁膜４３よりも高い。
外側絶縁膜４３はブロック絶縁膜として機能するが、外側絶縁膜４３とキャップ絶縁膜４４とを合わせた絶縁膜をブロック絶縁膜として見なしても良い。
なお、電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００２８】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンなどを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
【００２９】
電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。キャップ絶縁膜４４には、外側絶縁膜４３よりも比誘電率が高い絶縁膜である例えばシリコン窒化膜を用いることができる。
【００３０】
記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は単層膜でも良く、また積層膜であっても良い。
【００３１】
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３及び記憶層４８には、上記に例示した材料に限らず、キャップ絶縁膜４４の比誘電率が外側絶縁膜４３よりも高い条件を満たしつつ任意の材料を用いることができる。
【００３２】
このように、不揮発性半導体記憶装置１１０においては、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するセルトランジスタ形成される。セルトランジスタは３次元マトリクス状に配列し、この記憶層４８に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルＭＣとして機能する。
【００３３】
なお、図２及び図３においては、電極膜ＷＬが４枚描かれているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。
【００３４】
なお、図２及び図３に表したように、積層構造体ＭＬの上には、選択ゲート電極ＳＧが設けられる。選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンなどを用いることができる。選択ゲート電極ＳＧは、例えば、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００３５】
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。
【００３６】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬ（第２の配線）とビア２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。ビア２２は、例えば、バリア層２０と金属層２１との積層膜を有する。
【００３７】
そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬ（第１の配線）が設けられている。ビット線ＢＬは、例えば、Ｙ軸に沿った帯状の形状を有している。なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
【００３８】
このように、積層構造体ＭＬ及び選択ゲート電極ＳＧには、積層方向（Ｚ軸方向）に延びる複数の貫通ホールＴＨが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーＳＰとなる。すなわち、積層構造体ＭＬに設けられる半導体ピラーＳＰは、積層構造体ＭＬの上部の選択ゲート電極ＳＧもさらに貫通している。
【００３９】
そして、本具体例においては、２本ずつの半導体ピラーＳＰは、半導体基板１１の側で接続されている。
すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを半導体基板１１の側で電気的に接続する半導体接続部ＣＰ（第１半導体接続部ＣＰ１）をさらに備える。半導体接続部ＣＰは、半導体ピラーＳＰとなる材料からなる。半導体接続部ＣＰは、バックゲートＢＧ（接続部導電層）に対向している。
【００４０】
ただし、本発明は、これに限らず、後述するように、それぞれの半導体ピラーＳＰが独立しており、半導体基板１１の側で半導体接続部ＣＰによって接続されなくても良い。以下では、図２及び図３に例示したように、２本の半導体ピラーＳＰが半導体接続部ＣＰによって接続される場合として説明する。
【００４１】
なお、ここで、不揮発性半導体記憶装置１１０において半導体ピラーは複数設けられており、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素も同様に、例えば、半導体接続部の全体または任意の半導体接続部を指す場合には、「半導体接続部ＣＰ」と言い、特定の半導体接続部を指す場合に「第ｎ半導体接続部ＣＰｎ」（ｎは１以上の任意の整数）と言う。
【００４２】
図３に表したように、第１半導体接続部ＣＰ１によって接続された第１及び第２半導体ピラーＳＰ１及びＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２半導体接続部ＣＰ２によって接続された第３及び第４半導体ピラーＳＰ３及びＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。
【００４３】
図４に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、上記のｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。なお、図１に表したように、電極膜ＷＬＡと電極膜ＷＬＢとは、絶縁層ＩＬによって互いに分断される。
【００４４】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００４５】
これにより、半導体基板１１からの距離が同じ電極膜ＷＬにおいて、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作できる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４に関しても同様である。
【００４６】
なお、電極膜ＷＬＡと電極膜ＷＬＢとの組み合せを１つの消去ブロックとすることができ、消去ブロックごとに、電極膜ＷＬＡ及び電極膜ＷＬＢと、別の電極膜ＷＬＡ及び電極膜ＷＬＢと、が分断される。
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。
【００４７】
また、バックゲートＢＧは、ビアプラグ３３によってバックゲート配線３４に接続される。
【００４８】
図２及び図３に表したように、半導体ピラーＳＰの半導体接続部ＣＰとは反対の端のそれぞれが、ビット線ＢＬまたはソース線に接続され、半導体ピラーＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられることにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４９】
すなわち、不揮発性半導体記憶装置１１０は、第２半導体ピラーＳＰ２と、第２半導体ピラーＳＰ２に関して設けられる積層膜と、第１半導体接続部ＣＰ１と、ビット線ＢＬと、ソース線ＳＬと、をさらに備える。
【００５０】
第２半導体ピラーＳＰ２は、Ｙ軸方向において第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬをＺ軸１方向に貫通する。
そして、第２半導体ピラーＳＰ２に関して設けられる積層膜は、電極膜ＷＬと第２半導体ピラーＳＰ２との間に設けられた第２記憶層（記憶層４８）と、第２記憶層と第２半導体ピラーＳＰ２との間に設けられた第２内側絶縁膜（内側絶縁膜４２）と、第２記憶層と電極膜ＷＬとの間に設けられた第２外側絶縁膜（外側絶縁膜４３）と、第２外側絶縁膜と電極膜ＷＬとの間に設けられ、比誘電率が第２外側絶縁膜よりも高い第２キャップ絶縁膜（キャップ絶縁膜４４）と、を有する。
【００５１】
第１半導体接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰとをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。ビット線ＢＬは、第１半導体ピラーＳＰ１の第１半導体接続部ＣＰ１とは反対の側の第１端部と接続され、Ｙ軸方向に延在する。ソース線ＳＬは、第２半導体ピラーＳＰ２の第１半導体接続部ＣＰ１とは反対の側の第２端部と接続され、Ｘ軸方向に延在する。
【００５２】
そして、不揮発性半導体記憶装置１１０は、第３半導体ピラーＳＰ３と、第３半導体ピラーＳＰ３に関して設けられる積層膜と、第４半導体ピラーＳＰ４と、第４半導体ピラーＳＰ４に関して設けられる積層膜と、第２半導体接続部ＣＰ２と、をさらに有する。
【００５３】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
第３半導体ピラーＳＰ３に関して設けられる積層膜は、電極膜ＷＬと第３半導体ピラーＳＰ３との間に設けられた第３記憶層（記憶層４８）と、第３記憶層と第３半導体ピラーＳＰ３との間に設けられた第３内側絶縁膜（内側絶縁膜４２）と、第３記憶層と電極膜ＷＬとの間に設けられた第３外側絶縁膜（外側絶縁膜４３）と、第３外側絶縁膜と電極膜ＷＬとの間に設けられ、比誘電率が第３外側絶縁膜よりも高い第３キャップ絶縁膜（キャップ絶縁膜４４）と、を有する。
【００５４】
第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
第４半導体ピラーＳＰ４に関して設けられる積層膜は、電極膜ＷＬと第４半導体ピラーＳＰ４との間に設けられた第４記憶層（記憶層４８）と、第４記憶層と第４半導体ピラーＳＰ４との間に設けられた第４内側絶縁膜（内側絶縁膜４２）と、第４記憶層と電極膜ＷＬとの間に設けられた第４外側絶縁膜（外側絶縁膜４３）と、第４外側絶縁膜と電極膜ＷＬとの間に設けられ、比誘電率が第４外側絶縁膜よりも高い第４キャップ絶縁膜（キャップ絶縁膜４４）と、を有する。
第２半導体接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とを、Ｚ軸方向における第１半導体接続部ＣＰ１の側（半導体基板１１の側）で電気的に接続する。
【００５５】
そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２半導体接続部ＣＰ２とは反対の側の第４端部と接続される。そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２半導体接続部ＣＰ２とは反対の側の第３端部と接続される。
【００５６】
このような構造を有する不揮発性半導体記憶装置１１０においては、高比誘電率のキャップ絶縁膜４４を用いることで、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上すると供に、信頼性を向上させることができる。以下、不揮発性半導体記憶装置１１０の特性について説明する。
【００５７】
図５は、本発明の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図は、不揮発性半導体記憶装置１１０の半導体ピラーＳＰ、内側絶縁膜４２、記憶層４８、外側絶縁膜４３及びキャップ絶縁膜４４に印加される電界Ｅ１をシミュレーションした結果を例示しており、横軸は位置Ｘｒ（例えばＸ軸方向における位置）を表し、縦軸は電界Ｅ１を表す。
【００５８】
なお、同図は、半導体ピラーＳＰのＸ−Ｙ平面内の中心から電極膜ＷＬまでの距離（貫通ホールＴＨの半径に相当する）が３３ｎｍ（ナノメートル）であり、半導体ピラーＳＰと電極膜ＷＬとの間に２０Ｖ（ボルト）の電圧を印加した時のシミュレーション結果を例示している。位置Ｘｒが０ｎｍ〜１１ｎｍの範囲が半導体ピラーＳＰに対応し、位置Ｘｒが１１ｎｍ〜１７ｎｍの範囲が内側絶縁膜４２に対応し、位置Ｘｒが１７ｎｍ〜２０ｎｍの範囲が記憶層４８に対応し、位置Ｘｒが２０ｎｍ〜３１ｎｍの範囲が外側絶縁膜４３に対応し、位置Ｘｒが３１ｎｍ〜３３ｎｍの範囲がキャップ絶縁膜４４に対応し、位置Ｘｒが３３ｎｍよりも大きい領域は電極膜ＷＬに対応する。すなわち、半導体ピラーＳＰの直径が２２ｎｍであり、内側絶縁膜４２の厚さが６ｎｍであり、記憶層４８の厚さが３ｎｍであり、外側絶縁膜４３の厚さが１１ｎｍであり、キャップ絶縁膜４４の厚さが２ｎｍである。そして、内側絶縁膜４２及び外側絶縁膜４３にシリコン酸化膜（比誘電率が約４）を用い、記憶層４８及びキャップ絶縁膜４４にシリコン窒化膜（比誘電率が約７）を用いた場合を例示している。
【００５９】
そして、同図には、比較例として、キャップ絶縁膜４４を用いず、外側絶縁膜４３の厚さを１３ｎｍとした場合が、特性ＲＣ（破線）として例示されている。一方、本実施形態の特性は、特性ＥＣ（実線）として例示されている。
【００６０】
図５に表したように、キャップ絶縁膜４４を用いない比較例の特性ＲＣにおいては、電極膜ＷＬと外側絶縁膜４３とが接する位置（位置Ｘｒが３３ｎｍ）において、電界Ｅ１が約０．６×１０７ＭＶ／ｃｍと高い。このため、電極膜ＷＬから外側絶縁膜４３に電子が注入され易い。すなわち、バックトンネリングが起き易い。
【００６１】
これに対し、キャップ絶縁膜４４を備える実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣにおいては、電極膜ＷＬとキャップ絶縁膜４４とが接する位置（位置Ｘｒが３３ｎｍ）において、電界Ｅ１は約０．３×１０７ＭＶ／ｃｍと低く、比較例に対し半減している。このため、電極膜ＷＬからキャップ絶縁膜４４及び外側絶縁膜４３に電子が注入され難く、バックトンネリングが起き難い。
【００６２】
図６は、本発明の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
すなわち、図６（ａ）及び（ｂ）は、それぞれ実施形態に係る不揮発性半導体記憶装置１１０、及び、比較例の不揮発性半導体記憶装置の特性をモデル的に例示するエネルギーバンド図である。
【００６３】
図６（ｂ）に表したように、キャップ絶縁膜４４を用いない比較例の不揮発性半導体記憶装置の場合、電極膜ＷＬとブロック絶縁膜（外側絶縁膜４３）との界面における電界Ｅ１が高いので、電極膜ＷＬとブロック絶縁膜との界面でエネルギー差が小さくなり、電荷ｃｇ（電子）は電極膜ＷＬからブロック絶縁膜に注入され易い。
【００６４】
一方、図６（ａ）に表したように、キャップ絶縁膜４４を用いる不揮発性半導体記憶装置１１０の場合は、電極膜ＷＬとキャップ絶縁膜４４との界面における電界Ｅ１が低いので、電極膜ＷＬとキャップ絶縁膜４４との界面でエネルギー差が大きく、電荷ｃｇ（電子）は電極膜ＷＬからキャップ絶縁膜４４に向かって注入され難い。
【００６５】
このように、本実施形態に係る不揮発性半導体記憶装置１１０においては、高比誘電率のキャップ絶縁膜４４を用いることで、バックトンネリングを抑制できる。
【００６６】
なお、一括加工型３次元積層構造を有する不揮発性半導体記憶装置１１０においては、パイプ状の記憶層４８の外側に外側絶縁膜４３（ブロック絶縁膜）が設けられ、内側に内側絶縁膜４２（トンネル絶縁膜）が設けられるので、円筒の外側と内側とにおける曲率半径の差によって、外側絶縁膜４３及び内側絶縁膜４２に比誘電率が同じ材料を用いた場合においても、外側絶縁膜４３と内側絶縁膜４２とで、印加される電界に差が生じる。このため、外側絶縁膜４３に高誘電率材料などの新規材料を用いることなく良好な特性が得られる。すなわち、外側絶縁膜４３（及び内側絶縁膜４２）に、従来から半導体装置に多用され、信頼性が高くプロセスインテグレーションの整合性の高い例えばシリコン酸化膜を用いることができる。
【００６７】
これに対し、平面型のメモリの場合は、ブロック絶縁膜とトンネル絶縁膜とに、比誘電率が同じ材料を用いた場合には、書き込み／消去動作時にトンネル電流を流すとブロック絶縁膜にもトンネル絶縁膜に印加される電界とほぼ同じ強度の電界がかかるため、ブロック絶縁膜に電流が流れてしまう。このため、特に消去バイアス印加時においては、ゲート電極からの電子の逆注入によりしきい値を下げることができないという問題が発生する。この問題を解決するため、ブロック絶縁膜にトンネル絶縁膜よりも比誘電率が高い材料を用い、トンネル絶縁膜に印加される電界と、ブロック絶縁膜に印加される電界と、の間に差を設け、ブロック絶縁膜のリーク電流を低減することで、所望の書き込み／消去動作を可能としている。しかしながら、比誘電率が高い材料を用いることは、プロセスインテグレーションの整合性を低下させ、また、比誘電率が高い材料に固有の誘電分極の遅延によって誘電率が経時的に変化し、動作が不安定になる可能性がある。
【００６８】
これに対し、既に説明したように、本実施形態に係る不揮発性半導体記憶装置１１０においては、パイプ状の記憶層４８の内外の側面に内側絶縁膜４２と外側絶縁膜４３とが設けられ、曲率半径差により電界差を発生させることができるので、外側絶縁膜４３に要求される比誘電率の制約を緩和することができ、例えば、内側絶縁膜４２と外側絶縁膜４３との両方に、プロセスインテグレーションの整合性が高く、信頼性が高いシリコン酸化膜を用いることができる。
【００６９】
そして、例えば外側絶縁膜４３に比誘電率の低いシリコン酸化膜を用いた場合に、外側絶縁膜４３と電極膜ＷＬとの間に高比誘電率のキャップ絶縁膜４４を設けることで、図５及び図６に関して説明した作用によって、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上させる供に、信頼性を向上させることができる。
【００７０】
すなわち、不揮発性半導体記憶装置１１０において、外側絶縁膜４３として特にシリコン酸化膜を用いつつ、シリコン酸化膜よりも比誘電率が高いキャップ絶縁膜４４を用いることによって、消去特性と信頼性が良好であると供に、プロセスインテグレーションの整合性が高く、高信頼性の不揮発性半導体記憶装置が得られる。
【００７１】
このように、外側絶縁膜４３は酸化シリコンを含み、キャップ絶縁膜４４は窒化シリコンを含むことが望ましい。また、外側絶縁膜４３は酸化シリコンを含み、キャップ絶縁膜４４は酸化アルミニウムを含むことが望ましい。
【００７２】
不揮発性半導体記憶装置１１０において、キャップ絶縁膜４４の厚さは、外側絶縁膜４４よりも薄いことが望ましい。
例えば、キャップ絶縁膜４４及び記憶層４８の両方にシリコン窒化膜を用いた時、キャップ絶縁膜４４の厚さが比較的厚い場合は、記憶層４８に電荷が保持される現象と同時に、キャップ絶縁膜４４にも電荷が保持される現象が起きる可能性がある。この時、キャップ絶縁膜４４の厚さを比較的薄くすることによって、キャップ絶縁膜４４中の電荷は、電極膜ＷＬ及び外側絶縁膜４３のいずれかの方向に移動し、キャップ絶縁膜４４中に留まり難くできる。
【００７３】
例えば、外側絶縁膜４３の厚さは、例えば５ｎｍ〜２０ｎｍ程度に設定できる。そして、キャップ絶縁膜４４の厚さは、例えば１ｎｍ〜４ｎｍ程度に設定できる。ただし、上記の数値は一例であり、本発明はこれには限定されず、外側絶縁膜４３及びキャップ絶縁膜４４の厚さは、これらの膜に用いる材料や貫通ホールＴＨの径などの他に、不揮発性半導体記憶装置の動作条件等に基づいて、適切に設定できる。
【００７４】
なお、上記においては、外側絶縁膜４３が単層膜である場合として説明したが、外側絶縁膜４３が、複数の層からなる積層膜であっても良い。この場合には、複数の層の平均の比誘電率を外側絶縁膜４３の比誘電率と見なし、キャップ絶縁膜４４の比誘電率を、この比誘電率よりも高くすれば良い。なお上記の平均の比誘電率は、例えば、積層膜を、複数の層が直列に接続された電気容量と見なしたとき、積層膜の全体に印加される電圧と、その時に蓄積される電荷から求められる実効的な比誘電率とすることができる。
【００７５】
例えば、外側絶縁膜４３が、２層のシリコン酸化膜と、それらの間に積層されたシリコン窒化膜と、の積層膜であっても良く、この場合にはこの積層膜の平均の比誘電率よりも高い誘電率を有するシリコン窒化膜（またはシリコン酸窒化膜）を、キャップ絶縁膜４４として用いることができる。
【００７６】
また、上記においては、外側絶縁膜４３とキャップ絶縁膜４４とが別体である場合として説明したが、本発明はこれに限らない。
すなわち、外側絶縁膜４３とキャップ絶縁膜４４との境界が明確に区別されず、記憶層４８と電極膜ＷＬとの間に設けられる絶縁膜において、記憶層４８の側（内側）の部分に比べて、電極膜ＷＬの側（外側）の部分における比誘電率が相対的に高くても良い。例えば、記憶層４８と電極膜ＷＬとの間に設けられる絶縁膜において、記憶層４８の側の部分から電極膜ＷＬの側の部分に行くに従って、その絶縁膜に含まれる元素の比率が相対的に変化し、その結果、電極膜ＷＬの側で比誘電率が相対的に高くされても良い。
【００７７】
以下、不揮発性半導体記憶装置１１０の製造方法の例について説明する。
【００７８】
図７は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図８は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程における要部の構造を例示する模式的断面図である。
すなわち、図８（ａ）及び（ｂ）は、図７（ｃ）の部分Ｃ及び部分Ｄの模式的断面図である。
【００７９】
図７（ａ）に表したように、シリコンからなる半導体基板１１の上に、層間絶縁膜１３となるシリコン酸化膜を例えば厚さ１００ｎｍで堆積させ、さらに、バックゲートＢＧとなる導電膜ＢＧｆを例えば２００ｎｍで堆積させる。導電膜ＢＧｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコン等を用いることができる。その後、導電膜ＢＧｆに、リソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いて、半導体接続部ＣＰが形成される溝パタンＣＰｐを形成し、溝パタンＣＰｐ中に、シリコン窒化膜からなる犠牲層Ｓｆを埋め込む。
【００８０】
その後、導電膜ＢＧｆ及び犠牲層Ｓｆの上に、電極間絶縁膜１４となる絶縁膜１４ｆ及び電極膜ＷＬとなる導電膜ＷＬｆを、交互に所望の繰り返しの数で堆積させ、その上に層間絶縁膜１５を堆積させる。導電膜ＷＬｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコン等を用いることができる。これにより積層構造体ＭＬが形成される。なお、ここでは、層間絶縁膜１５は積層構造体ＭＬに含まれるものとする。その後、リソグラフィ及びＲＩＥを用いて、積層構造体ＭＬに貫通ホールＴＨを一括加工により形成する。このとき貫通ホールＴＨは、溝パタンＣＰｐに埋め込まれた犠牲層Ｓｆに到達する深さとし、これにより、犠牲層Ｓｆの一部が露出する。
【００８１】
その後、図７（ｂ）に表したように、ホットリン酸（Ｈ３ＰＯ４）処理を行い、犠牲層Ｓｆを除去する。これにより、２本の貫通ホールＴＨを溝パタンＣＰｐで接続したＵ字形状のメモリホールＭＨが形成される。
【００８２】
そして、図７（ｃ）に表したように、メモリホールＭＨ内に、キャップ絶縁膜４４となるシリコン窒化膜を厚さ２ｎｍで堆積させる。さらに、キャップ絶縁膜４４の上（側面を含む）に、外側絶縁膜４３となるシリコン酸化膜を厚さ１０ｎｍで、記憶層４８となるシリコン窒化膜を厚さ４ｎｍで、内側絶縁膜４２となるシリコン酸化膜を５ｎｍで、順次堆積させ、キャップ絶縁膜４４、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２からなる積層膜４９を形成する。その後、残余の空間に、半導体ピラーＳＰ（チャネル）となるノンドープのアモルファスシリコン膜ＳＰｆを埋め込む。
【００８３】
その後、アモルファスシリコン膜ＳＰｆをエッチバックし、積層膜４９を露出させる。 これにより、図８（ａ）に表したように、電極膜ＷＬの側面に、キャップ絶縁膜４４、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２の積層膜４９が形成される。
【００８４】
そして、図８（ｂ）に表したように、半導体接続部ＣＰの部分においても積層膜４９が形成される。
【００８５】
その後、希フッ酸処理及びホットリン酸処理を順次行い、露出された積層膜４９を除去する。
【００８６】
その後、図７（ｄ）に表したように、層間絶縁膜１６と、選択ゲート電極ＳＧとなるアモルファスシリコン膜ＳＧＦと、層間絶縁膜１８と、を順次堆積させ、その後、これらの膜に、メモリホールＭＨ内のアモルファスシリコン膜ＳＰｆに達する選択ゲートホールＳＧＨを形成する。
【００８７】
その後、選択ゲートホールＳＧＨ内の内側面に、選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩとなるシリコン窒化膜を堆積させ、選択ゲートホールＳＧＨの底部のシリコン窒化膜をエッチング除去した後、選択ゲートトランジスタのチャネルとなる例えばアモルファスシリコンを堆積させ、所望の深さまでエッチバックする。
その後、所定のコンタクト形成及び配線工程を経ることで、図１〜図４に例示した不揮発性半導体記憶装置１１０が形成される。
【００８８】
このようにして形成された不揮発性半導体記憶装置１１０の特性について説明する。
図９は、本発明の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
すなわち、図９（ａ）、（ｂ）及び（ｃ）は、メモリセルの消去特性を評価した結果を例示するグラフ図であり、横軸は消去パルスの印加時間Ｔｐを示し、縦軸はメモリセルＭＣのしきい値電圧のシフト量ΔＶｔｈを示す。そして、図９（ａ）、（ｂ）及び（ｃ）は、それぞれ消去電圧が、−１８Ｖ（ボルト）、−２０Ｖ及び−２２Ｖの時の結果を示しており、実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣと、比較例の不揮発性半導体記憶装置の特性ＲＣと、を示している。
【００８９】
なお、比較例の不揮発性半導体記憶装置においては、キャップ絶縁膜４４が設けられず、積層膜４９が、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２からなり、外側絶縁膜４３の厚さが１２ｎｍとされている以外は、不揮発性半導体記憶装置１１０と同様の構成である。
【００９０】
図９に表したように、消去電圧がどの場合も、不揮発性半導体記憶装置１１０の書き込み特性は、比較例よりも向上している。
すなわち、比較例の特性ＲＣにおいては、消去パルスの印加時間Ｔｐを長くしたときに、しきい値電圧のシフト量ΔＶｔｈの低下の程度が飽和する傾向にあり、しきい値電圧が十分に低下しない。
【００９１】
これに対して、本実施形態に係る不揮発性半導体記憶装置１１０の特性ＥＣにおいては、消去パルスの印加時間Ｔｐを長くするにつれ、しきい値電圧のシフト量ΔＶｔｈが飽和することなく低下しており、しきい値電圧が十分に低下する。
【００９２】
このように、不揮発性半導体記憶装置１１０においては、消去動作が比較例に比べて改善されている。これは、既に説明したように、キャップ絶縁膜４４を設けることで消去動作時のバックトンネリングが抑制されることの効果である。
【００９３】
不揮発性半導体記憶装置１１０においては、消去特性が改善されるため、消去動作が高速化でき、また、消去電圧の印加の際にメモリセルＭＣに与えられるストレスが緩和されるので、メモリセルＭＣの信頼性が向上できる。
【００９４】
なお、図８（ｂ）に例示したように、不揮発性半導体記憶装置１１０においては、キャップ絶縁膜４４が半導体接続部ＣＰの部分にも設けられるので、この部分における外側絶縁膜４３にも電子が注入され難く、バックトンネリングが起き難い。
【００９５】
このように、不揮発性半導体記憶装置１１０は、半導体接続部ＣＰに対向して設けられたバックゲートＢＧと、バックゲートＢＧと半導体接続部ＣＰとの間に設けられた接続部記憶層（記憶層４８）と、接続部記憶層と半導体接続部ＣＰとの間に設けられた接続部内側絶縁膜（内側絶縁膜４２）と、接続部記憶層とバックゲートＢＧとの間に設けられた接続部外側絶縁膜（外側絶縁膜４３）と、接続部外側絶縁膜とバックゲートＢＧとの間に設けられ、比誘電率が接続部外側絶縁膜よりも高い接続部キャップ絶縁膜（キャップ絶縁膜４４）と、をさらに備えることができる。
【００９６】
そして、図７（ｃ）に関して説明したように、上記の接続部記憶層、接続部内側絶縁膜、接続部外側絶縁膜及び接続部キャップ絶縁膜は、半導体ピラーＳＰに対向して設けられる記憶層４８、内側絶縁膜４２、外側絶縁膜４３及びキャップ絶縁膜のそれぞれと同時に形成することができ、それぞれと実質的に同じ材料からなる。
【００９７】
図１０は、本発明の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１１は、本発明の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図１１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００９８】
図１０及び図１１に表したように、本実施形態に係る不揮発性半導体記憶装置１２０においては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられる。そして、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧが設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧが設けられている。
【００９９】
上部選択ゲート電極ＵＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜ＬＳＧＩが設けられる。
【０１００】
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬが設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
【０１０１】
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬに接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいてメモリセルＭＣが形成され、半導体ピラーＳＰが、直線状の１つのＮＡＮＤストリングとして機能する。
【０１０２】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ層間絶縁膜１７及び層間絶縁膜１３ｃによって分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１０３】
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。
そして、この場合は、電極膜ＷＬは、Ｘ−Ｙ平面に平行な板状の導電膜である。
【０１０４】
このような構造の不揮発性半導体記憶装置１２０においても、図１に関して説明したキャップ絶縁膜４４が用いられる。この場合も、消去動作時のバックトンネリングが抑制され、これにより消去特性が向上され、信頼性が高まる。
【０１０５】
なお、不揮発性半導体記憶装置１２０のように、半導体ピラーＳＰのそれぞれがＵ字形状に接続されず、直線形状のＮＡＮＤストリングの構造の場合には、貫通ホールＴＨの壁面に積層膜４９を形成した後、貫通ホールＴＨの底面において、半導体基板１１（ソース線ＳＬを含む）や下部選択ゲートとのコンタクトとを取るためにエッチングを行い、また、貫通ホールＴＨの中に半導体ピラーＳＰとなるアモルファスシリコン膜ＳＰｆを埋め込む際にも、良好なコンタクトを得るために自然酸化膜を除去する希フッ酸系のエッチングが行われることがある。この場合には、このウエットエッチングにより、貫通ホールＴＨの側壁に形成したシリコン酸化膜などが除去されるので、選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩや、メモリセルＭＣの積層膜４９のトンネル絶縁膜（内側絶縁膜４２）として、シリコン酸化膜を用いるには工夫が必要である。
【０１０６】
これに対し、Ｕ字形状のＮＡＮＤストリング構造を有する不揮発性半導体記憶装置１１０の場合においては、下部選択ゲートトランジスタがなく、下部の半導体基板１１とのコンタクトが不要なため、上記のウエットエッチングを行う必要が本質的にない。このため、貫通ホールＴＨの壁面に積層膜４９を堆積した後に、連続して半導体ピラーＳＰとなるアモルファスシリコン膜ＳＰｆを埋め込むことができ、これにより、トンネル絶縁膜（内側絶縁膜４２）としてシリコン酸化膜を用いることが可能となる。このように、不揮発性半導体記憶装置１１０においては、絶縁膜として用いる材料に対する制約が緩和され、用いる材料の選択範囲が広がる。
【０１０７】
そして、既に説明したように、本実施形態のように、一括加工型３次元積層構造を採用することで、パイプの内側と外側との曲率半径差による電界の差を利用することで、外側絶縁膜４３に要求される比誘電率の制約を緩和することができ、内側絶縁膜４２と外側絶縁膜４３との両方に、プロセスインテグレーションの整合性が高く、高信頼性のシリコン酸化膜を用いることができる。
【０１０８】
さらに、高比誘電率のシリコン窒化膜などのキャップ絶縁膜４４を設けることで、消去動作時のバックトンネリングを抑制し、これにより消去特性を向上し、信頼性が高い３次元積層構造の不揮発性半導体記憶装置を提供できる。
【０１０９】
なお、上記においては、記憶層４８としてシリコン窒化膜（窒化シリコン）を用いる場合について説明したが、本発明はこれに限らず、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１１０】
また、キャップ絶縁膜４４の比誘電率が外側絶縁膜４３よりも高ければ良く、電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３及びキャップ絶縁膜４４には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１１１】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１１２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、メモリストリング等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１１３】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１１４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１１５】
１１…半導体基板、 １１ａ…主面、 １３、１３ａ、１３ｂ、１３ｃ、１５、１６、１７、１８、１９、２３…層間絶縁膜、 １４…電極間絶縁膜、 １４ｆ…絶縁膜、 ２０…バリア層、 ２１…金属層、 ２２…ビア、 ３１、３３…ビアプラグ、 ３２…ワード配線、 ３４…バックゲート配線、 ４２…内側絶縁膜（第１〜第４内側絶縁膜、接続部内側絶縁膜）、 ４３…外側絶縁膜（第１〜第４外側絶縁膜、接続部外側絶縁膜）、 ４４…キャップ絶縁膜（第１〜第４キャップ絶縁膜、接続部キャップ絶縁膜）、 ４８…記憶層（第１〜第４記憶層、接続部記憶層）、 ４９…積層膜、 １１０、１２０…不揮発性半導体記憶装置、 ＢＧ…バックゲート（接続部導電層）、 ＢＧｆ…導電膜、 ＢＬ…ビット線（第１の配線）、 Ｃ、Ｄ 部分、 ｃｇ…電荷、 ＣＰ…半導体接続部、 ＣＰ１、ＣＰ２…第１及び第２半導体接続部、 ＣＰｐ 溝パタン、 ＣＵ…回路部、 ＥＣ、ＲＣ…特性、 ＩＬ…絶縁層、 ＬＳＧ…下部選択ゲート電極、 ＬＳＧＩ…下部選択ゲート絶縁膜、 ＭＣ…メモリセル、 ＭＨ…メモリホール、 ＭＬ…積層構造体、 ＭＲ…メモリアレイ領域、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部、 ＭＵ２…配線接続部、 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４ 第１〜第４選択ゲート電極、 ＳＧＨ…選択ゲートホール、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＦ…アモルファスシリコン膜、 ＳＬ…ソース線（第２の配線）、 ＳＰ…半導体ピラー、 ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、 ＳＰｆ…アモルファスシリコン膜、 Ｓｆ…犠牲層、 ＴＨ 貫通ホール、 ＵＳＧ…上部選択ゲート電極、 ＵＳＧＩ…上部選択ゲート絶縁膜、 ＷＬ、ＷＬＡ、ＷＬＢ 電極膜、 ＷＬｆ 導電膜
【特許請求の範囲】
【請求項１】
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、
前記電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層と、
前記第１記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜と、
前記第１記憶層と前記電極膜との間に設けられた第１外側絶縁膜と、
前記第１外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第１外側絶縁膜よりも高い第１キャップ絶縁膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１キャップ絶縁膜の厚さは、前記第１外側絶縁膜の厚さよりも薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１外側絶縁膜は、酸化シリコンを含み、前記第１キャップ絶縁膜は、窒化シリコンを含むことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、
前記電極膜と前記第２半導体ピラーとの間に設けられた第２記憶層と、
前記第２記憶層と前記第２半導体ピラーとの間に設けられた第２内側絶縁膜と、
前記第２記憶層と前記電極膜との間に設けられた第２外側絶縁膜と、
前記第２外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第２外側絶縁膜よりも高い第２キャップ絶縁膜と、
前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続する半導体接続部と、
前記第１半導体ピラーの前記半導体接続部とは反対の側の第１端部と接続され、前記第２方向に延在する第１の配線と、
前記第２半導体ピラーの前記半導体接続部とは反対の側の第２端部と接続され、前記第１方向及び前記第２方向と直交する第３方向に延在する第２の配線と、
をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体接続部に対向して設けられた接続部導電層と、
前記接続部導電層と前記半導体接続部との間に設けられた接続部記憶層と、
前記接続部記憶層と前記半導体接続部との間に設けられた接続部内側絶縁膜と、
前記接続部記憶層と前記接続部導電層との間に設けられた接続部外側絶縁膜と、
前記接続部外側絶縁膜と前記接続部導電層との間に設けられ、比誘電率が前記接続部外側絶縁膜よりも高い接続部キャップ絶縁膜と、
をさらに備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項１】
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、
前記電極膜と前記第１半導体ピラーとの間に設けられた第１記憶層と、
前記第１記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜と、
前記第１記憶層と前記電極膜との間に設けられた第１外側絶縁膜と、
前記第１外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第１外側絶縁膜よりも高い第１キャップ絶縁膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１キャップ絶縁膜の厚さは、前記第１外側絶縁膜の厚さよりも薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１外側絶縁膜は、酸化シリコンを含み、前記第１キャップ絶縁膜は、窒化シリコンを含むことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、
前記電極膜と前記第２半導体ピラーとの間に設けられた第２記憶層と、
前記第２記憶層と前記第２半導体ピラーとの間に設けられた第２内側絶縁膜と、
前記第２記憶層と前記電極膜との間に設けられた第２外側絶縁膜と、
前記第２外側絶縁膜と前記電極膜との間に設けられ、比誘電率が前記第２外側絶縁膜よりも高い第２キャップ絶縁膜と、
前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続する半導体接続部と、
前記第１半導体ピラーの前記半導体接続部とは反対の側の第１端部と接続され、前記第２方向に延在する第１の配線と、
前記第２半導体ピラーの前記半導体接続部とは反対の側の第２端部と接続され、前記第１方向及び前記第２方向と直交する第３方向に延在する第２の配線と、
をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体接続部に対向して設けられた接続部導電層と、
前記接続部導電層と前記半導体接続部との間に設けられた接続部記憶層と、
前記接続部記憶層と前記半導体接続部との間に設けられた接続部内側絶縁膜と、
前記接続部記憶層と前記接続部導電層との間に設けられた接続部外側絶縁膜と、
前記接続部外側絶縁膜と前記接続部導電層との間に設けられ、比誘電率が前記接続部外側絶縁膜よりも高い接続部キャップ絶縁膜と、
をさらに備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−９４０９（Ｐ２０１１−９４０９Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５０７３８（Ｐ２００９−１５０７３８）
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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