ＭＯＳ型半導体メモリ装置
【課題】優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えた不揮発性ＭＯＳ型半導体メモリ装置を提供する。
【解決手段】ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体に電荷を注入するために必要な書き込み電圧を小さく抑えることができる。
【解決手段】ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体に電荷を注入するために必要な書き込み電圧を小さく抑えることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型半導体メモリ装置に関し、特に基板と電極層との間に、バンドギャップの大きさが異なる複数の絶縁膜を有するＭＯＳ型半導体メモリ装置に関する。
【背景技術】
【０００２】
現在、ＭＯＳ型半導体メモリ装置の一つとして、電気的書換え動作が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）が知られている。この装置は、半導体基板上に酸化珪素膜を形成した後、その上に１層以上の窒化珪素膜を形成し、さらにその上に酸化珪素膜を形成し、その上に制御ゲート電極を形成した構造になっている（例えば、特許文献１）。ＥＥＰＲＯＭでは、半導体基板と制御ゲート電極との間に電圧を印加し、上記積層構造の絶縁膜（絶縁膜積層体）の、主として窒化珪素膜中、または窒化珪素膜とその上下の酸化珪素膜との界面に電子もしくは正孔を蓄積させることによって、「１」、「０」のデータの書換えが行われる。
【０００３】
以下に、電荷蓄積領域としての絶縁膜積層体に電子を注入する場合を例にとって、従来技術を説明する。まず、半導体基板に０Ｖを印加し、制御ゲート電極に例えば１０Ｖを印加する。すると、半導体基板と制御ゲート電極間の絶縁膜積層体に強い電界が印加されることとなり、半導体基板から窒化珪素膜へ、電子が下側の酸化珪素膜を介してトンネル現象により注入される。そして、注入された電子は、主として、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされ、データとして蓄積される。
【０００４】
ところで、ＥＥＰＲＯＭのような不揮発性半導体メモリ装置に求められる重要な性能として、データ保持特性が挙げられる。従来技術のＭＯＳ型半導体メモリ装置において、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされた電子を長時間安定的に保持するためには、これら上下の酸化珪素膜の膜厚を厚く形成する必要があった。しかし、上下の酸化珪素膜の膜厚を厚くすると、データを書き込む際に絶縁膜積層体に印加される電界が弱くなってデータ書き込み速度が遅くなってしまう、という問題があった。
【０００５】
絶縁膜積層体に加わる電界を強くすることによって上記問題の解決を図ることも可能であるが、それにはデータ書き込み電圧を上げる必要がある。しかし、そうすると、半導体メモリ装置の消費電力の増大と絶縁膜の絶縁破壊の確率が増加し、半導体メモリ装置の信頼性を大きく低下させてしまうという問題があった。
【０００６】
【特許文献１】特開２００２−２０３９１７号公報（例えば、図１、図２など）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、従来技術のＭＯＳ型半導体メモリ装置においては、データ保持特性を改善しようとすると、データ書き込み速度が低下しまう。データ書き込み速度を向上させようとすると、消費電力の増大と絶縁破壊の発生確率が高まり、半導体メモリ装置の信頼性を低下させてしまう、という問題があった。
【０００８】
本発明は上記実情に鑑みてなされたものであり、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＭＯＳ型半導体メモリ装置は、半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層した絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置である。
【００１０】
本発明のＭＯＳ型半導体メモリ装置は、前記絶縁膜積層体を構成する絶縁膜のうち、前記半導体層に最も近い位置に設けられた絶縁膜および前記ゲート電極に最も近い位置に設けられた絶縁膜は、これらの間に介在する二以上の絶縁膜と比較して大きなバンドギャップを有している。
【００１１】
本発明のＭＯＳ型半導体メモリ装置において、前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも大きなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも小さなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
を備えていてもよい。
【００１２】
また、本発明のＭＯＳ型半導体メモリ装置において、前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも小さなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも大きなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
を備えていてもよい。
【００１３】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜と前記第５の絶縁膜との間に、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を含む中間積層体が繰り返し形成されていてもよい。
【００１４】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜は、前記半導体層に接して設けられていてもよいし、あるいは、前記第１の絶縁膜は、前記半導体層に接して設けられた絶縁層と、該絶縁層に接して設けられた電極層と、を介して設けられていてもよい。
【００１５】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜と前記第５の絶縁膜が酸化珪素膜であり、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜が、窒化珪素膜、窒化酸化珪素膜または金属酸化膜であってもよい。
【００１６】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第３の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが大きいエネルギーバンド構造を有していてもよい。この場合、前記第３の絶縁膜は窒化酸化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中の窒素に対する酸素の組成比が、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ膜中央部において大きい酸素濃度プロファイルを有している。
【００１７】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第３の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが小さいエネルギーバンド構造を有していてもよい。この場合、前記第３の絶縁膜は窒化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中のシリコンに対する窒素の組成比が、前記第２の絶縁膜との界面付近および第４の絶縁膜との界面付近に比べ膜中央部において大きい窒素濃度プロファイルを有している。
【００１８】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第２の絶縁膜および前記第４の絶縁膜の膜厚が、前記第３の絶縁膜の膜厚に比べて薄くてもよい。
【００１９】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜と前記第５の絶縁膜の膜厚が０．５ｎｍ以上２０ｎｍ以下の範囲内であってもよい。
【００２０】
また、本発明のＭＯＳ型半導体メモリ装置において、前記半導体層の伝導帯における電子ポテンシャルエネルギーが、前記第２の絶縁膜の伝導帯における電子ポテンシャルエネルギーに比べてデータ書き込み時には高く、データ読み出し時およびデータ保持時には低くてもよい。
【００２１】
また、本発明のＭＯＳ型半導体メモリ装置において、前記半導体層が柱状シリコン層であり、その側方に前記絶縁膜積層体および前記ゲート電極を設けた縦型積層構造を有していてもよい。
【００２２】
本発明のＮＡＮＤ型メモリセルアレイは、上記ＭＯＳ型半導体メモリ装置を直列に配列したことを特徴とするものである。
【００２３】
本発明のＮＯＲ型メモリセルアレイは、上記ＭＯＳ型半導体メモリ装置を並列に配列したことを特徴とするものである。
【発明の効果】
【００２４】
本発明のＭＯＳ型半導体メモリ装置は、半導体層とゲート電極との間に設けられた絶縁膜積層体のうち、最も半導体層側および最もゲート電極側に位置する絶縁膜が、これらの間に介在する絶縁膜に比べて大きなバンドギャップを有している。このため、トンネル現象により半導体層から絶縁膜積層体への電荷の注入が起こりやすい。従って、データ書き込み時には、トンネリング確率を低下させることなく、素早い書き込みが可能になる。また、書き込みに必要な電圧を小さく抑えることができるので、加電圧であってもインパクトイオン化による電子・正孔対の生成を少なくすることができ、絶縁破壊を起こしにくい。従って、データ書き込みに高電圧を印加する必要はなく、低消費電力での動作が可能であり、かつ高い信頼性が確保される。
【００２５】
また、最も半導体層側および最もゲート電極側に位置する絶縁膜が大きなバンドギャップを持つことにより、これらの間に保持された電荷が抜け出ることが防止される。従って、最も半導体層側および最もゲート電極側に位置する絶縁膜を厚くしなくとも優れたデータ保持特性が得られる。
【００２６】
このように、本発明のＭＯＳ型半導体メモリ装置は、優れたデータ保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたものである。
【発明を実施するための最良の形態】
【００２７】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図２は、図１のＭＯＳ型半導体メモリ装置６０１のエネルギーバンド図である。
【００２８】
本実施の形態のＭＯＳ型半導体メモリ装置６０１は、図１に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ａと、この絶縁膜積層体１０２ａの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１１１と、第２の絶縁膜１１２と、第３の絶縁膜１１３と、第４の絶縁膜１１４と、第５の絶縁膜１１５とを有する絶縁膜積層体１０２ａが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さでｎ型拡散層である第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０１は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【００２９】
第１の絶縁膜１１１は、例えばシリコン基板１０１の表面を熱酸化法により酸化して形成された二酸化珪素膜（ＳｉＯ２膜）である。この第１の絶縁膜１１１は、例えば８〜１０ｅＶの範囲内のエネルギーバンドギャップを有するものである。第１の絶縁膜１１１の膜厚は、例えば０．５ｎｍ〜２０ｎｍの範囲内が好ましく、１ｎｍ〜１０ｎｍの範囲内がより好ましく、１ｎｍ〜３ｎｍの範囲内が望ましい。
【００３０】
第２の絶縁膜１１２は、第１の絶縁膜１１１の表面に形成された窒化酸化珪素膜（ＳｉＯＮ膜；ここで、ＳｉとＯとＮとの組成比は必ずしも化学量論的に決定されず、成膜条件により異なる値をとる。以下、同様である）である。この第２の絶縁膜１１２は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有するものである。第２の絶縁膜１１２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【００３１】
第３の絶縁膜１１３は、第２の絶縁膜１１２上に形成された窒化珪素膜（ＳｉＮ膜；ここで、ＳｉとＮの組成比は必ずしも化学量論的に決定されず、成膜条件により異なる値をとる。以下同様である）である。この第３の絶縁膜１１３は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有するものである。第３の絶縁膜１１３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【００３２】
第４の絶縁膜１１４は、第３の絶縁膜１１３上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第４の絶縁膜１１４は、第２の絶縁膜１１２と同様のエネルギーバンドギャップおよび膜厚を有している。
【００３３】
第５の絶縁膜１１５は、第４の絶縁膜１１４上に、例えばＣＶＤ（Chemical
Vapor Deposition；化学気相堆積）法により堆積させた二酸化珪素膜（ＳｉＯ２膜）である。この第５の絶縁膜１１５は、電極１０３と第４の絶縁膜１１４との間でブロック層（バリア層）として機能する。この第５の絶縁膜１１５は、例えば８〜１０ｅＶの範囲内のエネルギーバンドギャップを有するものである。第５の絶縁膜１１５の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、５ｎｍ〜８ｎｍの範囲内が望ましい。
【００３４】
ゲート電極１０３は、例えばＣＶＤ法により成膜された多結晶シリコン膜からなり、コントロールゲート（ＣＧ）電極として機能する。また、ゲート電極１０３は、例えばＷ，Ｔｉ，Ｔａ，Ｃｕ，Ａｌ，Ａｕ，Ｐｔ等の金属を含む膜であってもよい。ゲート電極１０３は、単層に限らず、ゲート電極１０３の比抵抗を下げ、高速化する目的で、例えばタングステン、モリブデン、タンタル、チタン、白金それらのシリサイド、ナイトライド、合金等を含む積層構造にすることもできる。ゲート電極１０３は、図示しない配線層に接続されている。
【００３５】
本実施の形態のＭＯＳ型半導体メモリ装置６０１において、上記第１の絶縁膜１１１および第５の絶縁膜１１５としては、窒化酸化珪素膜（ＳｉＯＮ膜）もしくは二酸化珪素膜（ＳｉＯ２膜）を用いることが好ましい。また、第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４の材料としては、窒化珪素や窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。金属酸化物としては、例えば、ＨｆＯ２、Ｈｆ−Ｓｉ−Ｏ、Ｈｆ−Ａｌ−Ｏ、ＺｒＯ２、Ａｌ２Ｏ３、ＰＺＴ［Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３；チタン酸ジルコン酸鉛］、ＢＳＴ［（Ｂａ，Ｓｒ）ＴｉＯ３］、ＳＲＯ（ＳｒＲｕＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９；タンタル酸ビスマスストロンチウム）、Ｔａ２Ｏ５（五酸化タンタル）、ＢａＴｉＯ３（チタン酸バリウム）、ＴｉＯ２、ＹＳＺ（イットリア安定化ジルコニア）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＴＯ（ＳｒＴｉＯ３）、ジルコニウム・シリコン複合酸化物、Ｌａ２Ｏ３、ＣｅＯ２、Ｎａ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｐｒ６Ｏ１１、ＺｒＯＮ（ジルコニウムオキシナイトライド）等を用いることができる。
【００３６】
図２に示すように、ＭＯＳ型半導体メモリ装置６０１は、第１の絶縁膜１１１および第５の絶縁膜１１５のバンドギャップ１１１ａおよび１１５ａが、これらの間に介在する中間積層体である第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４のバンドギャップ１１２ａ，１１３ａおよび１１４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１１１および第５の絶縁膜１１５と、バンドギャップが最も小さな第３の絶縁膜１１３との間には、両者の中間の大きさのバンドギャップ１１２ａ，１１４ａを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を介在させている。なお、図２における符号１０１ａはシリコン基板１０１のバンドギャップであり、符号１０３ａはゲート電極１０３のバンドギャップである（図５、図７、図９、図１１および図１２において同様である）。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ａに電荷を注入するために必要な書き込み電圧を小さく抑えることができる。本実施の形態において、第１〜第５の絶縁膜１１１〜１１５のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【００３７】
また、書き込み速度を速くするためには、第２の絶縁膜１１２および第４の絶縁膜１１４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１１３の膜厚に比べて薄く設定することが好ましい。さらに、書き込み時には、例えばＦＮ（Fowler-Nordheim）トンネリング等のトンネル現象の発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１１２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１１２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１１２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【００３８】
また、絶縁膜積層体１０２ａでは、バンドギャップが最も小さな第３の絶縁膜１１３を中心とする領域に主に電荷が蓄積されやすい。その一方で、一旦第３の絶縁膜１１３を中心とする領域に電荷が保持された状態では、隣接する第２の絶縁膜１１２および第４の絶縁膜１１４の存在によってエネルギー障壁が大きくなり、第１の絶縁膜１１１または第５の絶縁膜１１５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１１１や第５の絶縁膜１１５の膜厚を厚くしなくとも、絶縁膜積層体１０２ａ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【００３９】
以上のような構造のＭＯＳ型半導体メモリ装置６０１の動作例について説明する。まず、データ書き込み時には、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を０Ｖに保持し、ゲート電極３に所定の正の電圧を印加する。このとき、チャネル形成領域１０６に電子が蓄積されて反転層が形成され、その反転層内の電荷の一部がトンネル現象により第１の絶縁膜１１１を介して絶縁膜積層体１０２ａに移動する。絶縁膜積層体１０２ａに移動した電子は、その内部に形成された電荷捕獲中心に捕獲され、データの蓄積が行われる。
【００４０】
データ読み出し時には、シリコン基板１０１の電位を基準として第１のソース・ドレイン１０４または第２のソース・ドレイン１０５のいずれか一方に０Ｖの電圧を印加し、もう一方に所定の電圧を印加する。さらに、ゲート電極１０３にも所定の電圧を印加する。このように電圧を印加することにより、絶縁膜積層体１０２ａ内に蓄積された電荷の有無や、蓄積された電荷の量に応じ、チャネルの電流量やドレイン電圧が変化する。従って、このチャンネル電流またはドレイン電圧の変化を検出することによって、データを外部に読み出すことができる。
【００４１】
データの消去時には、シリコン基板１０１の電位を基準とし、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５の両方に０Ｖの電圧を印加し、ゲート電極１０３に所定の大きさの負の電圧を印加する。このような電圧の印加によって、絶縁膜積層体１０２ａ内に保持されていた電荷は第１の絶縁膜１１１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜かれる。これにより、ＭＯＳ型半導体メモリ装置６０１は、絶縁膜積層体１０２ａ内の電子蓄積量が低い消去状態に戻る。
【００４２】
なお、ＭＯＳ型半導体メモリ装置６０１における情報の書き込み、読み出し、消去の方法は限定されるものではなく、上記とは異なる方式で書き込み、読み出しおよび消去を行ってもよい。例えば、ＦＮトンネル現象、ホットエレクトロン注入現象、ホットホール注入現象、光電効果等々の物理現象を用いて情報の書き込み、読み出し、消去を行うことができる。また、第１のソース・ドレイン１０４と第２のソース・ドレイン１０５を固定せず、交互にソースまたはドレインとなるように機能させて１メモリセルで２ビット以上の情報の書き込み・読み出しを行えるようにしてもよい。
【００４３】
以上のように、本実施の形態に係るＭＯＳ型半導体メモリ装置６０１は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。
【００４４】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０１は、常法に従って製造できる。ここでは代表的な手順の一例を挙げて説明する。まず、シリコン基板１０１上に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などの手法で素子分離膜を形成する。次に、シリコン基板１０１の表面に、例えば熱酸化法によって第１の絶縁膜１１１を形成する。
【００４５】
次に、第１の絶縁膜１１１の上に第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４を順次形成する。第３の絶縁膜１１３としての窒化珪素膜は、例えばＣＶＤ法により成膜できる。また、第２または第４の絶縁膜１１２，１１４としての窒化酸化珪素膜や金属酸化物膜は、例えば、ＣＶＤ法により直接成膜してもよいし、ＣＶＤ法により成膜した窒化珪素膜を酸化処理したり、ＣＶＤ法により成膜した酸化珪素膜を窒化処理したりすることにより製造できる。
【００４６】
次に、第４の絶縁膜１１４の上に、第５の絶縁膜１１５を形成する。この第５の絶縁膜１１５は、例えばＣＶＤ法によって形成することができる。さらに、第５の絶縁膜１１５の上に、例えばＣＶＤ法によってポリシリコン層や金属層、あるいは金属シリサイド層などを成膜してゲート電極１０３となる金属膜を形成する。
【００４７】
次に、フォトリソグラフィー技術を用い、パターン形成したレジストをマスクとして、前記金属膜、第５〜第１の絶縁膜１１５〜１１１をエッチングすることにより、図１に示したようにパターン形成されたゲート電極１０３と絶縁膜積層体１０２ａとを有するゲート積層構造体が得られる。次に、ゲート積層構造体の両側に隣接するシリコン表面にｎ型不純物を高濃度にイオン注入し、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を形成する。このようにして、図１に示した構造のＭＯＳ型半導体メモリ装置６０１を製造できる。
【００４８】
本実施の形態において、第１の絶縁膜１１１〜第５の絶縁膜１１５として用いる酸化珪素膜、窒化珪素膜や窒化酸化珪素膜の成膜方法は、特に限定されるものではなく、熱酸化法、ＣＶＤ法、原子拡散による酸化処理や窒化処理などの手法を適宜選択できる。例えばシリコン膜をプラズマ酸化法などの方法で酸化処理して酸化珪素膜を形成してもよく、また、シリコン膜をプラズマ窒化法などの方法で窒化処理して窒化珪素膜を形成してもよい。さらに、例えばＣＶＤ法により成膜した二酸化珪素膜をプラズマ窒化法などの方法で窒化処理して窒化酸化珪素膜を形成してもよいし、ＣＶＤ法により成膜した窒化珪素膜をプラズマ酸化法などの方法で酸化処理して窒化酸化珪素膜を形成してもよい。これらの方法を適宜組み合わせて第１の絶縁膜１１１〜第５の絶縁膜１１５を成膜することができる。
【００４９】
本実施の形態においては、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４を、後述するプラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【００５０】
次に、絶縁膜積層体１０２ａにおける第２〜第４の絶縁膜１１２〜１１４を形成するために用いられる窒化珪素膜の成膜方法の好ましい例について、図３を参照しながら説明する。図３は、窒化珪素膜の形成に利用可能なプラズマ処理装置１００の概略構成を模式的に示す断面図である。
【００５１】
プラズマ処理装置１００は、複数のスロット状の孔を有する平面アンテナ、特にＲＬＳＡ（Ｒａｄｉａｌ Ｌｉｎｅ Ｓｌｏｔ Ａｎｔｅｎｎａ；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波励起プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されている。プラズマ処理装置１００では、１×１０１０〜５×１０１２／ｃｍ３のプラズマ密度で、かつ０．７〜２ｅＶの低電子温度を有するプラズマによる処理が可能である。従って、プラズマ処理装置１００は、各種半導体装置の製造過程においてプラズマＣＶＤ法によりダメージの少ない窒化珪素膜を成膜処理する目的で好適に利用できる。
【００５２】
プラズマ処理装置１００は、主要な構成として、気密に構成されたチャンバー（処理室）１と、チャンバー１内にガスを供給するガス供給機構１８と、チャンバー１内を減圧排気するための排気機構としての排気装置２４と、チャンバー１の上部に設けられ、チャンバー１内にマイクロ波を導入するマイクロ波導入機構２７と、これらプラズマ処理装置１００の各構成部を制御する制御部５０と、を備えている。
【００５３】
チャンバー１は、接地された略円筒状の容器により形成されている。なお、チャンバー１は角筒形状の容器により形成してもよい。チャンバー１は、アルミニウム等の材質からなる底壁１ａと側壁１ｂとを有している。
【００５４】
チャンバー１の内部は、被処理体であるシリコンウエハ（以下、単に「ウエハ」と記す）Ｗを水平に支持するための載置台２が設けられている。載置台２は、熱伝導性の高い材質例えばＡｌＮ等のセラミックスにより構成されている。この載置台２は、排気室１１の底部中央から上方に延びる円筒状の支持部材３により支持されている。支持部材３は、例えばＡｌＮ等のセラミックスにより構成されている。
【００５５】
また、載置台２には、その外縁部をカバーし、ウエハＷをガイドするためのカバーリング４が設けられている。このカバーリング４は、例えば石英、ＡｌＮ、Ａｌ２Ｏ３、ＳｉＮ等の材質で構成された環状部材である。
【００５６】
また、載置台２には、温度調節機構としての抵抗加熱型のヒータ５が埋め込まれている。このヒータ５は、ヒータ電源５ａから給電されることにより載置台２を加熱して、その熱で被処理基板であるウエハＷを均一に加熱する。
【００５７】
また、載置台２には、熱電対（ＴＣ）６が配備されている。この熱電対６により、温度計測を行うことにより、ウエハＷの加熱温度を例えば室温から９００℃までの範囲で制御可能となっている。
【００５８】
また、載置台２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）を有している。各ウエハ支持ピンは、載置台２の表面に対して突没可能に設けられている。
【００５９】
チャンバー１の底壁１ａの略中央部には、円形の開口部１０が形成されている。底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。この排気室１１には、排気管１２が接続されており、この排気管１２を介して排気装置２４に接続されている。
【００６０】
チャンバー１を形成する側壁１ｂの上端には、環状をなすガス導入部１４が設けられている。また、チャンバー１の側壁１ｂには、環状をなすガス導入部１５が設けられている。つまり、ガス導入部１４および１５は、上下２段に設けられている。各ガス導入部１４および１５は成膜原料ガスやプラズマ励起用ガスを供給するガス供給機構１８に接続されている。なお、ガス導入部１４および１５はノズル状またはシャワー状に設けてもよい。
【００６１】
また、チャンバー１の側壁１ｂには、プラズマ処理装置１００と、これに隣接する搬送室（図示せず）との間で、ウエハＷの搬入出を行うための搬入出口１６と、この搬入出口１６を開閉するゲートバルブ１７とが設けられている。
【００６２】
ガス供給機構１８は、例えば窒素含有ガス（Ｎ含有ガス）供給源１９ａ、シリコン含有ガス（Ｓｉ含有ガス）供給源１９ｂおよび不活性ガス供給源１９ｃを有している。窒素含有ガス供給源１９ａは、上段のガス導入部１４に接続されている。また、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃは、下段のガス導入部１５に接続されている。なお、ガス供給機構１８は、上記以外の図示しないガス供給源として、例えば、チャンバー１内をクリーニングする際に用いるクリーニングガス供給源等を有していてもよい。
【００６３】
成膜原料ガスである窒素含有ガスとしては、例えば窒素ガス（Ｎ２）、アンモニア（ＮＨ３）、ＭＭＨ（モノメチルヒドラジン）等のヒドラジン誘導体などを用いることができる。また、他の成膜原料ガスであるシリコン含有ガスとしては、例えばシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、ＴＳＡ（トリシリルアミン）などを用いることができる。この中でも、特にジシラン（Ｓｉ２Ｈ６）が好ましい。さらに、不活性ガスとしては、例えばＮ２ガスや希ガスなどを用いることができる。希ガスは、プラズマ励起用ガスであり、例えばＡｒガス、Ｋｒガス、Ｘｅガス、Ｈｅガスなどを用いることができるが工業的にはＡｒガスが好ましい。
【００６４】
窒素含有ガスは、ガス供給機構１８の窒素含有ガス供給源１９ａから、ガスライン２０を介してガス導入部１４からチャンバー１内に導入される。一方、シリコン含有ガスおよび不活性ガスは、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃから、それぞれガスライン２０を介してガス導入部１５からチャンバー１内に導入される。ガスライン２０には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられ、供給されるガスの切替えや流量等の制御が出来るようになっている。
【００６５】
チャンバー１内のガスは、排気装置２４を作動させることにより、排気管１２を介して外部へ排気される。これにより、チャンバー１内を所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。なお、チャンバー１には圧力ゲージ（図示省略）が配備されており、チャンバー１内の圧力を計測できるようになっている。
【００６６】
マイクロ波導入機構２７は、主要な構成として、透過板２８、平面アンテナ部材３１、遅波材３３、シールド蓋体３４、導波管３７、マッチング回路３８およびマイクロ波発生装置３９を備えている。
【００６７】
次に、ＲＬＳＡ方式のプラズマ処理装置１００を用いたプラズマＣＶＤ法による窒化珪素膜の堆積処理について説明する。まず、ゲートバルブ１７を開にして搬入出口１６からウエハＷをチャンバー１内に搬入し、載置台２上に載置する。次に、チャンバー１内を減圧排気しながら、ガス供給機構１８の窒素含有ガス供給源１９ａおよびシリコン含有ガス供給源１９ｂから、窒素含有ガスおよびシリコン含有ガスを所定の流量でそれぞれガス導入部１４，１５を介してチャンバー１内に導入する。このようにして、チャンバー１内を所定の圧力に調節する。
【００６８】
次に、マイクロ波発生装置３９で発生させた所定周波数例えば２．４５ＧＨｚのマイクロ波を、平面アンテナ部材３１に貫通形成されたスロット状のマイクロ波放射孔３２から透過板２８を介してチャンバー１内におけるウエハＷの上方空間に放射する。この際のマイクロ波出力は、例えば５００〜３０００Ｗ（透過板２８の面積１ｃｍ２あたり０．２５〜１．５４Ｗ／ｃｍ２）程度とすることができる。
【００６９】
平面アンテナ部材３１から透過板２８を経てチャンバー１に放射されたマイクロ波により、チャンバー１内で電磁界が形成され、窒素含有ガス、シリコン含有ガスがそれぞれプラズマ化する。そして、プラズマ中で原料ガスの解離が進み、ＳｉｐＨｑ、ＳｉＨｑ、ＮＨｑ、Ｎ（ここで、ｐ、ｑは任意の数を意味する。以下同様である。）などの活性種の反応によって、窒化珪素ＳｉＮの薄膜が堆積される。
【００７０】
プラズマ処理装置１００においては、窒化珪素膜を成膜する際のプラズマＣＶＤ処理の条件を選定することにより、窒化珪素膜のトラップ密度を所望の大きさにコントロールすることができる。例えば成膜する窒化珪素膜中のトラップ密度を大きくする場合（例えば、トラップ密度が５×１０１２〜１×１０１３ｃｍ−２ｅＶ−１の範囲内）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用し、ＮＨ３ガスの流量を１０〜５０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは１００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量を０．５〜１００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内に設定する。このとき、ＮＨ３ガスとＳｉ２Ｈ６ガスとの流量比（ＮＨ３ガス流量／Ｓｉ２Ｈ６ガス流量）は、Ｓｉ密度が高い窒化珪素膜を形成する観点から、０．１〜２０００の範囲内とすることが好ましく、０．１〜１０００の範囲内とすることがより好ましく、５〜５０の範囲内とすることが望ましい。また、上記ＮＨ３ガスとＳｉ２Ｈ６ガスを用いる場合において、大きなトラップ密度を有する窒化珪素膜を形成するためには、処理圧力を１〜１３３３Ｐａにすることが好ましく、５０〜６５０Ｐａにすることがより好ましい。
【００７１】
また、例えば成膜する窒化珪素膜のトラップ密度を小さくする場合（例えばトラップ密度が５×１０１０〜５×１０１２ｃｍ−２ｅＶ−１未満の範囲内）には、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用することが好ましい。具体的には、Ｎ２ガス流量を１０〜５０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは１００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガス流量を０．５〜１００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内に設定する。このとき、Ｎ２ガスとＳｉ２Ｈ６ガスとの流量比（Ｎ２ガス流量／Ｓｉ２Ｈ６ガス流量）は、Ｓｉ密度が低い窒化珪素膜を均一な膜厚で形成する観点から、０．１〜５０００の範囲内とすることが好ましく、１００〜４０００の範囲内とすることがより好ましい。また、上記Ｎ２ガスとＳｉ２Ｈ６ガスを用いる場合において、小さなトラップ密度を有する窒化珪素膜を形成するためには、処理圧力を０．１〜５００Ｐａにすることが好ましく、１〜１００Ｐａにすることがより好ましい。
【００７２】
なお、上記トラップ密度を大きくする場合の条件と、トラップ密度を小さくする場合の条件と、で交互にプラズマＣＶＤ処理を行なうことにより、トラップ密度が異なる窒化珪素膜を交互に堆積させることもできる。
【００７３】
また、上記いずれの場合も、プラズマＣＶＤ処理の処理温度は、載置台２の温度を３００℃以上、好ましくは４００〜６００℃に加熱することが好ましい。
【００７４】
以上のようにして、第２〜第４の絶縁膜１１２〜１１４を構成する窒化珪素膜を容易に製造することができる。窒化酸化珪素膜（ＳｉＯＮ膜）は、以上のようにして得られた窒化珪素膜を例えばプラズマ酸化処理、熱酸化処理することによって容易に得ることができる。なお、ＭＯＳ型半導体メモリ装置を製造する場合には、プラズマ処理装置１００を含む複数の成膜装置を大気に曝すことなく真空を介して接続することにより、各成膜装置で順次目的の膜（酸化珪素膜、窒化珪素膜、窒化酸化珪素膜など）を形成することが可能である。
【００７５】
［第２の実施の形態］
図４は、本発明の第２の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図５は、図４のＭＯＳ型半導体メモリ装置６０２のエネルギーバンド図である。
【００７６】
本実施の形態のＭＯＳ型半導体メモリ装置６０２は、図４に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成されたバンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｂと、この絶縁膜積層体１０２ｂの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１２１と、第２の絶縁膜１２２と、第３の絶縁膜１２３と、第４の絶縁膜１２４と、第５の絶縁膜１２５とを有する絶縁膜積層体１０２ｂが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さで、ｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０２は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【００７７】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０２において、第１の絶縁膜１２１、第５の絶縁膜１２５およびゲート電極１０３は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３とそれぞれ同様の構成であるため、説明を省略する。
【００７８】
第２の絶縁膜１２２は、第１の絶縁膜１２１上に形成された窒化珪素膜（ＳｉＮ膜）である。この第２の絶縁膜１２２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有するものである。第２の絶縁膜１２２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【００７９】
第３の絶縁膜１２３は、第２の絶縁膜１２２上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第３の絶縁膜１２３は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１２３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【００８０】
第４の絶縁膜１２４は、第３の絶縁膜１２３上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１２４は、第２の絶縁膜１２２と同様のエネルギーバンドギャップおよび膜厚を有している。
【００８１】
本実施の形態において、書き込み速度を速くするためには、第２の絶縁膜１２２および第４の絶縁膜１２４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１２３の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１２２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１２２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１２２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【００８２】
上記第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４の材料としては、窒化珪素や窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。ここで、金属酸化物としては、第１の実施形態と同様のものを用いることができる。
【００８３】
また、第１の絶縁膜１２１〜第５の絶縁膜１２５の成膜方法は、第１の実施の形態と同様に、熱酸化法やＣＶＤ法、原子拡散による酸化処理や窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【００８４】
図５に示すように、ＭＯＳ型半導体メモリ装置６０２は、第１の絶縁膜１２１および第５の絶縁膜１２５のバンドギャップ１２１ａおよび１２５ａが、これらの間に介在する中間積層体である第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４のバンドギャップ１２２ａ、１２３ａおよび１２４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１２１および第５の絶縁膜１２５と、中間の大きさのバンドギャップ１２３ａを持つ第３の絶縁膜１２３との間には、最も小さなバンドギャップを持つ第２の絶縁膜１２２と第４の絶縁膜１２４を介在させている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１２１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｂに電荷を注入するために必要な書き込み電圧を小さくすることができる。第１〜第５の絶縁膜１２１〜１２５のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【００８５】
絶縁膜積層体１０２ｂでは、第３の絶縁膜１２３と、小さなバンドギャップを持つ第２の絶縁膜１２２および第４の絶縁膜１２４との界面付近に主に電荷が蓄積されやすい。その一方で、一旦これらの界面付近に電荷が保持された状態では、第２の絶縁膜１２２および第４の絶縁膜１２４の存在によってエネルギー障壁が大きくなり、第１の絶縁膜１２１または第５の絶縁膜１２５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１２１および第５の絶縁膜１２５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｂ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【００８６】
従って、ＭＯＳ型半導体メモリ装置６０２は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。
【００８７】
本実施の形態にかかるＭＯＳ型半導体メモリ装置６０２の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。また、ＭＯＳ型半導体メモリ装置６０２は、第１の実施の形態において説明した手順に準じて製造できる。
【００８８】
［第３の実施の形態］
図６は、本発明の第３の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図７は、図６のＭＯＳ型半導体メモリ装置６０３のエネルギーバンド図である。
【００８９】
本実施の形態のＭＯＳ型半導体メモリ装置６０３は、図６に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｃと、この絶縁膜積層体１０２ｃの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１３１と、第２の絶縁膜１３２と、第３の絶縁膜１３３と、第４の絶縁膜１３４と、第５の絶縁膜１３５とを有する絶縁膜積層体１０２ｃが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さでｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０３は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【００９０】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０３において、第１の絶縁膜１３１、第５の絶縁膜１３５およびゲート電極１０３は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３と同様の構成であるため、説明を省略する。
【００９１】
第２の絶縁膜１３２は、第１の絶縁膜１３１上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第２の絶縁膜１３２は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第２の絶縁膜１３２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【００９２】
第３の絶縁膜１３３は、第２の絶縁膜１３２上に形成された窒化珪素膜（ＳｉＮ膜）である。この第３の絶縁膜１３３は、膜全体の平均として例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１３３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【００９３】
また、第３の絶縁膜１３３は、シリコン基板１０１からゲート電極１０３へ向かう膜の厚み方向に、窒素の組成比率を変化させている。すなわち、第３の絶縁膜１３３は、第２の絶縁膜１３２との界面付近では窒素組成比が小さく、膜中央部で一旦前記界面付近よりも相対的に大きな窒素組成比になり、第４の絶縁膜１３４との界面付近で再び小さな窒素組成比に変化する窒素濃度プロファイルを有している。このような膜中の窒素濃度の制御は、図３に示したプラズマ処理装置１００を使用して第３の絶縁膜１３３となる窒化珪素膜のＣＶＤ成膜を行う途中で、原料ガス組成や圧力などを変化させることにより可能となる。また、膜中の窒素濃度の制御は、例えばＣＶＤ等により形成されたシリコン膜をプラズマ酸化処理する過程で、原料ガス組成や圧力などを変化させることにより行ってもよい。
【００９４】
第４の絶縁膜１３４は、第３の絶縁膜１３３上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第４の絶縁膜１３４は、第２の絶縁膜１３２と同様のエネルギーバンドギャップおよび膜厚を有している。
【００９５】
上記第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４の材料としては、窒化珪素や窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。ここで、金属酸化物としては、第１の実施形態と同様のものを用いることができる。
【００９６】
また、第１の絶縁膜１３１〜第５の絶縁膜１３５の成膜方法は、第１の実施の形態と同様に、熱酸化法やＣＶＤ法、原子拡散による酸化処理や窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域としての役割を果たす第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【００９７】
図７に示すように、ＭＯＳ型半導体メモリ装置６０３は、第１の絶縁膜１３１および第５の絶縁膜１３５のバンドギャップ１３１ａおよび１３５ａが、これらの間に介在する中間積層体である第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４のバンドギャップ１３２ａ，１３３ａおよび１３４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１３１および第５の絶縁膜１３５と、最もバンドギャップの小さな第３の絶縁膜１３３との間には、中間の大きさバンドギャップ１３２ａ，１３４ａを持つ第２の絶縁膜１３２および第４の絶縁膜１３４を介在させている。さらに、第３の絶縁膜１３３は、バンドギャップ１３３ａの大きさが、膜の厚さ方向に膜中央部で小さく、膜の両端（つまり、第２の絶縁膜１３２および第４の絶縁膜１３４との界面付近）で大きくなるように変化するバンド構造を有している。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１３１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｃに電荷を注入するために必要な書き込み電圧を小さくすることができる。本実施の形態において、第１〜第５の絶縁膜１３１〜１３５のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【００９８】
また、本実施の形態において、書き込み速度を速くするためには、第２の絶縁膜１３２および第４の絶縁膜１３４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１３３の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１３２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１３２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１３２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【００９９】
また、絶縁膜積層体１０２ｃでは、バンドギャップがもっとも小さな第３の絶縁膜１３３を中心とする領域に主に電荷が蓄積されやすい。特に、本実施の形態では、第３の絶縁膜１３３の膜中で膜厚方向に組成比を変化させることにより、膜中に多くの格子ギャップが存在することになり、多くのダングリングボンドが存在する。その結果、第３の絶縁膜１３３中には、電荷を捕獲するためのトラップ（電荷捕獲中心）が多く形成されるので、電荷蓄積能力を大きくすることができる。
【０１００】
また、一旦第３の絶縁膜１３３を主とする領域に電荷が保持された状態では、第２の絶縁膜１３２および第４の絶縁膜１３４の存在によって、エネルギー障壁が大きくなり、第１の絶縁膜１３１または第５の絶縁膜１３５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１３１や第５の絶縁膜１３５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｃ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１０１】
従って、ＭＯＳ型半導体メモリ装置６０３は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。
【０１０２】
本実施の形態にかかるＭＯＳ型半導体メモリ装置６０３の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。また、ＭＯＳ型半導体メモリ装置６０３は、第１の実施の形態において説明した手順に準じて製造できる。
【０１０３】
［第４の実施の形態］
図８は、本発明の第４の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図９は、図８のＭＯＳ型半導体メモリ装置６０４のエネルギーバンド図である。
【０１０４】
本実施の形態のＭＯＳ型半導体メモリ装置６０４は、図８に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｄと、この絶縁膜積層体１０２ｄの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１４１と、第２の絶縁膜１４２と、第３の絶縁膜１４３と、第４の絶縁膜１４４と、第５の絶縁膜１４５とを有する絶縁膜積層体１０２ｄが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さで、ｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０４は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【０１０５】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０４において、第１の絶縁膜１４１、第５の絶縁膜１４５およびゲート電極１０３は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３と同様の構成であるため、説明を省略する。
【０１０６】
第２の絶縁膜１４２は、第１の絶縁膜１４１上に形成された窒化珪素膜（ＳｉＮ膜）である。この第２の絶縁膜１４２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有している。第２の絶縁膜１４２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【０１０７】
第３の絶縁膜１４３は、第２の絶縁膜１４２上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第３の絶縁膜１４３は、膜全体の平均として例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１４３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【０１０８】
第３の絶縁膜１４３は、シリコン基板１０１からゲート電極１０３へ向かう膜の厚み方向に、酸素の組成比率を変化させている。すなわち、第３の絶縁膜１４３は、第２の絶縁膜１４２との界面付近では、膜中の窒素に対する酸素の組成比が小さく、膜中央部で一旦大きな酸素組成比になり、第４の絶縁膜１４４との界面付近で再び小さな酸素組成比に変化するプロファイルを有している。このような膜中の酸素濃度の制御は、例えば窒化珪素膜をプラズマ酸化処理する途中で、酸素ガスの組成や圧力などの条件を変化させることにより可能となる。
【０１０９】
第４の絶縁膜１４４は、第３の絶縁膜１４３上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１４４は、第２の絶縁膜１４２と同様のエネルギーバンドギャップおよび膜厚を有している。
【０１１０】
上記第２の絶縁膜１４２、第３の絶縁膜１４３および第４の絶縁膜１４４の材料としては、窒化珪素や窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。金属酸化物としては、第１の実施形態と同様のものを用いることができる。
【０１１１】
また、第１の絶縁膜１４１〜第５の絶縁膜１４５の成膜方法は、第１の実施の形態と同様に、熱酸化法やＣＶＤ法、原子拡散による酸化処理や窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１４２、第３の絶縁膜１４３および第４の絶縁膜１４４を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【０１１２】
図９に示したように、ＭＯＳ型半導体メモリ装置６０４は、第１の絶縁膜１４１および第５の絶縁膜１４５のバンドギャップ１４１ａおよび１４５ａが、これらの間に介在する中間積層体である第２の絶縁膜１４２、第３の絶縁膜１４３および第４の絶縁膜１４４のバンドギャップ１４２ａ，１４３ａおよび１４４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１４１および第５の絶縁膜１４５と、中間の大きさのバンドギャップ１４３ａを持つ第３の絶縁膜１４３との間には、最も小さなバンドギャップを持つ第２の絶縁膜１４２、第４の絶縁膜１４４を介在させている。さらに、第３の絶縁膜１４３は、膜の厚さ方向にバンドギャップの大きさが、第２の絶縁膜１４２との界面付近で小さく、膜中央部で一旦大きくなり、第４の絶縁膜１４４との界面付近で再び小さくなるように変化するプロファイルを有している。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１４１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｄに電荷を注入するために必要な書き込み電圧を小さくすることができる。本実施の形態において、第１〜第５の絶縁膜１４１〜１４５のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【０１１３】
本実施の形態において、書き込み速度を速くするためには、第２の絶縁膜１４２および第４の絶縁膜１４４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１４３の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１４２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持時には、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１４２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持時と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１４２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【０１１４】
また、絶縁膜積層体１０２ｄでは、第３の絶縁膜１４３と小さなバンドギャップを持つ第２の絶縁膜１４２および第４の絶縁膜１４４との界面付近に主に電荷が蓄積されやすい。特に、本実施の形態では、第３の絶縁膜１４３の膜中で膜厚方向に窒素原子に対する酸素原子の組成比を変化させたことにより、膜中に多くの格子ギャップが存在することになり、多くのダングリングボンドが存在する。その結果、第３の絶縁膜１４３中には、電荷を捕獲するためのトラップ（電荷捕獲中心）が多く形成されるので、電荷蓄積能力を大きくすることができる。
【０１１５】
また、一旦第３の絶縁膜１４３の界面付近を中心とする領域に電荷が保持された状態では、第２の絶縁膜１４２および第４の絶縁膜１４４の存在によって、エネルギー障壁が大きくなり、第１の絶縁膜１４１または第５の絶縁膜１４５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１４１や第５の絶縁膜１４５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｃに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１１６】
従って、ＭＯＳ型半導体メモリ装置６０４は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた半導体メモリ装置である。
【０１１７】
なお、本実施の形態にかかるＭＯＳ型半導体メモリ装置６０４の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。また、ＭＯＳ型半導体メモリ装置６０４は、第１の実施の形態において説明した手順に準じて製造できる。
【０１１８】
［第５の実施の形態］
図１０は、本発明の第５の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図１１は、図１０のＭＯＳ型半導体メモリ装置６０５のエネルギーバンド図である。
【０１１９】
本実施の形態のＭＯＳ型半導体メモリ装置６０５は、図１０に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｅと、この絶縁膜積層体１０２ｅの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、絶縁膜積層体１０２ｅが設けられており、この絶縁膜積層体１０２ｅは、第１の絶縁膜１５１と、第２の絶縁膜１５２と、第３の絶縁膜１５３と、第４の絶縁膜１５４と、第５の絶縁膜１５５と、スペーサー絶縁膜１５６と、を有する。絶縁膜積層体１０２ｅにおいては、第２の絶縁膜１５２、第３の絶縁膜１５３および第４の絶縁膜１５４の３層の積層体が一単位となり、スペーサー絶縁膜１５６を介して繰り返し３単位が積層されている。
【０１２０】
また、シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さで、ｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【０１２１】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０５において、第１の絶縁膜１５１、第５の絶縁膜１５５およびゲート電極１０３は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３と同様の構成であるため、説明を省略する。
【０１２２】
第２の絶縁膜１５２は、第１の絶縁膜１５１上に形成された窒化珪素膜（ＳｉＮ膜）である。この第２の絶縁膜１５２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有している。第２の絶縁膜１５２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【０１２３】
第３の絶縁膜１５３は、第２の絶縁膜１５２上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第３の絶縁膜１５３は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１５３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【０１２４】
第４の絶縁膜１５４は、第３の絶縁膜１５３上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１５４は、第２の絶縁膜１５２と同様のエネルギーバンドギャップおよび膜厚を有している。
【０１２５】
スペーサー絶縁膜１５６は、第４の絶縁膜１５４上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。本実施の形態において、スペーサー絶縁膜１５６としては、第３の絶縁膜１５３と同様の膜を用いることができる。すなわち、スペーサー絶縁膜１５６は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。また、スペーサー絶縁膜１５６の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【０１２６】
上記第２の絶縁膜１５２、第３の絶縁膜１５３、第４の絶縁膜１５４およびスペーサー絶縁膜１５６の材料としては、窒化珪素膜や窒化酸化珪素膜に限らず、金属酸化物などの絶縁材料を用いることができる。金属酸化物としては、第１の実施形態と同様のものを用いることができる。
【０１２７】
また、第１の絶縁膜１５１〜第５の絶縁膜１５５およびスペーサー絶縁膜１５６の成膜方法は、第１の実施の形態と同様に、熱酸化法やＣＶＤ法、原子拡散による酸化処理や窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１５２、第３の絶縁膜１５３および第４の絶縁膜１５４を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【０１２８】
また、図１１に示したように、ＭＯＳ型半導体メモリ装置６０５は、第１の絶縁膜１５１および第５の絶縁膜１５５のバンドギャップ１５１ａおよび１５５ａが、これらの間に介在する中間積層体である第２の絶縁膜１５２、第３の絶縁膜１５３、第４の絶縁膜１５４およびスペーサー絶縁膜１５６のバンドギャップ１５２ａ，１５３ａ，１５４ａおよび１５６ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１５１および第５の絶縁膜１５５に接する位置には、最もバンドギャップの小さな第２の絶縁膜１５２および第４の絶縁膜１５４を介在させている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１５１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｅに電荷を注入するために必要な書き込み電圧を小さくすることができる。本実施の形態において、第１〜第５の絶縁膜１５１〜１５５およびスペーサー絶縁膜１５６のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【０１２９】
本実施の形態において、書き込み速度を速くするためには、第２の絶縁膜１５２および第４の絶縁膜１５４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１５３の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１５２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１５２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１５２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【０１３０】
絶縁膜積層体１０２ｅでは、第３の絶縁膜１５３と、小さなバンドギャップを持つ第２の絶縁膜１５２および第４の絶縁膜１５４との界面付近に、主に電荷が蓄積されやすい。また、一旦第３の絶縁膜１５３の界面付近を中心とする領域に電荷が保持された状態では、第２の絶縁膜１５２および第４の絶縁膜１５４の存在によって、エネルギー障壁が大きくなり、第１の絶縁膜１５１または第５の絶縁膜１５５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１５１や第５の絶縁膜１５５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｅに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１３１】
従って、ＭＯＳ型半導体メモリ装置６０５は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた半導体メモリ装置である。
【０１３２】
なお、本実施の形態では、第２の絶縁膜１５２、第３の絶縁膜１５３および第４の絶縁膜１５４の積層体を１単位として３単位を繰り返し積層したが、繰り返し回数は２単位または４単位以上でもよい。また、本実施の形態では、第２の絶縁膜１５２、第３の絶縁膜１５３および第４の絶縁膜１５４の積層体を、スペーサー絶縁膜１５６を介して繰り返し積層したが、スペーサー絶縁膜１５６を設けなくてもよい。
【０１３３】
また、本実施の形態においても、第３の絶縁膜１５３中のシリコンに対する窒素の組成比または窒素に対する酸素の組成比を膜厚方向に変化させて、第３の絶縁膜１５３を、第３の実施の形態または第４の実施の形態に示したバンドギャップ構造と同様に構成することが可能である。
【０１３４】
さらに、図１０に示すＭＯＳ型半導体メモリ装置６０５において、第２の絶縁膜１５２を窒化酸化珪素膜（ＳｉＯＮ膜）、第３の絶縁膜１５３を窒化珪素膜（ＳｉＮ膜）、第４の絶縁膜１５４を窒化酸化珪素膜（ＳｉＯＮ膜）、スペーサー絶縁膜１５６を窒化珪素膜（ＳｉＮ膜）としてもよい。この場合のエネルギーバンド構造の一例を図１２に示した。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１５１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｅに電荷を注入するために必要な書き込み電圧を小さくすることができる。また、第３の絶縁膜１５３を中心とする領域に、主に電荷が蓄積されやすくなり、第１の絶縁膜１５１や第５の絶縁膜１５５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｅに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１３５】
本実施の形態にかかるＭＯＳ型半導体メモリ装置６０４の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。また、ＭＯＳ型半導体メモリ装置６０４は、第１の実施の形態において説明した手順に準じて製造できる。
【０１３６】
［第６の実施の形態］
図１３は、本発明の第６の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。本実施の形態のＭＯＳ型半導体メモリ装置６０６は、図１３に示したように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に形成された絶縁膜１６１と、この絶縁膜１６１上に形成された第１のゲート電極１６２と、この第１のゲート電極１６２上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｆと、この絶縁膜積層体１０２ｆの上に形成された第２のゲート電極１６３と、を有している。シリコン基板１０１には、ゲート電極１６３の両側に位置するように、表面から所定の深さで、ｎ型拡散層である第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０１は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【０１３７】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０６において、絶縁膜１６１は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１と同様の構成であり、また、ＭＯＳ型半導体メモリ装置６０６における第１のゲート電極１６２および第２のゲート電極１６３は、第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１のゲート電極１０３と同様の構成であるため説明を省略する。
【０１３８】
また、第１のゲート電極１６２と第２のゲート電極１６３との間の絶縁膜積層体１０２ｆとしては、上記第１〜第５の実施の形態のいずれかに記載した絶縁膜積層体１０２ａ〜１０２ｅと同様の構造のものを用いることができる。なお、図１３では絶縁膜積層体１０２ｆを構成する個々の絶縁膜は図示を省略した。
【０１３９】
上記第１〜第５の実施の形態に係るＭＯＳ型半導体メモリ装置６０１〜６０５（図１、図４、図６、図８および図１０）では、半導体層としてのシリコン基板１０１とゲート電極１０３との間で電荷を移動させたのに対し、本実施の形態に係るＭＯＳ型半導体メモリ装置６０６では、絶縁膜１６１上に形成された第１のゲート電極１６２と第２のゲート電極１６３との間で電荷を移動させることによりデータの書換えを行うことができる。
【０１４０】
以上のような構造のＭＯＳ型半導体メモリ装置６０６の動作例について説明する。まず、データ書き込み時には、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を０Ｖに保持し、第１のゲート電極１６２は浮遊として、第２のゲート電極１６３に所定の正の電圧を印加する。このとき、チャネル形成領域１０６に電子が蓄積されて反転層が形成され、その反転層内の電荷の一部がトンネル現象により絶縁膜１６１および第１のゲート電極１６２を介して絶縁膜積層体１０２ｆに移動する。もしくは、データ書き込み時に、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４、第２のソース・ドレイン１０５および第１のゲート電極１６２を０Ｖに保持し、第２のゲート電極１６３に所定の正の電圧を印加することで、第１のゲート電極１６２から電荷の一部を絶縁膜積層体１０２ｆに移動させてもよい。
そして、絶縁膜積層体１０２ｆに移動した電子は、その内部に形成された電荷捕獲中心に捕獲され、データの蓄積が行われる。この際、従来のデバイスでは、厚い絶縁膜を介して電荷を注入する必要があったために、書き込み電圧が大きいとか、書き込み速度が遅い等の問題が生じていた（図１４（a）を参照）。これに対して、本発明によれば、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜（例えば、第２の絶縁膜１１２，１２２，１３２，１４２，１５２）の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することにより、薄い絶縁膜を介して電荷を注入することが可能となる（図１４（ｄ）を参照）。そのため、本発明によるデバイスでは、書き込み電圧を小さくでき、書き込み速度を高速にすることが可能となる。
【０１４１】
データ読み出し時には、シリコン基板１０１の電位を基準として第１のソース・ドレイン１０４または第２のソース・ドレイン１０５のいずれか一方に０Ｖの電圧を印加し、もう一方に所定の電圧を印加する。さらに、第２のゲート電極１６３にも所定の電圧を印加する。第１のゲート電極１６２は浮遊とする。このように電圧を印加することにより、絶縁膜積層体１０２ｆ内に蓄積された電荷の有無や、蓄積された電荷の量に応じ、チャネルの電流量やドレイン電圧が変化する。従って、このチャンネル電流またはドレイン電圧の変化を検出することによって、データを外部に読み出すことができる。この際、従来のデバイスでは、厚い絶縁膜を介して電荷の有無やその量の情報を読み出すために、読み出し電圧が大きいとか、読み出し速度が遅い等の問題が生じていた（図１４（ｃ）を参照）。これに対して、本発明によれば、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜（例えば、第２の絶縁膜１１２，１２２，１３２，１４２，１５２）の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することにより、厚い絶縁膜を介しているものの、実効平均バリヤ障壁を小さくすることが可能となる（図１４（ｆ）を参照）。そのため、本発明によるデバイスでは、読み出し電圧を小さくでき、読み出し速度を高速にすることが可能となる。
【０１４２】
データの消去時には、シリコン基板１の電位を基準とし、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５の両方に０Ｖの電圧を印加し、第１のゲート電極１６２は浮遊として、第２のゲート電極１６３に所定の大きさの負の電圧を印加する。このような電圧の印加によって、絶縁膜積層体１０２ｆ内に保持されていた電子は絶縁膜１６１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜かれる。これにより、ＭＯＳ型半導体メモリ装置６０６は、絶縁膜積層体１０２ｆ内の電子蓄積量が低い消去状態に戻る。もしくは、データ消去時に、シリコン基板１
０１の電位を基準として、第１のソース・ドレイン１０４、第２のソース・ドレイン１０５および第１のゲート電極１６２を０Ｖに保持し、第２のゲート電極１６３に所定の負の電圧を印加することで、絶縁膜積層体１０２ｆ内に保持されていた電子を、絶縁膜１６１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜いてもよい。
この際、従来のデバイスでは、厚い絶縁膜を介して電荷を放出する必要があったために、消去電圧が大きいとか、消去速度が遅い等の問題が生じていた（図１４（ｂ）を参照）。これに対して、本発明によれば、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜（例えば、第２の絶縁膜１１２，１２２，１３２，１４２，１５２）の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定するために、薄い絶縁膜を介して電荷を放出することが可能となる（図１４（e）を参照）。そのため、本発明によるデバイスでは、消去電圧を小さくでき、消去速度を高速にすることが可能となる。
【０１４３】
ＭＯＳ型半導体メモリ装置６０６における情報の書き込み、読み出し、消去の方法は限定されるものではなく、上記とは異なる方式で書き込み、読み出しおよび消去を行ってもよい。また、第１のソース・ドレイン１０４と第２のソース・ドレイン１０５を固定せず、交互にソースまたはドレインとなるように機能させて１メモリセルで２ビット以上の情報の書き込み・読み出しを行えるようにすることで大容量化することもできる。
【０１４４】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０６は、第１〜第５の実施の形態に係るＭＯＳ型半導体メモリ装置６０１〜６０５と同様に、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。なお、本実施の形態にかかるＭＯＳ型半導体メモリ装置６０６は、第１の実施の形態において説明した手順に準じて製造できる。
【０１４５】
以上、第１〜第６の実施の形態に関して述べたように、本発明は、絶縁膜中に存在する電荷によってメモリセルのしきい値が変化する範囲において種々変形して用いることができる。例えば、ＦＮトンネル現象、ホットエレクトロン注入現象、ホットホール注入現象、光電効果等々の物理現象を用いて情報の書き込み、読み出し、消去を行うことができる。
【０１４６】
次に、再び図１４を参照しながら上記実施の形態に係るＭＯＳ型半導体メモリ装置の作用について説明する。図１４（ａ）〜（ｃ）は、従来のＭＯＳ型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。また、同図（ｄ）〜（ｆ）は、本発明のＭＯＳ型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。なお、第１〜第６の実施の形態に係るＭＯＳ型半導体メモリ装置では、電荷は第１の絶縁膜から第５の絶縁膜の間に、ある分布で保持されることになるが、主として第３の絶縁膜内またはその界面付近を中心とする領域が電荷蓄積の中心を担う部分であることから、説明の便宜上、この部分を図１４では「電荷蓄積領域」と表現している。
【０１４７】
シリコン基板と電荷蓄積領域との間で電子が移動する確率は、エネルギー障壁ＥＢの大きさ（つまり、エネルギー障壁ＥＢの高さＨと幅Ｔ）に反比例する。第１の絶縁膜のバンドギャップを大きくすると、エネルギー障壁ＥＢの高さＨが高くなることから、シリコン基板側と電荷蓄積層側との間の電子の移動が制限される。また、第１の絶縁膜の膜厚を厚くした場合には、幅Ｔが大きくなることから、エネルギー障壁ＥＢも大きくなる。このように、第１の絶縁膜の膜厚を増加させることは、電荷蓄積領域側に保持された電子が第１の絶縁膜を介してシリコン基板側へ抜け出ることを防止する上で効果的な方法である。従って、ＭＯＳ型半導体メモリ装置において、電荷保持能力を向上させるためには、第１の絶縁膜のバンドギャップを大きく、かつ膜厚を厚くして、図１４（ｃ）に示したように、第１の絶縁膜によるエネルギー障壁ＥＢの高さＨと幅Ｔを大きくすればよい。
【０１４８】
しかし、第１の絶縁膜の膜厚を増加させると、例えば書き込み時にトンネル効果によるシリコン基板から電荷蓄積領域への電子の注入も起こりにくくなってしまい、図１４（ａ）に示したように、書き込み時に大きな書き込み電圧を印加しなければならなくなる。また、消去時にも同図（ｂ）に示したように大きな消去用電圧が必要になる。書き込み電圧と消去用電圧を下げるためには、第１の絶縁膜のバンドギャップを小さく、かつ膜厚を薄くすればよいが、そうするとエネルギー障壁ＥＢも小さくなるため、データ保持特性が低下してしまう。
【０１４９】
本発明では、上記第１〜第６の実施の形態に例示したように、大きなバンドギャップを有する第１の絶縁膜および第５の絶縁膜に隣接して、これらに比べて小さなバンドギャップを有する第２および第４の絶縁膜を設けた。このようなエネルギーバンド構造を採用することにより、図１４（ｄ）に示したように、書き込み時に、シリコン基板側から電子がバンドギャップの大きな第１の絶縁膜を通過して電荷蓄積領域へ移動する際には、エネルギー障壁ＥＢの幅は第１の絶縁膜相当のＴ１でよく、低い書き込み電圧でも電子の移動がスムーズに行われる。消去時も、図１４（ｅ）に示したように、電荷蓄積領域側からシリコン基板側へ電子が通過する際のエネルギー障壁ＥＢの幅はＴ１でよく、低い消去用電圧でも電子の移動がスムーズに行われる。なお、図示は省略するが、電荷蓄積領域から第５の絶縁膜を介してゲート電極１０３側へ電子を抜き出す場合も同様である。一方で、図１４（ｆ）に示したように、電荷蓄積領域に電子を保持した状態では、第１の絶縁膜（第５の絶縁膜）だけでなく、第２の絶縁膜（第４の絶縁膜）も含めてエネルギー障壁ＥＢとなることから幅Ｔは大きくなり、第１の絶縁膜（第５の絶縁膜）の膜厚を厚くしなくても、電荷蓄積領域から電荷が抜け出ることが防止され、優れた電荷保持特性が得られるのである。
【０１５０】
また、上記第１〜第６の実施の形態においては、絶縁膜の材質を変えることによりバンドギャップの大きさを制御した。しかし、絶縁膜の材質を変えることなく、プラズマ処理装置１００におけるプラズマＣＶＤの条件を変化させることによって、バンドギャップの大きさが異なる絶縁膜を順次積層形成することも可能である。すなわち、プラズマ処理装置１００においては、窒化珪素膜を成膜する際のプラズマＣＶＤ処理の条件、特に圧力条件を選定することにより、形成される窒化珪素膜のバンドギャップを所望の大きさにコントロールすることができる。このことを実験データに基づいて説明する。図１５および図１６は、プラズマ処理装置１００によりプラズマＣＶＤを実施し、単膜の窒化珪素膜を形成した場合の窒化珪素膜のバンドギャップと処理圧力との関係を示している。図１５は、窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用した場合の結果であり、図１６は、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用した場合の結果である。プラズマＣＶＤ条件は以下のとおりである。
【０１５１】
［共通条件］
処理温度（載置台）：４００℃
マイクロ波パワー：２ｋＷ（パワー密度１．０２Ｗ／ｃｍ２；透過板の面積あたり）
【０１５２】
［ＮＨ３／Ｓｉ２Ｈ６系］
処理圧力；１３．３Ｐａ（１００ｍＴｏｒｒ）〜１３３．３Ｐａ（１０００ｍＴｏｒｒ）
Ａｒガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
ＮＨ３ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；４または８ｍＬ／ｍｉｎ（ｓｃｃｍ）
【０１５３】
［Ｎ２／Ｓｉ２Ｈ６系］
処理圧力；２．７Ｐａ（２０ｍＴｏｒｒ）〜６６．７Ｐａ（５００ｍＴｏｒｒ）
Ａｒガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；２、４または８ｍＬ／ｍｉｎ（ｓｃｃｍ）
【０１５４】
なお、窒化珪素膜のバンドギャップは、薄膜特性測定装置ｎ＆ｋ Ａｎａｌｙｚｅｒ（商品名；ｎ＆ｋテクノロジー社製）を用いて計測した。
【０１５５】
図１５に示したように、ＮＨ３／Ｓｉ２Ｈ６系の成膜原料ガスを使用したプラズマＣＶＤでは、処理圧力を１３．３Ｐａ〜１３３．３Ｐａの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギャップが約５．１ｅＶから５．８ｅＶの範囲内で変化した。つまり、Ｓｉ２Ｈ６流量を一定にして処理圧力のみを変化させることによって、容易に所望のバンドギャップを有する窒化珪素膜を形成することができる。この場合、処理圧力を主として制御し、必要に応じてＳｉ２Ｈ６流量を従として制御することも出来る。例えば、Ｓｉ２Ｈ６流量は、３ｍＬ／ｍｉｎ（ｓｃｃｍ）以上４０ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましく、３ｍＬ／ｍｉｎ（ｓｃｃｍ）以上２０ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内がより好ましい。ＮＨ３流量は、５０ｍＬ／ｍｉｎ（ｓｃｃｍ）以上１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましく、５０ｍＬ／ｍｉｎ（ｓｃｃｍ）以上５００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内がより好ましい。さらに、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６／ＮＨ３）は、０．０１５以上０．２以下の範囲内が好ましく、０．０１５以上０．１以下の範囲内がより好ましい。
【０１５６】
また、図１６に示したように、Ｎ２／Ｓｉ２Ｈ６系の成膜原料ガスを使用したプラズマＣＶＤでは、処理圧力を２．７Ｐａ〜６６．７Ｐａの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギャップが約４．９ｅＶ以上５．８ｅＶ以下の範囲内で変化した。また、処理圧力が２．７Ｐａまたは６６．７Ｐａでは、Ｓｉ２Ｈ６ガスの流量を変化させることによっても、バンドギャップの大きさを変化させることができた。この場合、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６／Ｎ２）は、０．０１以上０．２以下の範囲内が好ましく、０．０１以上０．１以下の範囲内がより好ましい。
【０１５７】
以上のように、処理圧力と原料ガスの流量比を制御することにより、４．９ｅＶ以上のバンドギャップを有する窒化珪素膜を形成することが出来る。
【０１５８】
なお、比較のため、同様に処理圧力を変化させてＬＰＣＶＤにより窒化珪素膜を形成したが、バンドギャップは４．９ｅＶ〜５ｅＶと０．１ｅＶの範囲内の変化にとどまり、ＬＰＣＶＤではバンドギャップの制御は困難であった。
【０１５９】
以上のように、プラズマ処理装置１００を用いるプラズマＣＶＤ処理において、成膜されるバンドギャップの大きさを決定する主な要因は処理圧力である。従って、プラズマ処理装置１００を用いて、他の条件は一定にし、処理圧力のみを変化させることにより、相対的にバンドギャップの大きな窒化珪素膜と、小さな窒化珪素膜を容易に形成できることが確認された。
【０１６０】
［バンドギャップの大きな膜を形成する場合］
成膜する窒化珪素膜のバンドギャップを大きくする（例えば、バンドギャップを５ｅＶ〜７ｅＶの範囲内にする）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。
【０１６１】
窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮＨ３ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６ガス流量／ＮＨ３ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１５〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、ＮＨ３ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、上記流量比率になるように設定することができる。
【０１６２】
また、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮ２ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．０１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６ガス流量／Ｎ２ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｎ２ガスの流量は５０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１５００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜５ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
【０１６３】
［バンドギャップの小さな膜を形成する場合］
成膜する窒化珪素膜中のバンドギャップを小さくする（例えば、バンドギャップを２．５〜５ｅＶ未満の範囲内にする）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。
【０１６４】
窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮＨ３ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．００１〜１０％の範囲内、好ましくは０．０１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６ガス流量／ＮＨ３ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１５〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、ＮＨ３ガスの流量は２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜８００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．５〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
【０１６５】
また、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮ２ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６ガス流量／Ｎ２ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｎ２ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．５〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
【０１６６】
また、上記いずれの場合も、プラズマＣＶＤ処理の処理温度は、載置台２の温度を３００℃以上、好ましくは４００〜６００℃に設定することが好ましい。
【０１６７】
上記バンドギャップを大きくする場合の条件と、バンドギャップを小さくする場合の条件と、で交互にプラズマＣＶＤ処理を行なうことにより、バンドギャップが異なる窒化珪素膜を交互に堆積させることができる。特に、処理圧力のみによってバンドギャップの大小を容易に制御できることから、異なるバンドギャップを有する窒化珪素膜の積層体を形成する場合に連続的な成膜が可能になり、プロセス効率を向上させる上で極めて有利である。
【０１６８】
また、処理圧力の調節のみによって窒化珪素膜のバンドギャップが容易に調整可能になることから、様々なバンドギャップ構造の絶縁膜積層体を簡単に製造できる。そのため、優れたデータ保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を製造するためのプロセスに好ましく適用できるものである。
【０１６９】
次に、本発明の第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の絶縁膜積層体１０２ｂを形成する場合を例に挙げて、プラズマＣＶＤ処理について説明する。
【０１７０】
次に、ＭＯＳ型半導体メモリ装置６０１（図１参照）の絶縁膜積層体１０２ａを製造する場合を例に挙げ、圧力条件を変化させて行われるＭＯＳ型半導体メモリ装置の製造方法について説明を行う。ここでは代表的な手順の一例を挙げて説明する。なお、第１の絶縁膜１１１および第５の絶縁膜１１５の形成は、第１の実施の形態で説明したとおりであるのでここでは説明を省略する。
【０１７１】
第１の絶縁膜１１１の上に、プラズマ処理装置１００を用いプラズマＣＶＤ法によって第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４を順次形成する。第２の絶縁膜１１２を形成する場合は、第１の絶縁膜１１１に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第３の絶縁膜１１３を形成するときは、第２の絶縁膜１１２に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第４の絶縁膜１１４を形成する場合は、第３の絶縁膜１１３に比べてバンドギャップが大きくなる条件でプラズマＣＶＤを行う。図１に示した例では、第２の絶縁膜１１２と第４の絶縁膜１１４のバンドギャップの大きさが同じになるように、同じプラズマＣＶＤ条件で絶縁膜の成膜を行う。ただし、第２の絶縁膜１１２および第４の絶縁膜１１４のバンドギャップ１１２ａ，１１４ａは異なっていてもよい。各膜のバンドギャップの大きさは、前記のとおり、シラン系ガスの流量を一定にしてプラズマＣＶＤ処理の圧力条件のみを変化させることにより容易に制御できる。
【０１７２】
以上のような圧力制御による絶縁膜積層体の連続的な形成は、例えば、第２の実施の形態〜第６の実施の形態のＭＯＳ型半導体メモリ装置の製造にも同様に適用可能である。
【０１７３】
また、プラズマ処理装置１００を用いてプラズマＣＶＤを行う際に、１層の絶縁膜を形成する途中で、プラズマＣＶＤの処理圧力を徐々に変化させることも可能である。例えば、第１の実施の形態に係る図１のＭＯＳ型半導体メモリ装置６０１を製造する過程で、第３の絶縁膜１１３を形成する際に、例えば図１５に示したようにシラン系ガスの流量を一定にして処理圧力を少しずつ段階的に上昇または下降させたり、あるいは、例えば図１６に示したように、処理圧力を一定にしてシラン系ガスの流量を徐々に増減させたりすることにより、例えば図１７に示したようなエネルギーバンド構造を持つＭＯＳ型半導体メモリ装置を形成することができる。この場合、各処理圧力段階あるいは各ガス流量段階で成膜される窒化珪素膜の膜厚が同じになるようにすることが好ましい。図１７では、第３の絶縁膜１１３を形成する過程で、バンドギャップ１１３ａが少しずつ大きくなるように、処理圧力を変化させた例を示している。なお、図１７とは逆に、第３の絶縁膜１１３を形成する過程で、バンドギャップ１１３ａが少しずつ小さくなるようにすることも可能である。
【０１７４】
［メモリセルアレイの構成例］
次に、図１８〜図２７を参照して、本発明のＭＯＳ型半導体メモリ装置を適用可能な不揮発性メモリ（フラッシュメモリ）のメモリセルアレイの構成について説明する。上記第１〜第６の実施の形態に記載されたＭＯＳ型半導体メモリ装置を行列状に配置することにより、メモリセルアレイを形成することができる。メモリセルアレイの構造は特に限定されるものではなく、例えばＮＯＲ型、ＮＡＮＤ型などを適宜採用することができる。
【０１７５】
図１８は、本発明の実施の形態に係るＭＯＳ型半導体メモリ装置を有するメモリセルを直列に接続したＮＡＮＤ型のメモリセルアレイ７０１の構成例を示している。図１９は、図１８におけるＡ−Ａ線矢視の断面図である。また、図２０は、図１８に示したメモリセルアレイ７０１の等価回路図である。
【０１７６】
本実施の形態では、図１８に示したように、各ビット線ＢＬ１，ＢＬ２…に４個のメモリセル２１１〜２１４が直列に、かつ隣接するメモリセルがソース拡散層およびドレイン拡散層を共有する形で接続されている。このように直列に接続されたメモリセルがさらに多数配列されてＮＡＮＤ型のメモリセルアレイ７０１が構成される。
【０１７７】
図１９に断面構造を示したように、ｎ型シリコン基板２０１には、ｐウェル２０２が形成され、このｐウェル２０２上にメモリセル２１１〜２１４が直列に配列されている。配列された４個のメモリセル２１１〜２１４の一方の端には選択ゲート電極２２１が設けられ、他方の端には、選択ゲート電極２２２が設けられている。ｐウェル２０２に設けられたｎ型拡散層２５０は、各メモリセル２１１〜２１４のソース、ドレインとなる。なお、各メモリセル２１１〜２１４は、ｐ型シリコン基板やｐ型シリコン層に形成されていてもよい。
【０１７８】
各メモリセル２１１〜２１４は、ｐウェル２０２上に形成された第１の絶縁膜２３１と、第１の絶縁膜２３１上に形成された第２の絶縁膜２３２と、第２の絶縁膜２３２上に形成された第３の絶縁膜２３３と、第３の絶縁膜２３３上に形成された第４の絶縁膜２３４と、第４の絶縁膜２３４上に形成された第５の絶縁膜２３５と、第５の絶縁膜２３５の上に形成されたゲート電極２４０を有している。
【０１７９】
各メモリセル２１１〜２１４は、例えばＣＶＤ法等の方法で堆積させた絶縁膜２６０により覆われ、その上にビット線（ＢＬ１，ＢＬ２…）となるＡｌ等の金属製の配線２７０が設けられている。配線２７０は、コンタクト部２７１でｎ型拡散層２５０に接続されている。
【０１８０】
メモリセルアレイ７０１の一端のドレイン側は、選択ゲート２２１を介してビット線ＢＬ１，ＢＬ２…に接続され、他端のソース側は選択ゲート２２２を介して共通ソース線（接地線）２８０に接続されている。各メモリセルのゲート電極２４０は、ビット線ＢＬ１，ＢＬ２…と交差する方向に配設されてワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）を構成している。
【０１８１】
なお、図１９では、第１〜第５の絶縁膜２３１〜２３５とゲート電極２４０とを有する積層構造を示したが、各メモリセル２１１〜２１４の構成は、上記第１〜第６の実施の形態におけるＭＯＳ型半導体メモリ装置６０１〜６０６と同様にすることができる。すなわち、例えば本実施の形態における第１〜第５の絶縁膜２３１〜２３５を、第１〜第４の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０４における絶縁膜積層体１０２ａ〜１０２ｄと同様に構成にしてもよいし、あるいは、第５の実施の形態のＭＯＳ型半導体メモリ装置６０５における絶縁膜積層体１０２ｅのように、さらに多くの絶縁膜を有する構成としてもよい。また、本実施の形態においても、第６の実施の形態のＭＯＳ型半導体装置６０６のように、上下にゲート電極を有する構成を採用してもよい。
【０１８２】
また、本実施の形態では、４個のメモリセルを１つの単位として多数の単位からメモリセルアレイ７０１を構成した。しかし、より多くの数のメモリセルを１単位としてメモリセルアレイ７０１を形成することもできる。
【０１８３】
図２１〜図２３は、本発明の実施の形態に係るＭＯＳ型半導体メモリ装置を並列に接続したＮＯＲ型のメモリセルアレイの構成例を示している。図２１は、ＮＯＲ型のメモリセルアレイ７０２の平面図であり、図２２は、図２１におけるＢ−Ｂ線矢視の断面図を示す。また、図２３は、図２１のメモリセルアレイ７０２の等価回路図である。
【０１８４】
本実施の形態では、ビット線ＢＬ１，ＢＬ２…に並列に接続されたメモリセル３１１，３１２…，３２１，３２２…が多数マトリックス状に配列されてＮＯＲ型のメモリセルアレイ７０２が構成される。
【０１８５】
図２２に断面構造を示したように、ｎ型シリコン基板３０１にｐウェル３０２が形成され、このｐウェル３０２上にメモリセル３１１，３１２…，３２１，３２２…が形成されている。各メモリセルは、ｐウェル３０２上に形成された第１の絶縁膜３３１と、第１の絶縁膜３３１上に形成された第２の絶縁膜３３２と、第２の絶縁膜３３２上に形成された第３の絶縁膜３３３と、第３の絶縁膜３３３上に形成された第４の絶縁膜３３４と、第４の絶縁膜３３４上に形成された第５の絶縁膜３３５と、第５の絶縁膜３３５の上に形成されたゲート電極３４０を有している。ｐウェル３０２に設けられたｎ型拡散層３５０は、各メモリセルのソース、ドレインとなる。なお、各メモリセルは、ｐ型シリコン基板やｐ型シリコン層に形成されていてもよい。
【０１８６】
各メモリセルは、例えばＣＶＤ法等の方法で堆積させた絶縁膜３６０により覆われ、その上にＡｌ等の金属製の配線３７０が設けられている。配線３７０は、コンタクト部３７１でｎ型拡散層３５０に接続されている。各メモリセル３１１，３１２…，３２１，３２２…のゲート電極３４０は、ビット線ＢＬ１，ＢＬ２…と交差する方向に配設されたワード線ＷＬ１，ＷＬ２…と接続している。
【０１８７】
なお、図２２では、第１〜第５の絶縁膜３３１〜３３５とゲート電極３４０との積層構造を有するＭＯＳ型メモリ構造を示したが、各メモリセル３１１，３１２…，３２１，３２２…の構成は、上記第１〜第６の実施の形態におけるＭＯＳ型半導体メモリ装置６０１〜６０６と同様にすることができる。すなわち、例えば本実施の形態における第１〜第５の絶縁膜３３１〜３３５を、第１〜第４の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０４における絶縁膜積層体１０２ａ〜１０２ｄと同様に構成してもよいし、あるいは、第５の実施の形態のＭＯＳ型半導体メモリ装置６０５における絶縁膜積層体１０２ｅのように、さらに多くの絶縁膜を有する構成としてもよい。また、本実施の形態においても、第６の実施の形態のＭＯＳ型半導体装置６０６のように、上下にゲート電極を有する構成を採用してもよい。
【０１８８】
［縦型メモリセルの構成例］
本発明のＭＯＳ型半導体メモリ装置を用いて、縦型構造の半導体メモリセルを構成することもできる。図２４は縦型メモリセルの平面図であり、図２５は、図２４におけるＣ-Ｃ線矢視の断面図である。なお、図２４には、４つの縦型メモリセル４００を示している。
【０１８９】
本実施の形態では、第１の導電型（例えばｐ型）のシリコン基板４０１を用いる。シリコン基板４０１には、格子状の溝４０２により分離された複数のシリコン柱４０３が配列されている。各縦型メモリセル４００は、各シリコン柱４０３を中心に形成されている。すなわち、ｐ型シリコン柱４０３の周囲を取り囲むように、第１の絶縁膜４１１を介して、第２の絶縁膜４１２、第３の絶縁膜４１３、第４の絶縁膜４１４および第５の絶縁膜４１５がこの順に形成され、さらにその外側にゲート電極４２０が形成されている。そして、各縦型メモリセル４００を覆うように、溝４０２には所定の厚みで絶縁膜４０４が形成されている。なお、シリコン柱４０３は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。
【０１９０】
また、各ｐ型シリコン柱４０３の上部には、第２の導電型としてｎ型拡散層のドレイン４３１が形成されている。また、ｐ型シリコン柱４０３の下方には、ｎ型拡散層のソース４３２が形成されている。このように、縦型メモリセル４００は、ＭＯＳＦＥＴ構造をなしている。
【０１９１】
本実施の形態において、ゲート電極４２０は、図示しないワード線に接続している。縦型メモリセル４００は絶縁膜４０４により覆われ、その上にメモリセルのドレイン４３１を共通接続するビット線ＢＬとなるＡｌ等の金属配線４４０が設けられている。金属配線４４０は、ワード線（図示省略）と交差する方向に延び、コンタクト部４４１においてドレイン４３１に接続している。
【０１９２】
本実施の形態に係る縦型メモリセル４００では、図示しない選択ワード線を介してゲート電極４２０に正の電圧を印加し、選択ビット線ＢＬに０Ｖを印加することにより、選択された縦型メモリセル４００においてシリコン基板４０１のシリコン柱４０３から電子をトンネル現象によって絶縁膜積層体に注入し、データの書き込みを行う。データが書き込まれた状態の縦型メモリセル４００は、しきい値電圧が変化するので、読み出しは、ワード線に所定の読み出し電圧を印加し、縦型メモリセルに電流が流れるか否かでデータの有無（「０」または「１」）を判断することができる。
【０１９３】
なお、本実施の形態の各縦型メモリセル４００において、第１〜第５の絶縁膜４１１〜４１５およびゲート電極４２０は、シリコン柱４０３の側壁を取り囲むように形成してもよいし、あるいは、シリコン柱４０３の側壁の一部分に形成してもよい。
【０１９４】
また、本実施の形態において電荷を蓄積する領域となる絶縁膜積層体（第１〜第５の絶縁膜４１１〜４１５）は、例えば第１〜第４の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０４の絶縁膜積層体１０２ａ〜１０２ｄの積層方向を横にして配置した構造にしてもよいし、あるいは、第５の実施の形態のＭＯＳ型半導体メモリ装置６０５のように、さらに多くの絶縁膜を有する絶縁膜積層体１０２ｅの積層方向に横にして配置した構成としてもよい。また、本実施の形態においても、第６の実施の形態のＭＯＳ型半導体装置６０６のように、二層のゲート電極を設け、それらを横方向に積層した構成にしてもよい。
【０１９５】
［積層型メモリセルアレイの構成例］
本発明のＭＯＳ型半導体メモリ装置を適用した縦型構造の半導体メモリセルを半導体基板に対して垂直方向に積層することにより、積層型メモリセルアレイを形成することもできる。図２６は、縦型メモリセルを積層した積層型メモリセルアレイ７０３の平面図であり、図２７はそのＤ−Ｄ線矢視における断面図である。なお、図２６には、４つの積層型メモリセルアレイ７０３を示している。
【０１９６】
図２７に示したように、本実施の形態にかかる積層型メモリセルアレイ７０３では、第１の導電型（例えばｐ型）のシリコン基板５０１を用いる。シリコン基板５０１には、格子状の溝５０２により分離された複数のシリコン柱５０３が配列され、各シリコン柱５０３を中心にそれぞれ縦型メモリセル５００が縦に複数段（図２７では２段のみ図示）配列されて、積層型メモリセルアレイ７０３が形成されている。シリコン基板５０１に形成された溝５０２には、縦型メモリセル５００を覆うように、所定の厚みで絶縁膜５０４が形成されている。なお、シリコン柱５０３は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。
【０１９７】
各縦型メモリセル５００は、シリコン柱５０３の周囲を取り囲むように形成されている。すなわち、縦型メモリセル５００は、シリコン柱５０３の側方に、第１の絶縁膜５１１、第２の絶縁膜５１２、第３の絶縁膜５１３、第４の絶縁膜５１４および第５の絶縁膜５１５が順に形成され、さらにその外側にゲート電極５２０が形成された積層構造を有している。シリコン柱５０３の上部と下部の側方には、それぞれ絶縁膜５０５を介して選択ゲート５２１，５２２が設けられている。また、シリコン柱５０３の上部には、ドレインとなる第２の導電型のｎ型拡散層５３１が形成されている。シリコン柱５０３の側部には、隣接する縦型メモリセル５００どうしを直列に接続するソース、ドレインとなるｎ型拡散層５３２が複数設けられており、さらに、シリコン柱５０３の下方には、各縦型メモリセル５００に共通したソースとして、ｎ型拡散層５３３が形成されている。このように、縦型メモリセル５００は、ＭＯＳＦＥＴ構造をなしている。なお、本実施の形態の変形例として、ｎ型拡散層５３２は設けなくてもよい。
【０１９８】
このように、本実施の形態の積層型メモリセルアレイ７０３では、複数の縦型メモリセル５００を、シリコン基板５０１上に形成した一つのシリコン柱５０３で垂直方向に直列に接続した構造である。縦型メモリセル５００のゲート電極５２０は、行方向に連続的に配設されてワード線（図示省略）を形成している。また、縦型メモリセル５００を覆う絶縁膜５０４の上に、縦型メモリセル５００のドレイン５３１を共通接続するビット線ＢＬとなるＡｌ等の金属配線５４０が設けられている。金属配線５４０は、ワード線と交差する方向に延び、コンタクト部５４１においてドレイン５３１に接続している。そして、ドレイン側は選択ゲート５２１を介してビット線ＢＬに接続され、ソース側は選択ゲート５２２を介して共通ソース線（ｎ型拡散層５３３）に接続されている。この積層型メモリセルアレイ７０３の等価回路図は、図１８に示したＮＡＮＤ型メモリセルアレイと同様である。
【０１９９】
なお、各縦型メモリセル５００において、第１〜第５の絶縁膜５１１〜５１５およびゲート電極５２０は、シリコン柱５０３の側壁を取り囲むように形成してもよいし、シリコン柱５０３の側壁の一部分に形成してもよい。
【０２００】
また、各縦型メモリセル５００において電荷を蓄積する領域となる絶縁膜積層体（第１〜第５の絶縁膜５１１〜５１５）は、例えば第１〜第４の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０４の絶縁膜積層体１０２ａ〜１０２ｄの積層方向が横になるように配置した構造にしてもよいし、あるいは、第５の実施の形態のＭＯＳ型半導体メモリ装置６０５のように、さらに多くの絶縁膜を有する絶縁膜積層体１０２ｅを積層方向が横になるように配置した構成としてもよい。また、本実施の形態においても、第６の実施の形態のＭＯＳ型半導体装置６０６のように、二層のゲート電極を設け、それらを横方向に積層した構成にしてもよい。
【０２０１】
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。例えば、以上に挙げた各実施形態では、ｎチャネル型のＭＯＳ型半導体メモリ装置を例に挙げたが、ｐチャネル型の半導体メモリ装置の場合は、不純物導電型を逆にすればよい。
【図面の簡単な説明】
【０２０２】
【図１】本発明の第１の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図２】図１に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図３】絶縁膜の形成に適したプラズマ処理装置の一例を示す概略断面図である。
【図４】本発明の第２の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図５】図４に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図６】本発明の第３の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図７】図６に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図８】本発明の第４の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図９】図８に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図１０】本発明の第５の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図１１】図１０に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図１２】図１０に示したＭＯＳ型半導体メモリ装置の別の例のエネルギーバンド図である。
【図１３】本発明の第６の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図１４】従来技術との対比において本発明の作用を説明する原理図であり、（ａ）〜（ｃ）は従来技術におけるエネルギーダイアグラムを示し、（ｄ）〜（ｆ）は本発明におけるエネルギーダイアグラムを示す。
【図１５】成膜原料ガスとしてアンモニアを用いたプラズマＣＶＤにおける処理圧力とバンドギャップとの関係を示すグラフ図面。
【図１６】成膜原料ガスとして窒素を用いたプラズマＣＶＤにおける処理圧力とバンドギャップとの関係を示すグラフ図面。
【図１７】図１に示したＭＯＳ型半導体メモリ装置の変形例を示すエネルギーバンド図である。
【図１８】本発明のＭＯＳ型半導体メモリ装置を適用可能なＮＡＮＤ型メモリセルアレイの平面図である。
【図１９】図１８におけるＡ−Ａ線矢視の断面図である。
【図２０】図１８に示したメモリセルアレイの等価回路図である。
【図２１】本発明のＭＯＳ型半導体メモリ装置を適用可能なＮＯＲ型メモリセルアレイの平面図である。
【図２２】図２１におけるＢ−Ｂ線矢視の断面図である。
【図２３】図２１に示したメモリセルアレイの等価回路図である。
【図２４】本発明のＭＯＳ型半導体メモリ装置を適用可能な縦型メモリセルアレイの平面図である。
【図２５】図２４におけるＣ−Ｃ線矢視の断面図である。
【図２６】本発明のＭＯＳ型半導体メモリ装置を適用可能な積層型メモリセルアレイの平面図である。
【図２７】図２６におけるＤ−Ｄ線矢視の断面図である。
【符号の説明】
【０２０３】
１…チャンバー（処理室）、２…載置台、３…支持部材、５…ヒータ、１２…排気管、１４，１５…ガス導入部、１６…搬入出口、１７…ゲートバルブ、１８…ガス供給機構、１９ａ…窒素含有ガス供給源、１９ｂ…Ｓｉ含有ガス供給源、１９ｃ…不活性ガス供給源、２４…排気装置、２７…マイクロ波導入機構、２８…透過板、３１…平面アンテナ部材、３２…マイクロ波放射孔、３７…導波管、３９…マイクロ波発生装置、５０…制御部、１００…プラズマ処理装置、１０１…シリコン基板、１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆ…絶縁膜積層体、１０３…ゲート電極、１０４…第１のソース・ドレイン、１０５…第２のソース・ドレイン、１１１…第１の絶縁膜、１１２…第２の絶縁膜、１１３…第３の絶縁膜、１１４…第４の絶縁膜、１１５…第５の絶縁膜、６０１，６０２，６０３，６０４，６０５，６０６…ＭＯＳ型半導体メモリ装置、Ｗ…半導体ウエハ（基板）
【技術分野】
【０００１】
本発明は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型半導体メモリ装置に関し、特に基板と電極層との間に、バンドギャップの大きさが異なる複数の絶縁膜を有するＭＯＳ型半導体メモリ装置に関する。
【背景技術】
【０００２】
現在、ＭＯＳ型半導体メモリ装置の一つとして、電気的書換え動作が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）が知られている。この装置は、半導体基板上に酸化珪素膜を形成した後、その上に１層以上の窒化珪素膜を形成し、さらにその上に酸化珪素膜を形成し、その上に制御ゲート電極を形成した構造になっている（例えば、特許文献１）。ＥＥＰＲＯＭでは、半導体基板と制御ゲート電極との間に電圧を印加し、上記積層構造の絶縁膜（絶縁膜積層体）の、主として窒化珪素膜中、または窒化珪素膜とその上下の酸化珪素膜との界面に電子もしくは正孔を蓄積させることによって、「１」、「０」のデータの書換えが行われる。
【０００３】
以下に、電荷蓄積領域としての絶縁膜積層体に電子を注入する場合を例にとって、従来技術を説明する。まず、半導体基板に０Ｖを印加し、制御ゲート電極に例えば１０Ｖを印加する。すると、半導体基板と制御ゲート電極間の絶縁膜積層体に強い電界が印加されることとなり、半導体基板から窒化珪素膜へ、電子が下側の酸化珪素膜を介してトンネル現象により注入される。そして、注入された電子は、主として、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされ、データとして蓄積される。
【０００４】
ところで、ＥＥＰＲＯＭのような不揮発性半導体メモリ装置に求められる重要な性能として、データ保持特性が挙げられる。従来技術のＭＯＳ型半導体メモリ装置において、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされた電子を長時間安定的に保持するためには、これら上下の酸化珪素膜の膜厚を厚く形成する必要があった。しかし、上下の酸化珪素膜の膜厚を厚くすると、データを書き込む際に絶縁膜積層体に印加される電界が弱くなってデータ書き込み速度が遅くなってしまう、という問題があった。
【０００５】
絶縁膜積層体に加わる電界を強くすることによって上記問題の解決を図ることも可能であるが、それにはデータ書き込み電圧を上げる必要がある。しかし、そうすると、半導体メモリ装置の消費電力の増大と絶縁膜の絶縁破壊の確率が増加し、半導体メモリ装置の信頼性を大きく低下させてしまうという問題があった。
【０００６】
【特許文献１】特開２００２−２０３９１７号公報（例えば、図１、図２など）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、従来技術のＭＯＳ型半導体メモリ装置においては、データ保持特性を改善しようとすると、データ書き込み速度が低下しまう。データ書き込み速度を向上させようとすると、消費電力の増大と絶縁破壊の発生確率が高まり、半導体メモリ装置の信頼性を低下させてしまう、という問題があった。
【０００８】
本発明は上記実情に鑑みてなされたものであり、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＭＯＳ型半導体メモリ装置は、半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層した絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置である。
【００１０】
本発明のＭＯＳ型半導体メモリ装置は、前記絶縁膜積層体を構成する絶縁膜のうち、前記半導体層に最も近い位置に設けられた絶縁膜および前記ゲート電極に最も近い位置に設けられた絶縁膜は、これらの間に介在する二以上の絶縁膜と比較して大きなバンドギャップを有している。
【００１１】
本発明のＭＯＳ型半導体メモリ装置において、前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも大きなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも小さなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
を備えていてもよい。
【００１２】
また、本発明のＭＯＳ型半導体メモリ装置において、前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも小さなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも大きなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
を備えていてもよい。
【００１３】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜と前記第５の絶縁膜との間に、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を含む中間積層体が繰り返し形成されていてもよい。
【００１４】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜は、前記半導体層に接して設けられていてもよいし、あるいは、前記第１の絶縁膜は、前記半導体層に接して設けられた絶縁層と、該絶縁層に接して設けられた電極層と、を介して設けられていてもよい。
【００１５】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜と前記第５の絶縁膜が酸化珪素膜であり、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜が、窒化珪素膜、窒化酸化珪素膜または金属酸化膜であってもよい。
【００１６】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第３の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが大きいエネルギーバンド構造を有していてもよい。この場合、前記第３の絶縁膜は窒化酸化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中の窒素に対する酸素の組成比が、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ膜中央部において大きい酸素濃度プロファイルを有している。
【００１７】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第３の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが小さいエネルギーバンド構造を有していてもよい。この場合、前記第３の絶縁膜は窒化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中のシリコンに対する窒素の組成比が、前記第２の絶縁膜との界面付近および第４の絶縁膜との界面付近に比べ膜中央部において大きい窒素濃度プロファイルを有している。
【００１８】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第２の絶縁膜および前記第４の絶縁膜の膜厚が、前記第３の絶縁膜の膜厚に比べて薄くてもよい。
【００１９】
また、本発明のＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜と前記第５の絶縁膜の膜厚が０．５ｎｍ以上２０ｎｍ以下の範囲内であってもよい。
【００２０】
また、本発明のＭＯＳ型半導体メモリ装置において、前記半導体層の伝導帯における電子ポテンシャルエネルギーが、前記第２の絶縁膜の伝導帯における電子ポテンシャルエネルギーに比べてデータ書き込み時には高く、データ読み出し時およびデータ保持時には低くてもよい。
【００２１】
また、本発明のＭＯＳ型半導体メモリ装置において、前記半導体層が柱状シリコン層であり、その側方に前記絶縁膜積層体および前記ゲート電極を設けた縦型積層構造を有していてもよい。
【００２２】
本発明のＮＡＮＤ型メモリセルアレイは、上記ＭＯＳ型半導体メモリ装置を直列に配列したことを特徴とするものである。
【００２３】
本発明のＮＯＲ型メモリセルアレイは、上記ＭＯＳ型半導体メモリ装置を並列に配列したことを特徴とするものである。
【発明の効果】
【００２４】
本発明のＭＯＳ型半導体メモリ装置は、半導体層とゲート電極との間に設けられた絶縁膜積層体のうち、最も半導体層側および最もゲート電極側に位置する絶縁膜が、これらの間に介在する絶縁膜に比べて大きなバンドギャップを有している。このため、トンネル現象により半導体層から絶縁膜積層体への電荷の注入が起こりやすい。従って、データ書き込み時には、トンネリング確率を低下させることなく、素早い書き込みが可能になる。また、書き込みに必要な電圧を小さく抑えることができるので、加電圧であってもインパクトイオン化による電子・正孔対の生成を少なくすることができ、絶縁破壊を起こしにくい。従って、データ書き込みに高電圧を印加する必要はなく、低消費電力での動作が可能であり、かつ高い信頼性が確保される。
【００２５】
また、最も半導体層側および最もゲート電極側に位置する絶縁膜が大きなバンドギャップを持つことにより、これらの間に保持された電荷が抜け出ることが防止される。従って、最も半導体層側および最もゲート電極側に位置する絶縁膜を厚くしなくとも優れたデータ保持特性が得られる。
【００２６】
このように、本発明のＭＯＳ型半導体メモリ装置は、優れたデータ保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたものである。
【発明を実施するための最良の形態】
【００２７】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図２は、図１のＭＯＳ型半導体メモリ装置６０１のエネルギーバンド図である。
【００２８】
本実施の形態のＭＯＳ型半導体メモリ装置６０１は、図１に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ａと、この絶縁膜積層体１０２ａの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１１１と、第２の絶縁膜１１２と、第３の絶縁膜１１３と、第４の絶縁膜１１４と、第５の絶縁膜１１５とを有する絶縁膜積層体１０２ａが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さでｎ型拡散層である第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０１は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【００２９】
第１の絶縁膜１１１は、例えばシリコン基板１０１の表面を熱酸化法により酸化して形成された二酸化珪素膜（ＳｉＯ２膜）である。この第１の絶縁膜１１１は、例えば８〜１０ｅＶの範囲内のエネルギーバンドギャップを有するものである。第１の絶縁膜１１１の膜厚は、例えば０．５ｎｍ〜２０ｎｍの範囲内が好ましく、１ｎｍ〜１０ｎｍの範囲内がより好ましく、１ｎｍ〜３ｎｍの範囲内が望ましい。
【００３０】
第２の絶縁膜１１２は、第１の絶縁膜１１１の表面に形成された窒化酸化珪素膜（ＳｉＯＮ膜；ここで、ＳｉとＯとＮとの組成比は必ずしも化学量論的に決定されず、成膜条件により異なる値をとる。以下、同様である）である。この第２の絶縁膜１１２は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有するものである。第２の絶縁膜１１２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【００３１】
第３の絶縁膜１１３は、第２の絶縁膜１１２上に形成された窒化珪素膜（ＳｉＮ膜；ここで、ＳｉとＮの組成比は必ずしも化学量論的に決定されず、成膜条件により異なる値をとる。以下同様である）である。この第３の絶縁膜１１３は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有するものである。第３の絶縁膜１１３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【００３２】
第４の絶縁膜１１４は、第３の絶縁膜１１３上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第４の絶縁膜１１４は、第２の絶縁膜１１２と同様のエネルギーバンドギャップおよび膜厚を有している。
【００３３】
第５の絶縁膜１１５は、第４の絶縁膜１１４上に、例えばＣＶＤ（Chemical
Vapor Deposition；化学気相堆積）法により堆積させた二酸化珪素膜（ＳｉＯ２膜）である。この第５の絶縁膜１１５は、電極１０３と第４の絶縁膜１１４との間でブロック層（バリア層）として機能する。この第５の絶縁膜１１５は、例えば８〜１０ｅＶの範囲内のエネルギーバンドギャップを有するものである。第５の絶縁膜１１５の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、５ｎｍ〜８ｎｍの範囲内が望ましい。
【００３４】
ゲート電極１０３は、例えばＣＶＤ法により成膜された多結晶シリコン膜からなり、コントロールゲート（ＣＧ）電極として機能する。また、ゲート電極１０３は、例えばＷ，Ｔｉ，Ｔａ，Ｃｕ，Ａｌ，Ａｕ，Ｐｔ等の金属を含む膜であってもよい。ゲート電極１０３は、単層に限らず、ゲート電極１０３の比抵抗を下げ、高速化する目的で、例えばタングステン、モリブデン、タンタル、チタン、白金それらのシリサイド、ナイトライド、合金等を含む積層構造にすることもできる。ゲート電極１０３は、図示しない配線層に接続されている。
【００３５】
本実施の形態のＭＯＳ型半導体メモリ装置６０１において、上記第１の絶縁膜１１１および第５の絶縁膜１１５としては、窒化酸化珪素膜（ＳｉＯＮ膜）もしくは二酸化珪素膜（ＳｉＯ２膜）を用いることが好ましい。また、第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４の材料としては、窒化珪素や窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。金属酸化物としては、例えば、ＨｆＯ２、Ｈｆ−Ｓｉ−Ｏ、Ｈｆ−Ａｌ−Ｏ、ＺｒＯ２、Ａｌ２Ｏ３、ＰＺＴ［Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３；チタン酸ジルコン酸鉛］、ＢＳＴ［（Ｂａ，Ｓｒ）ＴｉＯ３］、ＳＲＯ（ＳｒＲｕＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９；タンタル酸ビスマスストロンチウム）、Ｔａ２Ｏ５（五酸化タンタル）、ＢａＴｉＯ３（チタン酸バリウム）、ＴｉＯ２、ＹＳＺ（イットリア安定化ジルコニア）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＴＯ（ＳｒＴｉＯ３）、ジルコニウム・シリコン複合酸化物、Ｌａ２Ｏ３、ＣｅＯ２、Ｎａ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｐｒ６Ｏ１１、ＺｒＯＮ（ジルコニウムオキシナイトライド）等を用いることができる。
【００３６】
図２に示すように、ＭＯＳ型半導体メモリ装置６０１は、第１の絶縁膜１１１および第５の絶縁膜１１５のバンドギャップ１１１ａおよび１１５ａが、これらの間に介在する中間積層体である第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４のバンドギャップ１１２ａ，１１３ａおよび１１４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１１１および第５の絶縁膜１１５と、バンドギャップが最も小さな第３の絶縁膜１１３との間には、両者の中間の大きさのバンドギャップ１１２ａ，１１４ａを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を介在させている。なお、図２における符号１０１ａはシリコン基板１０１のバンドギャップであり、符号１０３ａはゲート電極１０３のバンドギャップである（図５、図７、図９、図１１および図１２において同様である）。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ａに電荷を注入するために必要な書き込み電圧を小さく抑えることができる。本実施の形態において、第１〜第５の絶縁膜１１１〜１１５のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【００３７】
また、書き込み速度を速くするためには、第２の絶縁膜１１２および第４の絶縁膜１１４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１１３の膜厚に比べて薄く設定することが好ましい。さらに、書き込み時には、例えばＦＮ（Fowler-Nordheim）トンネリング等のトンネル現象の発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１１２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１１２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１１２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【００３８】
また、絶縁膜積層体１０２ａでは、バンドギャップが最も小さな第３の絶縁膜１１３を中心とする領域に主に電荷が蓄積されやすい。その一方で、一旦第３の絶縁膜１１３を中心とする領域に電荷が保持された状態では、隣接する第２の絶縁膜１１２および第４の絶縁膜１１４の存在によってエネルギー障壁が大きくなり、第１の絶縁膜１１１または第５の絶縁膜１１５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１１１や第５の絶縁膜１１５の膜厚を厚くしなくとも、絶縁膜積層体１０２ａ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【００３９】
以上のような構造のＭＯＳ型半導体メモリ装置６０１の動作例について説明する。まず、データ書き込み時には、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を０Ｖに保持し、ゲート電極３に所定の正の電圧を印加する。このとき、チャネル形成領域１０６に電子が蓄積されて反転層が形成され、その反転層内の電荷の一部がトンネル現象により第１の絶縁膜１１１を介して絶縁膜積層体１０２ａに移動する。絶縁膜積層体１０２ａに移動した電子は、その内部に形成された電荷捕獲中心に捕獲され、データの蓄積が行われる。
【００４０】
データ読み出し時には、シリコン基板１０１の電位を基準として第１のソース・ドレイン１０４または第２のソース・ドレイン１０５のいずれか一方に０Ｖの電圧を印加し、もう一方に所定の電圧を印加する。さらに、ゲート電極１０３にも所定の電圧を印加する。このように電圧を印加することにより、絶縁膜積層体１０２ａ内に蓄積された電荷の有無や、蓄積された電荷の量に応じ、チャネルの電流量やドレイン電圧が変化する。従って、このチャンネル電流またはドレイン電圧の変化を検出することによって、データを外部に読み出すことができる。
【００４１】
データの消去時には、シリコン基板１０１の電位を基準とし、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５の両方に０Ｖの電圧を印加し、ゲート電極１０３に所定の大きさの負の電圧を印加する。このような電圧の印加によって、絶縁膜積層体１０２ａ内に保持されていた電荷は第１の絶縁膜１１１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜かれる。これにより、ＭＯＳ型半導体メモリ装置６０１は、絶縁膜積層体１０２ａ内の電子蓄積量が低い消去状態に戻る。
【００４２】
なお、ＭＯＳ型半導体メモリ装置６０１における情報の書き込み、読み出し、消去の方法は限定されるものではなく、上記とは異なる方式で書き込み、読み出しおよび消去を行ってもよい。例えば、ＦＮトンネル現象、ホットエレクトロン注入現象、ホットホール注入現象、光電効果等々の物理現象を用いて情報の書き込み、読み出し、消去を行うことができる。また、第１のソース・ドレイン１０４と第２のソース・ドレイン１０５を固定せず、交互にソースまたはドレインとなるように機能させて１メモリセルで２ビット以上の情報の書き込み・読み出しを行えるようにしてもよい。
【００４３】
以上のように、本実施の形態に係るＭＯＳ型半導体メモリ装置６０１は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。
【００４４】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０１は、常法に従って製造できる。ここでは代表的な手順の一例を挙げて説明する。まず、シリコン基板１０１上に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などの手法で素子分離膜を形成する。次に、シリコン基板１０１の表面に、例えば熱酸化法によって第１の絶縁膜１１１を形成する。
【００４５】
次に、第１の絶縁膜１１１の上に第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４を順次形成する。第３の絶縁膜１１３としての窒化珪素膜は、例えばＣＶＤ法により成膜できる。また、第２または第４の絶縁膜１１２，１１４としての窒化酸化珪素膜や金属酸化物膜は、例えば、ＣＶＤ法により直接成膜してもよいし、ＣＶＤ法により成膜した窒化珪素膜を酸化処理したり、ＣＶＤ法により成膜した酸化珪素膜を窒化処理したりすることにより製造できる。
【００４６】
次に、第４の絶縁膜１１４の上に、第５の絶縁膜１１５を形成する。この第５の絶縁膜１１５は、例えばＣＶＤ法によって形成することができる。さらに、第５の絶縁膜１１５の上に、例えばＣＶＤ法によってポリシリコン層や金属層、あるいは金属シリサイド層などを成膜してゲート電極１０３となる金属膜を形成する。
【００４７】
次に、フォトリソグラフィー技術を用い、パターン形成したレジストをマスクとして、前記金属膜、第５〜第１の絶縁膜１１５〜１１１をエッチングすることにより、図１に示したようにパターン形成されたゲート電極１０３と絶縁膜積層体１０２ａとを有するゲート積層構造体が得られる。次に、ゲート積層構造体の両側に隣接するシリコン表面にｎ型不純物を高濃度にイオン注入し、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を形成する。このようにして、図１に示した構造のＭＯＳ型半導体メモリ装置６０１を製造できる。
【００４８】
本実施の形態において、第１の絶縁膜１１１〜第５の絶縁膜１１５として用いる酸化珪素膜、窒化珪素膜や窒化酸化珪素膜の成膜方法は、特に限定されるものではなく、熱酸化法、ＣＶＤ法、原子拡散による酸化処理や窒化処理などの手法を適宜選択できる。例えばシリコン膜をプラズマ酸化法などの方法で酸化処理して酸化珪素膜を形成してもよく、また、シリコン膜をプラズマ窒化法などの方法で窒化処理して窒化珪素膜を形成してもよい。さらに、例えばＣＶＤ法により成膜した二酸化珪素膜をプラズマ窒化法などの方法で窒化処理して窒化酸化珪素膜を形成してもよいし、ＣＶＤ法により成膜した窒化珪素膜をプラズマ酸化法などの方法で酸化処理して窒化酸化珪素膜を形成してもよい。これらの方法を適宜組み合わせて第１の絶縁膜１１１〜第５の絶縁膜１１５を成膜することができる。
【００４９】
本実施の形態においては、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４を、後述するプラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【００５０】
次に、絶縁膜積層体１０２ａにおける第２〜第４の絶縁膜１１２〜１１４を形成するために用いられる窒化珪素膜の成膜方法の好ましい例について、図３を参照しながら説明する。図３は、窒化珪素膜の形成に利用可能なプラズマ処理装置１００の概略構成を模式的に示す断面図である。
【００５１】
プラズマ処理装置１００は、複数のスロット状の孔を有する平面アンテナ、特にＲＬＳＡ（Ｒａｄｉａｌ Ｌｉｎｅ Ｓｌｏｔ Ａｎｔｅｎｎａ；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波励起プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されている。プラズマ処理装置１００では、１×１０１０〜５×１０１２／ｃｍ３のプラズマ密度で、かつ０．７〜２ｅＶの低電子温度を有するプラズマによる処理が可能である。従って、プラズマ処理装置１００は、各種半導体装置の製造過程においてプラズマＣＶＤ法によりダメージの少ない窒化珪素膜を成膜処理する目的で好適に利用できる。
【００５２】
プラズマ処理装置１００は、主要な構成として、気密に構成されたチャンバー（処理室）１と、チャンバー１内にガスを供給するガス供給機構１８と、チャンバー１内を減圧排気するための排気機構としての排気装置２４と、チャンバー１の上部に設けられ、チャンバー１内にマイクロ波を導入するマイクロ波導入機構２７と、これらプラズマ処理装置１００の各構成部を制御する制御部５０と、を備えている。
【００５３】
チャンバー１は、接地された略円筒状の容器により形成されている。なお、チャンバー１は角筒形状の容器により形成してもよい。チャンバー１は、アルミニウム等の材質からなる底壁１ａと側壁１ｂとを有している。
【００５４】
チャンバー１の内部は、被処理体であるシリコンウエハ（以下、単に「ウエハ」と記す）Ｗを水平に支持するための載置台２が設けられている。載置台２は、熱伝導性の高い材質例えばＡｌＮ等のセラミックスにより構成されている。この載置台２は、排気室１１の底部中央から上方に延びる円筒状の支持部材３により支持されている。支持部材３は、例えばＡｌＮ等のセラミックスにより構成されている。
【００５５】
また、載置台２には、その外縁部をカバーし、ウエハＷをガイドするためのカバーリング４が設けられている。このカバーリング４は、例えば石英、ＡｌＮ、Ａｌ２Ｏ３、ＳｉＮ等の材質で構成された環状部材である。
【００５６】
また、載置台２には、温度調節機構としての抵抗加熱型のヒータ５が埋め込まれている。このヒータ５は、ヒータ電源５ａから給電されることにより載置台２を加熱して、その熱で被処理基板であるウエハＷを均一に加熱する。
【００５７】
また、載置台２には、熱電対（ＴＣ）６が配備されている。この熱電対６により、温度計測を行うことにより、ウエハＷの加熱温度を例えば室温から９００℃までの範囲で制御可能となっている。
【００５８】
また、載置台２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）を有している。各ウエハ支持ピンは、載置台２の表面に対して突没可能に設けられている。
【００５９】
チャンバー１の底壁１ａの略中央部には、円形の開口部１０が形成されている。底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。この排気室１１には、排気管１２が接続されており、この排気管１２を介して排気装置２４に接続されている。
【００６０】
チャンバー１を形成する側壁１ｂの上端には、環状をなすガス導入部１４が設けられている。また、チャンバー１の側壁１ｂには、環状をなすガス導入部１５が設けられている。つまり、ガス導入部１４および１５は、上下２段に設けられている。各ガス導入部１４および１５は成膜原料ガスやプラズマ励起用ガスを供給するガス供給機構１８に接続されている。なお、ガス導入部１４および１５はノズル状またはシャワー状に設けてもよい。
【００６１】
また、チャンバー１の側壁１ｂには、プラズマ処理装置１００と、これに隣接する搬送室（図示せず）との間で、ウエハＷの搬入出を行うための搬入出口１６と、この搬入出口１６を開閉するゲートバルブ１７とが設けられている。
【００６２】
ガス供給機構１８は、例えば窒素含有ガス（Ｎ含有ガス）供給源１９ａ、シリコン含有ガス（Ｓｉ含有ガス）供給源１９ｂおよび不活性ガス供給源１９ｃを有している。窒素含有ガス供給源１９ａは、上段のガス導入部１４に接続されている。また、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃは、下段のガス導入部１５に接続されている。なお、ガス供給機構１８は、上記以外の図示しないガス供給源として、例えば、チャンバー１内をクリーニングする際に用いるクリーニングガス供給源等を有していてもよい。
【００６３】
成膜原料ガスである窒素含有ガスとしては、例えば窒素ガス（Ｎ２）、アンモニア（ＮＨ３）、ＭＭＨ（モノメチルヒドラジン）等のヒドラジン誘導体などを用いることができる。また、他の成膜原料ガスであるシリコン含有ガスとしては、例えばシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、ＴＳＡ（トリシリルアミン）などを用いることができる。この中でも、特にジシラン（Ｓｉ２Ｈ６）が好ましい。さらに、不活性ガスとしては、例えばＮ２ガスや希ガスなどを用いることができる。希ガスは、プラズマ励起用ガスであり、例えばＡｒガス、Ｋｒガス、Ｘｅガス、Ｈｅガスなどを用いることができるが工業的にはＡｒガスが好ましい。
【００６４】
窒素含有ガスは、ガス供給機構１８の窒素含有ガス供給源１９ａから、ガスライン２０を介してガス導入部１４からチャンバー１内に導入される。一方、シリコン含有ガスおよび不活性ガスは、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃから、それぞれガスライン２０を介してガス導入部１５からチャンバー１内に導入される。ガスライン２０には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられ、供給されるガスの切替えや流量等の制御が出来るようになっている。
【００６５】
チャンバー１内のガスは、排気装置２４を作動させることにより、排気管１２を介して外部へ排気される。これにより、チャンバー１内を所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。なお、チャンバー１には圧力ゲージ（図示省略）が配備されており、チャンバー１内の圧力を計測できるようになっている。
【００６６】
マイクロ波導入機構２７は、主要な構成として、透過板２８、平面アンテナ部材３１、遅波材３３、シールド蓋体３４、導波管３７、マッチング回路３８およびマイクロ波発生装置３９を備えている。
【００６７】
次に、ＲＬＳＡ方式のプラズマ処理装置１００を用いたプラズマＣＶＤ法による窒化珪素膜の堆積処理について説明する。まず、ゲートバルブ１７を開にして搬入出口１６からウエハＷをチャンバー１内に搬入し、載置台２上に載置する。次に、チャンバー１内を減圧排気しながら、ガス供給機構１８の窒素含有ガス供給源１９ａおよびシリコン含有ガス供給源１９ｂから、窒素含有ガスおよびシリコン含有ガスを所定の流量でそれぞれガス導入部１４，１５を介してチャンバー１内に導入する。このようにして、チャンバー１内を所定の圧力に調節する。
【００６８】
次に、マイクロ波発生装置３９で発生させた所定周波数例えば２．４５ＧＨｚのマイクロ波を、平面アンテナ部材３１に貫通形成されたスロット状のマイクロ波放射孔３２から透過板２８を介してチャンバー１内におけるウエハＷの上方空間に放射する。この際のマイクロ波出力は、例えば５００〜３０００Ｗ（透過板２８の面積１ｃｍ２あたり０．２５〜１．５４Ｗ／ｃｍ２）程度とすることができる。
【００６９】
平面アンテナ部材３１から透過板２８を経てチャンバー１に放射されたマイクロ波により、チャンバー１内で電磁界が形成され、窒素含有ガス、シリコン含有ガスがそれぞれプラズマ化する。そして、プラズマ中で原料ガスの解離が進み、ＳｉｐＨｑ、ＳｉＨｑ、ＮＨｑ、Ｎ（ここで、ｐ、ｑは任意の数を意味する。以下同様である。）などの活性種の反応によって、窒化珪素ＳｉＮの薄膜が堆積される。
【００７０】
プラズマ処理装置１００においては、窒化珪素膜を成膜する際のプラズマＣＶＤ処理の条件を選定することにより、窒化珪素膜のトラップ密度を所望の大きさにコントロールすることができる。例えば成膜する窒化珪素膜中のトラップ密度を大きくする場合（例えば、トラップ密度が５×１０１２〜１×１０１３ｃｍ−２ｅＶ−１の範囲内）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用し、ＮＨ３ガスの流量を１０〜５０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは１００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量を０．５〜１００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内に設定する。このとき、ＮＨ３ガスとＳｉ２Ｈ６ガスとの流量比（ＮＨ３ガス流量／Ｓｉ２Ｈ６ガス流量）は、Ｓｉ密度が高い窒化珪素膜を形成する観点から、０．１〜２０００の範囲内とすることが好ましく、０．１〜１０００の範囲内とすることがより好ましく、５〜５０の範囲内とすることが望ましい。また、上記ＮＨ３ガスとＳｉ２Ｈ６ガスを用いる場合において、大きなトラップ密度を有する窒化珪素膜を形成するためには、処理圧力を１〜１３３３Ｐａにすることが好ましく、５０〜６５０Ｐａにすることがより好ましい。
【００７１】
また、例えば成膜する窒化珪素膜のトラップ密度を小さくする場合（例えばトラップ密度が５×１０１０〜５×１０１２ｃｍ−２ｅＶ−１未満の範囲内）には、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用することが好ましい。具体的には、Ｎ２ガス流量を１０〜５０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは１００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガス流量を０．５〜１００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内に設定する。このとき、Ｎ２ガスとＳｉ２Ｈ６ガスとの流量比（Ｎ２ガス流量／Ｓｉ２Ｈ６ガス流量）は、Ｓｉ密度が低い窒化珪素膜を均一な膜厚で形成する観点から、０．１〜５０００の範囲内とすることが好ましく、１００〜４０００の範囲内とすることがより好ましい。また、上記Ｎ２ガスとＳｉ２Ｈ６ガスを用いる場合において、小さなトラップ密度を有する窒化珪素膜を形成するためには、処理圧力を０．１〜５００Ｐａにすることが好ましく、１〜１００Ｐａにすることがより好ましい。
【００７２】
なお、上記トラップ密度を大きくする場合の条件と、トラップ密度を小さくする場合の条件と、で交互にプラズマＣＶＤ処理を行なうことにより、トラップ密度が異なる窒化珪素膜を交互に堆積させることもできる。
【００７３】
また、上記いずれの場合も、プラズマＣＶＤ処理の処理温度は、載置台２の温度を３００℃以上、好ましくは４００〜６００℃に加熱することが好ましい。
【００７４】
以上のようにして、第２〜第４の絶縁膜１１２〜１１４を構成する窒化珪素膜を容易に製造することができる。窒化酸化珪素膜（ＳｉＯＮ膜）は、以上のようにして得られた窒化珪素膜を例えばプラズマ酸化処理、熱酸化処理することによって容易に得ることができる。なお、ＭＯＳ型半導体メモリ装置を製造する場合には、プラズマ処理装置１００を含む複数の成膜装置を大気に曝すことなく真空を介して接続することにより、各成膜装置で順次目的の膜（酸化珪素膜、窒化珪素膜、窒化酸化珪素膜など）を形成することが可能である。
【００７５】
［第２の実施の形態］
図４は、本発明の第２の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図５は、図４のＭＯＳ型半導体メモリ装置６０２のエネルギーバンド図である。
【００７６】
本実施の形態のＭＯＳ型半導体メモリ装置６０２は、図４に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成されたバンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｂと、この絶縁膜積層体１０２ｂの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１２１と、第２の絶縁膜１２２と、第３の絶縁膜１２３と、第４の絶縁膜１２４と、第５の絶縁膜１２５とを有する絶縁膜積層体１０２ｂが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さで、ｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０２は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【００７７】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０２において、第１の絶縁膜１２１、第５の絶縁膜１２５およびゲート電極１０３は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３とそれぞれ同様の構成であるため、説明を省略する。
【００７８】
第２の絶縁膜１２２は、第１の絶縁膜１２１上に形成された窒化珪素膜（ＳｉＮ膜）である。この第２の絶縁膜１２２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有するものである。第２の絶縁膜１２２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【００７９】
第３の絶縁膜１２３は、第２の絶縁膜１２２上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第３の絶縁膜１２３は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１２３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【００８０】
第４の絶縁膜１２４は、第３の絶縁膜１２３上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１２４は、第２の絶縁膜１２２と同様のエネルギーバンドギャップおよび膜厚を有している。
【００８１】
本実施の形態において、書き込み速度を速くするためには、第２の絶縁膜１２２および第４の絶縁膜１２４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１２３の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１２２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１２２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１２２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【００８２】
上記第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４の材料としては、窒化珪素や窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。ここで、金属酸化物としては、第１の実施形態と同様のものを用いることができる。
【００８３】
また、第１の絶縁膜１２１〜第５の絶縁膜１２５の成膜方法は、第１の実施の形態と同様に、熱酸化法やＣＶＤ法、原子拡散による酸化処理や窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【００８４】
図５に示すように、ＭＯＳ型半導体メモリ装置６０２は、第１の絶縁膜１２１および第５の絶縁膜１２５のバンドギャップ１２１ａおよび１２５ａが、これらの間に介在する中間積層体である第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４のバンドギャップ１２２ａ、１２３ａおよび１２４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１２１および第５の絶縁膜１２５と、中間の大きさのバンドギャップ１２３ａを持つ第３の絶縁膜１２３との間には、最も小さなバンドギャップを持つ第２の絶縁膜１２２と第４の絶縁膜１２４を介在させている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１２１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｂに電荷を注入するために必要な書き込み電圧を小さくすることができる。第１〜第５の絶縁膜１２１〜１２５のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【００８５】
絶縁膜積層体１０２ｂでは、第３の絶縁膜１２３と、小さなバンドギャップを持つ第２の絶縁膜１２２および第４の絶縁膜１２４との界面付近に主に電荷が蓄積されやすい。その一方で、一旦これらの界面付近に電荷が保持された状態では、第２の絶縁膜１２２および第４の絶縁膜１２４の存在によってエネルギー障壁が大きくなり、第１の絶縁膜１２１または第５の絶縁膜１２５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１２１および第５の絶縁膜１２５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｂ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【００８６】
従って、ＭＯＳ型半導体メモリ装置６０２は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。
【００８７】
本実施の形態にかかるＭＯＳ型半導体メモリ装置６０２の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。また、ＭＯＳ型半導体メモリ装置６０２は、第１の実施の形態において説明した手順に準じて製造できる。
【００８８】
［第３の実施の形態］
図６は、本発明の第３の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図７は、図６のＭＯＳ型半導体メモリ装置６０３のエネルギーバンド図である。
【００８９】
本実施の形態のＭＯＳ型半導体メモリ装置６０３は、図６に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｃと、この絶縁膜積層体１０２ｃの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１３１と、第２の絶縁膜１３２と、第３の絶縁膜１３３と、第４の絶縁膜１３４と、第５の絶縁膜１３５とを有する絶縁膜積層体１０２ｃが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さでｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０３は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【００９０】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０３において、第１の絶縁膜１３１、第５の絶縁膜１３５およびゲート電極１０３は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３と同様の構成であるため、説明を省略する。
【００９１】
第２の絶縁膜１３２は、第１の絶縁膜１３１上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第２の絶縁膜１３２は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第２の絶縁膜１３２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【００９２】
第３の絶縁膜１３３は、第２の絶縁膜１３２上に形成された窒化珪素膜（ＳｉＮ膜）である。この第３の絶縁膜１３３は、膜全体の平均として例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１３３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【００９３】
また、第３の絶縁膜１３３は、シリコン基板１０１からゲート電極１０３へ向かう膜の厚み方向に、窒素の組成比率を変化させている。すなわち、第３の絶縁膜１３３は、第２の絶縁膜１３２との界面付近では窒素組成比が小さく、膜中央部で一旦前記界面付近よりも相対的に大きな窒素組成比になり、第４の絶縁膜１３４との界面付近で再び小さな窒素組成比に変化する窒素濃度プロファイルを有している。このような膜中の窒素濃度の制御は、図３に示したプラズマ処理装置１００を使用して第３の絶縁膜１３３となる窒化珪素膜のＣＶＤ成膜を行う途中で、原料ガス組成や圧力などを変化させることにより可能となる。また、膜中の窒素濃度の制御は、例えばＣＶＤ等により形成されたシリコン膜をプラズマ酸化処理する過程で、原料ガス組成や圧力などを変化させることにより行ってもよい。
【００９４】
第４の絶縁膜１３４は、第３の絶縁膜１３３上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第４の絶縁膜１３４は、第２の絶縁膜１３２と同様のエネルギーバンドギャップおよび膜厚を有している。
【００９５】
上記第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４の材料としては、窒化珪素や窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。ここで、金属酸化物としては、第１の実施形態と同様のものを用いることができる。
【００９６】
また、第１の絶縁膜１３１〜第５の絶縁膜１３５の成膜方法は、第１の実施の形態と同様に、熱酸化法やＣＶＤ法、原子拡散による酸化処理や窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域としての役割を果たす第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【００９７】
図７に示すように、ＭＯＳ型半導体メモリ装置６０３は、第１の絶縁膜１３１および第５の絶縁膜１３５のバンドギャップ１３１ａおよび１３５ａが、これらの間に介在する中間積層体である第２の絶縁膜１３２、第３の絶縁膜１３３および第４の絶縁膜１３４のバンドギャップ１３２ａ，１３３ａおよび１３４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１３１および第５の絶縁膜１３５と、最もバンドギャップの小さな第３の絶縁膜１３３との間には、中間の大きさバンドギャップ１３２ａ，１３４ａを持つ第２の絶縁膜１３２および第４の絶縁膜１３４を介在させている。さらに、第３の絶縁膜１３３は、バンドギャップ１３３ａの大きさが、膜の厚さ方向に膜中央部で小さく、膜の両端（つまり、第２の絶縁膜１３２および第４の絶縁膜１３４との界面付近）で大きくなるように変化するバンド構造を有している。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１３１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｃに電荷を注入するために必要な書き込み電圧を小さくすることができる。本実施の形態において、第１〜第５の絶縁膜１３１〜１３５のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【００９８】
また、本実施の形態において、書き込み速度を速くするためには、第２の絶縁膜１３２および第４の絶縁膜１３４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１３３の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１３２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１３２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１３２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【００９９】
また、絶縁膜積層体１０２ｃでは、バンドギャップがもっとも小さな第３の絶縁膜１３３を中心とする領域に主に電荷が蓄積されやすい。特に、本実施の形態では、第３の絶縁膜１３３の膜中で膜厚方向に組成比を変化させることにより、膜中に多くの格子ギャップが存在することになり、多くのダングリングボンドが存在する。その結果、第３の絶縁膜１３３中には、電荷を捕獲するためのトラップ（電荷捕獲中心）が多く形成されるので、電荷蓄積能力を大きくすることができる。
【０１００】
また、一旦第３の絶縁膜１３３を主とする領域に電荷が保持された状態では、第２の絶縁膜１３２および第４の絶縁膜１３４の存在によって、エネルギー障壁が大きくなり、第１の絶縁膜１３１または第５の絶縁膜１３５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１３１や第５の絶縁膜１３５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｃ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１０１】
従って、ＭＯＳ型半導体メモリ装置６０３は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。
【０１０２】
本実施の形態にかかるＭＯＳ型半導体メモリ装置６０３の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。また、ＭＯＳ型半導体メモリ装置６０３は、第１の実施の形態において説明した手順に準じて製造できる。
【０１０３】
［第４の実施の形態］
図８は、本発明の第４の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図９は、図８のＭＯＳ型半導体メモリ装置６０４のエネルギーバンド図である。
【０１０４】
本実施の形態のＭＯＳ型半導体メモリ装置６０４は、図８に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｄと、この絶縁膜積層体１０２ｄの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１４１と、第２の絶縁膜１４２と、第３の絶縁膜１４３と、第４の絶縁膜１４４と、第５の絶縁膜１４５とを有する絶縁膜積層体１０２ｄが設けられている。シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さで、ｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０４は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【０１０５】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０４において、第１の絶縁膜１４１、第５の絶縁膜１４５およびゲート電極１０３は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３と同様の構成であるため、説明を省略する。
【０１０６】
第２の絶縁膜１４２は、第１の絶縁膜１４１上に形成された窒化珪素膜（ＳｉＮ膜）である。この第２の絶縁膜１４２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有している。第２の絶縁膜１４２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【０１０７】
第３の絶縁膜１４３は、第２の絶縁膜１４２上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第３の絶縁膜１４３は、膜全体の平均として例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１４３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【０１０８】
第３の絶縁膜１４３は、シリコン基板１０１からゲート電極１０３へ向かう膜の厚み方向に、酸素の組成比率を変化させている。すなわち、第３の絶縁膜１４３は、第２の絶縁膜１４２との界面付近では、膜中の窒素に対する酸素の組成比が小さく、膜中央部で一旦大きな酸素組成比になり、第４の絶縁膜１４４との界面付近で再び小さな酸素組成比に変化するプロファイルを有している。このような膜中の酸素濃度の制御は、例えば窒化珪素膜をプラズマ酸化処理する途中で、酸素ガスの組成や圧力などの条件を変化させることにより可能となる。
【０１０９】
第４の絶縁膜１４４は、第３の絶縁膜１４３上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１４４は、第２の絶縁膜１４２と同様のエネルギーバンドギャップおよび膜厚を有している。
【０１１０】
上記第２の絶縁膜１４２、第３の絶縁膜１４３および第４の絶縁膜１４４の材料としては、窒化珪素や窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。金属酸化物としては、第１の実施形態と同様のものを用いることができる。
【０１１１】
また、第１の絶縁膜１４１〜第５の絶縁膜１４５の成膜方法は、第１の実施の形態と同様に、熱酸化法やＣＶＤ法、原子拡散による酸化処理や窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１４２、第３の絶縁膜１４３および第４の絶縁膜１４４を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【０１１２】
図９に示したように、ＭＯＳ型半導体メモリ装置６０４は、第１の絶縁膜１４１および第５の絶縁膜１４５のバンドギャップ１４１ａおよび１４５ａが、これらの間に介在する中間積層体である第２の絶縁膜１４２、第３の絶縁膜１４３および第４の絶縁膜１４４のバンドギャップ１４２ａ，１４３ａおよび１４４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１４１および第５の絶縁膜１４５と、中間の大きさのバンドギャップ１４３ａを持つ第３の絶縁膜１４３との間には、最も小さなバンドギャップを持つ第２の絶縁膜１４２、第４の絶縁膜１４４を介在させている。さらに、第３の絶縁膜１４３は、膜の厚さ方向にバンドギャップの大きさが、第２の絶縁膜１４２との界面付近で小さく、膜中央部で一旦大きくなり、第４の絶縁膜１４４との界面付近で再び小さくなるように変化するプロファイルを有している。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１４１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｄに電荷を注入するために必要な書き込み電圧を小さくすることができる。本実施の形態において、第１〜第５の絶縁膜１４１〜１４５のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【０１１３】
本実施の形態において、書き込み速度を速くするためには、第２の絶縁膜１４２および第４の絶縁膜１４４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１４３の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１４２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持時には、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１４２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持時と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１４２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【０１１４】
また、絶縁膜積層体１０２ｄでは、第３の絶縁膜１４３と小さなバンドギャップを持つ第２の絶縁膜１４２および第４の絶縁膜１４４との界面付近に主に電荷が蓄積されやすい。特に、本実施の形態では、第３の絶縁膜１４３の膜中で膜厚方向に窒素原子に対する酸素原子の組成比を変化させたことにより、膜中に多くの格子ギャップが存在することになり、多くのダングリングボンドが存在する。その結果、第３の絶縁膜１４３中には、電荷を捕獲するためのトラップ（電荷捕獲中心）が多く形成されるので、電荷蓄積能力を大きくすることができる。
【０１１５】
また、一旦第３の絶縁膜１４３の界面付近を中心とする領域に電荷が保持された状態では、第２の絶縁膜１４２および第４の絶縁膜１４４の存在によって、エネルギー障壁が大きくなり、第１の絶縁膜１４１または第５の絶縁膜１４５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１４１や第５の絶縁膜１４５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｃに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１１６】
従って、ＭＯＳ型半導体メモリ装置６０４は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた半導体メモリ装置である。
【０１１７】
なお、本実施の形態にかかるＭＯＳ型半導体メモリ装置６０４の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。また、ＭＯＳ型半導体メモリ装置６０４は、第１の実施の形態において説明した手順に準じて製造できる。
【０１１８】
［第５の実施の形態］
図１０は、本発明の第５の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。また、図１１は、図１０のＭＯＳ型半導体メモリ装置６０５のエネルギーバンド図である。
【０１１９】
本実施の形態のＭＯＳ型半導体メモリ装置６０５は、図１０に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｅと、この絶縁膜積層体１０２ｅの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、絶縁膜積層体１０２ｅが設けられており、この絶縁膜積層体１０２ｅは、第１の絶縁膜１５１と、第２の絶縁膜１５２と、第３の絶縁膜１５３と、第４の絶縁膜１５４と、第５の絶縁膜１５５と、スペーサー絶縁膜１５６と、を有する。絶縁膜積層体１０２ｅにおいては、第２の絶縁膜１５２、第３の絶縁膜１５３および第４の絶縁膜１５４の３層の積層体が一単位となり、スペーサー絶縁膜１５６を介して繰り返し３単位が積層されている。
【０１２０】
また、シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さで、ｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【０１２１】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０５において、第１の絶縁膜１５１、第５の絶縁膜１５５およびゲート電極１０３は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３と同様の構成であるため、説明を省略する。
【０１２２】
第２の絶縁膜１５２は、第１の絶縁膜１５１上に形成された窒化珪素膜（ＳｉＮ膜）である。この第２の絶縁膜１５２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有している。第２の絶縁膜１５２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
【０１２３】
第３の絶縁膜１５３は、第２の絶縁膜１５２上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。この第３の絶縁膜１５３は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１５３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【０１２４】
第４の絶縁膜１５４は、第３の絶縁膜１５３上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１５４は、第２の絶縁膜１５２と同様のエネルギーバンドギャップおよび膜厚を有している。
【０１２５】
スペーサー絶縁膜１５６は、第４の絶縁膜１５４上に形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。本実施の形態において、スペーサー絶縁膜１５６としては、第３の絶縁膜１５３と同様の膜を用いることができる。すなわち、スペーサー絶縁膜１５６は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。また、スペーサー絶縁膜１５６の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
【０１２６】
上記第２の絶縁膜１５２、第３の絶縁膜１５３、第４の絶縁膜１５４およびスペーサー絶縁膜１５６の材料としては、窒化珪素膜や窒化酸化珪素膜に限らず、金属酸化物などの絶縁材料を用いることができる。金属酸化物としては、第１の実施形態と同様のものを用いることができる。
【０１２７】
また、第１の絶縁膜１５１〜第５の絶縁膜１５５およびスペーサー絶縁膜１５６の成膜方法は、第１の実施の形態と同様に、熱酸化法やＣＶＤ法、原子拡散による酸化処理や窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域として中心的な役割を果たす第２の絶縁膜１５２、第３の絶縁膜１５３および第４の絶縁膜１５４を、プラズマ処理装置１００を用いたプラズマＣＶＤ法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置１００を用いるプラズマＣＶＤ法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。
【０１２８】
また、図１１に示したように、ＭＯＳ型半導体メモリ装置６０５は、第１の絶縁膜１５１および第５の絶縁膜１５５のバンドギャップ１５１ａおよび１５５ａが、これらの間に介在する中間積層体である第２の絶縁膜１５２、第３の絶縁膜１５３、第４の絶縁膜１５４およびスペーサー絶縁膜１５６のバンドギャップ１５２ａ，１５３ａ，１５４ａおよび１５６ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１５１および第５の絶縁膜１５５に接する位置には、最もバンドギャップの小さな第２の絶縁膜１５２および第４の絶縁膜１５４を介在させている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１５１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｅに電荷を注入するために必要な書き込み電圧を小さくすることができる。本実施の形態において、第１〜第５の絶縁膜１５１〜１５５およびスペーサー絶縁膜１５６のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。
【０１２９】
本実施の形態において、書き込み速度を速くするためには、第２の絶縁膜１５２および第４の絶縁膜１５４の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第３の絶縁膜１５３の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１５２の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１５２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜１５２の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。
【０１３０】
絶縁膜積層体１０２ｅでは、第３の絶縁膜１５３と、小さなバンドギャップを持つ第２の絶縁膜１５２および第４の絶縁膜１５４との界面付近に、主に電荷が蓄積されやすい。また、一旦第３の絶縁膜１５３の界面付近を中心とする領域に電荷が保持された状態では、第２の絶縁膜１５２および第４の絶縁膜１５４の存在によって、エネルギー障壁が大きくなり、第１の絶縁膜１５１または第５の絶縁膜１５５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１５１や第５の絶縁膜１５５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｅに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１３１】
従って、ＭＯＳ型半導体メモリ装置６０５は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた半導体メモリ装置である。
【０１３２】
なお、本実施の形態では、第２の絶縁膜１５２、第３の絶縁膜１５３および第４の絶縁膜１５４の積層体を１単位として３単位を繰り返し積層したが、繰り返し回数は２単位または４単位以上でもよい。また、本実施の形態では、第２の絶縁膜１５２、第３の絶縁膜１５３および第４の絶縁膜１５４の積層体を、スペーサー絶縁膜１５６を介して繰り返し積層したが、スペーサー絶縁膜１５６を設けなくてもよい。
【０１３３】
また、本実施の形態においても、第３の絶縁膜１５３中のシリコンに対する窒素の組成比または窒素に対する酸素の組成比を膜厚方向に変化させて、第３の絶縁膜１５３を、第３の実施の形態または第４の実施の形態に示したバンドギャップ構造と同様に構成することが可能である。
【０１３４】
さらに、図１０に示すＭＯＳ型半導体メモリ装置６０５において、第２の絶縁膜１５２を窒化酸化珪素膜（ＳｉＯＮ膜）、第３の絶縁膜１５３を窒化珪素膜（ＳｉＮ膜）、第４の絶縁膜１５４を窒化酸化珪素膜（ＳｉＯＮ膜）、スペーサー絶縁膜１５６を窒化珪素膜（ＳｉＮ膜）としてもよい。この場合のエネルギーバンド構造の一例を図１２に示した。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１５１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｅに電荷を注入するために必要な書き込み電圧を小さくすることができる。また、第３の絶縁膜１５３を中心とする領域に、主に電荷が蓄積されやすくなり、第１の絶縁膜１５１や第５の絶縁膜１５５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｅに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
【０１３５】
本実施の形態にかかるＭＯＳ型半導体メモリ装置６０４の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。また、ＭＯＳ型半導体メモリ装置６０４は、第１の実施の形態において説明した手順に準じて製造できる。
【０１３６】
［第６の実施の形態］
図１３は、本発明の第６の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。本実施の形態のＭＯＳ型半導体メモリ装置６０６は、図１３に示したように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に形成された絶縁膜１６１と、この絶縁膜１６１上に形成された第１のゲート電極１６２と、この第１のゲート電極１６２上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｆと、この絶縁膜積層体１０２ｆの上に形成された第２のゲート電極１６３と、を有している。シリコン基板１０１には、ゲート電極１６３の両側に位置するように、表面から所定の深さで、ｎ型拡散層である第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０１は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
【０１３７】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０６において、絶縁膜１６１は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１と同様の構成であり、また、ＭＯＳ型半導体メモリ装置６０６における第１のゲート電極１６２および第２のゲート電極１６３は、第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１のゲート電極１０３と同様の構成であるため説明を省略する。
【０１３８】
また、第１のゲート電極１６２と第２のゲート電極１６３との間の絶縁膜積層体１０２ｆとしては、上記第１〜第５の実施の形態のいずれかに記載した絶縁膜積層体１０２ａ〜１０２ｅと同様の構造のものを用いることができる。なお、図１３では絶縁膜積層体１０２ｆを構成する個々の絶縁膜は図示を省略した。
【０１３９】
上記第１〜第５の実施の形態に係るＭＯＳ型半導体メモリ装置６０１〜６０５（図１、図４、図６、図８および図１０）では、半導体層としてのシリコン基板１０１とゲート電極１０３との間で電荷を移動させたのに対し、本実施の形態に係るＭＯＳ型半導体メモリ装置６０６では、絶縁膜１６１上に形成された第１のゲート電極１６２と第２のゲート電極１６３との間で電荷を移動させることによりデータの書換えを行うことができる。
【０１４０】
以上のような構造のＭＯＳ型半導体メモリ装置６０６の動作例について説明する。まず、データ書き込み時には、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を０Ｖに保持し、第１のゲート電極１６２は浮遊として、第２のゲート電極１６３に所定の正の電圧を印加する。このとき、チャネル形成領域１０６に電子が蓄積されて反転層が形成され、その反転層内の電荷の一部がトンネル現象により絶縁膜１６１および第１のゲート電極１６２を介して絶縁膜積層体１０２ｆに移動する。もしくは、データ書き込み時に、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４、第２のソース・ドレイン１０５および第１のゲート電極１６２を０Ｖに保持し、第２のゲート電極１６３に所定の正の電圧を印加することで、第１のゲート電極１６２から電荷の一部を絶縁膜積層体１０２ｆに移動させてもよい。
そして、絶縁膜積層体１０２ｆに移動した電子は、その内部に形成された電荷捕獲中心に捕獲され、データの蓄積が行われる。この際、従来のデバイスでは、厚い絶縁膜を介して電荷を注入する必要があったために、書き込み電圧が大きいとか、書き込み速度が遅い等の問題が生じていた（図１４（a）を参照）。これに対して、本発明によれば、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜（例えば、第２の絶縁膜１１２，１２２，１３２，１４２，１５２）の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することにより、薄い絶縁膜を介して電荷を注入することが可能となる（図１４（ｄ）を参照）。そのため、本発明によるデバイスでは、書き込み電圧を小さくでき、書き込み速度を高速にすることが可能となる。
【０１４１】
データ読み出し時には、シリコン基板１０１の電位を基準として第１のソース・ドレイン１０４または第２のソース・ドレイン１０５のいずれか一方に０Ｖの電圧を印加し、もう一方に所定の電圧を印加する。さらに、第２のゲート電極１６３にも所定の電圧を印加する。第１のゲート電極１６２は浮遊とする。このように電圧を印加することにより、絶縁膜積層体１０２ｆ内に蓄積された電荷の有無や、蓄積された電荷の量に応じ、チャネルの電流量やドレイン電圧が変化する。従って、このチャンネル電流またはドレイン電圧の変化を検出することによって、データを外部に読み出すことができる。この際、従来のデバイスでは、厚い絶縁膜を介して電荷の有無やその量の情報を読み出すために、読み出し電圧が大きいとか、読み出し速度が遅い等の問題が生じていた（図１４（ｃ）を参照）。これに対して、本発明によれば、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜（例えば、第２の絶縁膜１１２，１２２，１３２，１４２，１５２）の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することにより、厚い絶縁膜を介しているものの、実効平均バリヤ障壁を小さくすることが可能となる（図１４（ｆ）を参照）。そのため、本発明によるデバイスでは、読み出し電圧を小さくでき、読み出し速度を高速にすることが可能となる。
【０１４２】
データの消去時には、シリコン基板１の電位を基準とし、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５の両方に０Ｖの電圧を印加し、第１のゲート電極１６２は浮遊として、第２のゲート電極１６３に所定の大きさの負の電圧を印加する。このような電圧の印加によって、絶縁膜積層体１０２ｆ内に保持されていた電子は絶縁膜１６１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜かれる。これにより、ＭＯＳ型半導体メモリ装置６０６は、絶縁膜積層体１０２ｆ内の電子蓄積量が低い消去状態に戻る。もしくは、データ消去時に、シリコン基板１
０１の電位を基準として、第１のソース・ドレイン１０４、第２のソース・ドレイン１０５および第１のゲート電極１６２を０Ｖに保持し、第２のゲート電極１６３に所定の負の電圧を印加することで、絶縁膜積層体１０２ｆ内に保持されていた電子を、絶縁膜１６１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜いてもよい。
この際、従来のデバイスでは、厚い絶縁膜を介して電荷を放出する必要があったために、消去電圧が大きいとか、消去速度が遅い等の問題が生じていた（図１４（ｂ）を参照）。これに対して、本発明によれば、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜（例えば、第２の絶縁膜１１２，１２２，１３２，１４２，１５２）の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定するために、薄い絶縁膜を介して電荷を放出することが可能となる（図１４（e）を参照）。そのため、本発明によるデバイスでは、消去電圧を小さくでき、消去速度を高速にすることが可能となる。
【０１４３】
ＭＯＳ型半導体メモリ装置６０６における情報の書き込み、読み出し、消去の方法は限定されるものではなく、上記とは異なる方式で書き込み、読み出しおよび消去を行ってもよい。また、第１のソース・ドレイン１０４と第２のソース・ドレイン１０５を固定せず、交互にソースまたはドレインとなるように機能させて１メモリセルで２ビット以上の情報の書き込み・読み出しを行えるようにすることで大容量化することもできる。
【０１４４】
本実施の形態に係るＭＯＳ型半導体メモリ装置６０６は、第１〜第５の実施の形態に係るＭＯＳ型半導体メモリ装置６０１〜６０５と同様に、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。なお、本実施の形態にかかるＭＯＳ型半導体メモリ装置６０６は、第１の実施の形態において説明した手順に準じて製造できる。
【０１４５】
以上、第１〜第６の実施の形態に関して述べたように、本発明は、絶縁膜中に存在する電荷によってメモリセルのしきい値が変化する範囲において種々変形して用いることができる。例えば、ＦＮトンネル現象、ホットエレクトロン注入現象、ホットホール注入現象、光電効果等々の物理現象を用いて情報の書き込み、読み出し、消去を行うことができる。
【０１４６】
次に、再び図１４を参照しながら上記実施の形態に係るＭＯＳ型半導体メモリ装置の作用について説明する。図１４（ａ）〜（ｃ）は、従来のＭＯＳ型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。また、同図（ｄ）〜（ｆ）は、本発明のＭＯＳ型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。なお、第１〜第６の実施の形態に係るＭＯＳ型半導体メモリ装置では、電荷は第１の絶縁膜から第５の絶縁膜の間に、ある分布で保持されることになるが、主として第３の絶縁膜内またはその界面付近を中心とする領域が電荷蓄積の中心を担う部分であることから、説明の便宜上、この部分を図１４では「電荷蓄積領域」と表現している。
【０１４７】
シリコン基板と電荷蓄積領域との間で電子が移動する確率は、エネルギー障壁ＥＢの大きさ（つまり、エネルギー障壁ＥＢの高さＨと幅Ｔ）に反比例する。第１の絶縁膜のバンドギャップを大きくすると、エネルギー障壁ＥＢの高さＨが高くなることから、シリコン基板側と電荷蓄積層側との間の電子の移動が制限される。また、第１の絶縁膜の膜厚を厚くした場合には、幅Ｔが大きくなることから、エネルギー障壁ＥＢも大きくなる。このように、第１の絶縁膜の膜厚を増加させることは、電荷蓄積領域側に保持された電子が第１の絶縁膜を介してシリコン基板側へ抜け出ることを防止する上で効果的な方法である。従って、ＭＯＳ型半導体メモリ装置において、電荷保持能力を向上させるためには、第１の絶縁膜のバンドギャップを大きく、かつ膜厚を厚くして、図１４（ｃ）に示したように、第１の絶縁膜によるエネルギー障壁ＥＢの高さＨと幅Ｔを大きくすればよい。
【０１４８】
しかし、第１の絶縁膜の膜厚を増加させると、例えば書き込み時にトンネル効果によるシリコン基板から電荷蓄積領域への電子の注入も起こりにくくなってしまい、図１４（ａ）に示したように、書き込み時に大きな書き込み電圧を印加しなければならなくなる。また、消去時にも同図（ｂ）に示したように大きな消去用電圧が必要になる。書き込み電圧と消去用電圧を下げるためには、第１の絶縁膜のバンドギャップを小さく、かつ膜厚を薄くすればよいが、そうするとエネルギー障壁ＥＢも小さくなるため、データ保持特性が低下してしまう。
【０１４９】
本発明では、上記第１〜第６の実施の形態に例示したように、大きなバンドギャップを有する第１の絶縁膜および第５の絶縁膜に隣接して、これらに比べて小さなバンドギャップを有する第２および第４の絶縁膜を設けた。このようなエネルギーバンド構造を採用することにより、図１４（ｄ）に示したように、書き込み時に、シリコン基板側から電子がバンドギャップの大きな第１の絶縁膜を通過して電荷蓄積領域へ移動する際には、エネルギー障壁ＥＢの幅は第１の絶縁膜相当のＴ１でよく、低い書き込み電圧でも電子の移動がスムーズに行われる。消去時も、図１４（ｅ）に示したように、電荷蓄積領域側からシリコン基板側へ電子が通過する際のエネルギー障壁ＥＢの幅はＴ１でよく、低い消去用電圧でも電子の移動がスムーズに行われる。なお、図示は省略するが、電荷蓄積領域から第５の絶縁膜を介してゲート電極１０３側へ電子を抜き出す場合も同様である。一方で、図１４（ｆ）に示したように、電荷蓄積領域に電子を保持した状態では、第１の絶縁膜（第５の絶縁膜）だけでなく、第２の絶縁膜（第４の絶縁膜）も含めてエネルギー障壁ＥＢとなることから幅Ｔは大きくなり、第１の絶縁膜（第５の絶縁膜）の膜厚を厚くしなくても、電荷蓄積領域から電荷が抜け出ることが防止され、優れた電荷保持特性が得られるのである。
【０１５０】
また、上記第１〜第６の実施の形態においては、絶縁膜の材質を変えることによりバンドギャップの大きさを制御した。しかし、絶縁膜の材質を変えることなく、プラズマ処理装置１００におけるプラズマＣＶＤの条件を変化させることによって、バンドギャップの大きさが異なる絶縁膜を順次積層形成することも可能である。すなわち、プラズマ処理装置１００においては、窒化珪素膜を成膜する際のプラズマＣＶＤ処理の条件、特に圧力条件を選定することにより、形成される窒化珪素膜のバンドギャップを所望の大きさにコントロールすることができる。このことを実験データに基づいて説明する。図１５および図１６は、プラズマ処理装置１００によりプラズマＣＶＤを実施し、単膜の窒化珪素膜を形成した場合の窒化珪素膜のバンドギャップと処理圧力との関係を示している。図１５は、窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用した場合の結果であり、図１６は、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用した場合の結果である。プラズマＣＶＤ条件は以下のとおりである。
【０１５１】
［共通条件］
処理温度（載置台）：４００℃
マイクロ波パワー：２ｋＷ（パワー密度１．０２Ｗ／ｃｍ２；透過板の面積あたり）
【０１５２】
［ＮＨ３／Ｓｉ２Ｈ６系］
処理圧力；１３．３Ｐａ（１００ｍＴｏｒｒ）〜１３３．３Ｐａ（１０００ｍＴｏｒｒ）
Ａｒガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
ＮＨ３ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；４または８ｍＬ／ｍｉｎ（ｓｃｃｍ）
【０１５３】
［Ｎ２／Ｓｉ２Ｈ６系］
処理圧力；２．７Ｐａ（２０ｍＴｏｒｒ）〜６６．７Ｐａ（５００ｍＴｏｒｒ）
Ａｒガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；２、４または８ｍＬ／ｍｉｎ（ｓｃｃｍ）
【０１５４】
なお、窒化珪素膜のバンドギャップは、薄膜特性測定装置ｎ＆ｋ Ａｎａｌｙｚｅｒ（商品名；ｎ＆ｋテクノロジー社製）を用いて計測した。
【０１５５】
図１５に示したように、ＮＨ３／Ｓｉ２Ｈ６系の成膜原料ガスを使用したプラズマＣＶＤでは、処理圧力を１３．３Ｐａ〜１３３．３Ｐａの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギャップが約５．１ｅＶから５．８ｅＶの範囲内で変化した。つまり、Ｓｉ２Ｈ６流量を一定にして処理圧力のみを変化させることによって、容易に所望のバンドギャップを有する窒化珪素膜を形成することができる。この場合、処理圧力を主として制御し、必要に応じてＳｉ２Ｈ６流量を従として制御することも出来る。例えば、Ｓｉ２Ｈ６流量は、３ｍＬ／ｍｉｎ（ｓｃｃｍ）以上４０ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましく、３ｍＬ／ｍｉｎ（ｓｃｃｍ）以上２０ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内がより好ましい。ＮＨ３流量は、５０ｍＬ／ｍｉｎ（ｓｃｃｍ）以上１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましく、５０ｍＬ／ｍｉｎ（ｓｃｃｍ）以上５００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内がより好ましい。さらに、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６／ＮＨ３）は、０．０１５以上０．２以下の範囲内が好ましく、０．０１５以上０．１以下の範囲内がより好ましい。
【０１５６】
また、図１６に示したように、Ｎ２／Ｓｉ２Ｈ６系の成膜原料ガスを使用したプラズマＣＶＤでは、処理圧力を２．７Ｐａ〜６６．７Ｐａの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギャップが約４．９ｅＶ以上５．８ｅＶ以下の範囲内で変化した。また、処理圧力が２．７Ｐａまたは６６．７Ｐａでは、Ｓｉ２Ｈ６ガスの流量を変化させることによっても、バンドギャップの大きさを変化させることができた。この場合、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６／Ｎ２）は、０．０１以上０．２以下の範囲内が好ましく、０．０１以上０．１以下の範囲内がより好ましい。
【０１５７】
以上のように、処理圧力と原料ガスの流量比を制御することにより、４．９ｅＶ以上のバンドギャップを有する窒化珪素膜を形成することが出来る。
【０１５８】
なお、比較のため、同様に処理圧力を変化させてＬＰＣＶＤにより窒化珪素膜を形成したが、バンドギャップは４．９ｅＶ〜５ｅＶと０．１ｅＶの範囲内の変化にとどまり、ＬＰＣＶＤではバンドギャップの制御は困難であった。
【０１５９】
以上のように、プラズマ処理装置１００を用いるプラズマＣＶＤ処理において、成膜されるバンドギャップの大きさを決定する主な要因は処理圧力である。従って、プラズマ処理装置１００を用いて、他の条件は一定にし、処理圧力のみを変化させることにより、相対的にバンドギャップの大きな窒化珪素膜と、小さな窒化珪素膜を容易に形成できることが確認された。
【０１６０】
［バンドギャップの大きな膜を形成する場合］
成膜する窒化珪素膜のバンドギャップを大きくする（例えば、バンドギャップを５ｅＶ〜７ｅＶの範囲内にする）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。
【０１６１】
窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮＨ３ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６ガス流量／ＮＨ３ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１５〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、ＮＨ３ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、上記流量比率になるように設定することができる。
【０１６２】
また、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮ２ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．０１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６ガス流量／Ｎ２ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｎ２ガスの流量は５０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１５００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜５ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
【０１６３】
［バンドギャップの小さな膜を形成する場合］
成膜する窒化珪素膜中のバンドギャップを小さくする（例えば、バンドギャップを２．５〜５ｅＶ未満の範囲内にする）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。
【０１６４】
窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮＨ３ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．００１〜１０％の範囲内、好ましくは０．０１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６ガス流量／ＮＨ３ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１５〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、ＮＨ３ガスの流量は２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜８００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．５〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
【０１６５】
また、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮ２ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６ガス流量／Ｎ２ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｎ２ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．５〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
【０１６６】
また、上記いずれの場合も、プラズマＣＶＤ処理の処理温度は、載置台２の温度を３００℃以上、好ましくは４００〜６００℃に設定することが好ましい。
【０１６７】
上記バンドギャップを大きくする場合の条件と、バンドギャップを小さくする場合の条件と、で交互にプラズマＣＶＤ処理を行なうことにより、バンドギャップが異なる窒化珪素膜を交互に堆積させることができる。特に、処理圧力のみによってバンドギャップの大小を容易に制御できることから、異なるバンドギャップを有する窒化珪素膜の積層体を形成する場合に連続的な成膜が可能になり、プロセス効率を向上させる上で極めて有利である。
【０１６８】
また、処理圧力の調節のみによって窒化珪素膜のバンドギャップが容易に調整可能になることから、様々なバンドギャップ構造の絶縁膜積層体を簡単に製造できる。そのため、優れたデータ保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を製造するためのプロセスに好ましく適用できるものである。
【０１６９】
次に、本発明の第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の絶縁膜積層体１０２ｂを形成する場合を例に挙げて、プラズマＣＶＤ処理について説明する。
【０１７０】
次に、ＭＯＳ型半導体メモリ装置６０１（図１参照）の絶縁膜積層体１０２ａを製造する場合を例に挙げ、圧力条件を変化させて行われるＭＯＳ型半導体メモリ装置の製造方法について説明を行う。ここでは代表的な手順の一例を挙げて説明する。なお、第１の絶縁膜１１１および第５の絶縁膜１１５の形成は、第１の実施の形態で説明したとおりであるのでここでは説明を省略する。
【０１７１】
第１の絶縁膜１１１の上に、プラズマ処理装置１００を用いプラズマＣＶＤ法によって第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４を順次形成する。第２の絶縁膜１１２を形成する場合は、第１の絶縁膜１１１に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第３の絶縁膜１１３を形成するときは、第２の絶縁膜１１２に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第４の絶縁膜１１４を形成する場合は、第３の絶縁膜１１３に比べてバンドギャップが大きくなる条件でプラズマＣＶＤを行う。図１に示した例では、第２の絶縁膜１１２と第４の絶縁膜１１４のバンドギャップの大きさが同じになるように、同じプラズマＣＶＤ条件で絶縁膜の成膜を行う。ただし、第２の絶縁膜１１２および第４の絶縁膜１１４のバンドギャップ１１２ａ，１１４ａは異なっていてもよい。各膜のバンドギャップの大きさは、前記のとおり、シラン系ガスの流量を一定にしてプラズマＣＶＤ処理の圧力条件のみを変化させることにより容易に制御できる。
【０１７２】
以上のような圧力制御による絶縁膜積層体の連続的な形成は、例えば、第２の実施の形態〜第６の実施の形態のＭＯＳ型半導体メモリ装置の製造にも同様に適用可能である。
【０１７３】
また、プラズマ処理装置１００を用いてプラズマＣＶＤを行う際に、１層の絶縁膜を形成する途中で、プラズマＣＶＤの処理圧力を徐々に変化させることも可能である。例えば、第１の実施の形態に係る図１のＭＯＳ型半導体メモリ装置６０１を製造する過程で、第３の絶縁膜１１３を形成する際に、例えば図１５に示したようにシラン系ガスの流量を一定にして処理圧力を少しずつ段階的に上昇または下降させたり、あるいは、例えば図１６に示したように、処理圧力を一定にしてシラン系ガスの流量を徐々に増減させたりすることにより、例えば図１７に示したようなエネルギーバンド構造を持つＭＯＳ型半導体メモリ装置を形成することができる。この場合、各処理圧力段階あるいは各ガス流量段階で成膜される窒化珪素膜の膜厚が同じになるようにすることが好ましい。図１７では、第３の絶縁膜１１３を形成する過程で、バンドギャップ１１３ａが少しずつ大きくなるように、処理圧力を変化させた例を示している。なお、図１７とは逆に、第３の絶縁膜１１３を形成する過程で、バンドギャップ１１３ａが少しずつ小さくなるようにすることも可能である。
【０１７４】
［メモリセルアレイの構成例］
次に、図１８〜図２７を参照して、本発明のＭＯＳ型半導体メモリ装置を適用可能な不揮発性メモリ（フラッシュメモリ）のメモリセルアレイの構成について説明する。上記第１〜第６の実施の形態に記載されたＭＯＳ型半導体メモリ装置を行列状に配置することにより、メモリセルアレイを形成することができる。メモリセルアレイの構造は特に限定されるものではなく、例えばＮＯＲ型、ＮＡＮＤ型などを適宜採用することができる。
【０１７５】
図１８は、本発明の実施の形態に係るＭＯＳ型半導体メモリ装置を有するメモリセルを直列に接続したＮＡＮＤ型のメモリセルアレイ７０１の構成例を示している。図１９は、図１８におけるＡ−Ａ線矢視の断面図である。また、図２０は、図１８に示したメモリセルアレイ７０１の等価回路図である。
【０１７６】
本実施の形態では、図１８に示したように、各ビット線ＢＬ１，ＢＬ２…に４個のメモリセル２１１〜２１４が直列に、かつ隣接するメモリセルがソース拡散層およびドレイン拡散層を共有する形で接続されている。このように直列に接続されたメモリセルがさらに多数配列されてＮＡＮＤ型のメモリセルアレイ７０１が構成される。
【０１７７】
図１９に断面構造を示したように、ｎ型シリコン基板２０１には、ｐウェル２０２が形成され、このｐウェル２０２上にメモリセル２１１〜２１４が直列に配列されている。配列された４個のメモリセル２１１〜２１４の一方の端には選択ゲート電極２２１が設けられ、他方の端には、選択ゲート電極２２２が設けられている。ｐウェル２０２に設けられたｎ型拡散層２５０は、各メモリセル２１１〜２１４のソース、ドレインとなる。なお、各メモリセル２１１〜２１４は、ｐ型シリコン基板やｐ型シリコン層に形成されていてもよい。
【０１７８】
各メモリセル２１１〜２１４は、ｐウェル２０２上に形成された第１の絶縁膜２３１と、第１の絶縁膜２３１上に形成された第２の絶縁膜２３２と、第２の絶縁膜２３２上に形成された第３の絶縁膜２３３と、第３の絶縁膜２３３上に形成された第４の絶縁膜２３４と、第４の絶縁膜２３４上に形成された第５の絶縁膜２３５と、第５の絶縁膜２３５の上に形成されたゲート電極２４０を有している。
【０１７９】
各メモリセル２１１〜２１４は、例えばＣＶＤ法等の方法で堆積させた絶縁膜２６０により覆われ、その上にビット線（ＢＬ１，ＢＬ２…）となるＡｌ等の金属製の配線２７０が設けられている。配線２７０は、コンタクト部２７１でｎ型拡散層２５０に接続されている。
【０１８０】
メモリセルアレイ７０１の一端のドレイン側は、選択ゲート２２１を介してビット線ＢＬ１，ＢＬ２…に接続され、他端のソース側は選択ゲート２２２を介して共通ソース線（接地線）２８０に接続されている。各メモリセルのゲート電極２４０は、ビット線ＢＬ１，ＢＬ２…と交差する方向に配設されてワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）を構成している。
【０１８１】
なお、図１９では、第１〜第５の絶縁膜２３１〜２３５とゲート電極２４０とを有する積層構造を示したが、各メモリセル２１１〜２１４の構成は、上記第１〜第６の実施の形態におけるＭＯＳ型半導体メモリ装置６０１〜６０６と同様にすることができる。すなわち、例えば本実施の形態における第１〜第５の絶縁膜２３１〜２３５を、第１〜第４の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０４における絶縁膜積層体１０２ａ〜１０２ｄと同様に構成にしてもよいし、あるいは、第５の実施の形態のＭＯＳ型半導体メモリ装置６０５における絶縁膜積層体１０２ｅのように、さらに多くの絶縁膜を有する構成としてもよい。また、本実施の形態においても、第６の実施の形態のＭＯＳ型半導体装置６０６のように、上下にゲート電極を有する構成を採用してもよい。
【０１８２】
また、本実施の形態では、４個のメモリセルを１つの単位として多数の単位からメモリセルアレイ７０１を構成した。しかし、より多くの数のメモリセルを１単位としてメモリセルアレイ７０１を形成することもできる。
【０１８３】
図２１〜図２３は、本発明の実施の形態に係るＭＯＳ型半導体メモリ装置を並列に接続したＮＯＲ型のメモリセルアレイの構成例を示している。図２１は、ＮＯＲ型のメモリセルアレイ７０２の平面図であり、図２２は、図２１におけるＢ−Ｂ線矢視の断面図を示す。また、図２３は、図２１のメモリセルアレイ７０２の等価回路図である。
【０１８４】
本実施の形態では、ビット線ＢＬ１，ＢＬ２…に並列に接続されたメモリセル３１１，３１２…，３２１，３２２…が多数マトリックス状に配列されてＮＯＲ型のメモリセルアレイ７０２が構成される。
【０１８５】
図２２に断面構造を示したように、ｎ型シリコン基板３０１にｐウェル３０２が形成され、このｐウェル３０２上にメモリセル３１１，３１２…，３２１，３２２…が形成されている。各メモリセルは、ｐウェル３０２上に形成された第１の絶縁膜３３１と、第１の絶縁膜３３１上に形成された第２の絶縁膜３３２と、第２の絶縁膜３３２上に形成された第３の絶縁膜３３３と、第３の絶縁膜３３３上に形成された第４の絶縁膜３３４と、第４の絶縁膜３３４上に形成された第５の絶縁膜３３５と、第５の絶縁膜３３５の上に形成されたゲート電極３４０を有している。ｐウェル３０２に設けられたｎ型拡散層３５０は、各メモリセルのソース、ドレインとなる。なお、各メモリセルは、ｐ型シリコン基板やｐ型シリコン層に形成されていてもよい。
【０１８６】
各メモリセルは、例えばＣＶＤ法等の方法で堆積させた絶縁膜３６０により覆われ、その上にＡｌ等の金属製の配線３７０が設けられている。配線３７０は、コンタクト部３７１でｎ型拡散層３５０に接続されている。各メモリセル３１１，３１２…，３２１，３２２…のゲート電極３４０は、ビット線ＢＬ１，ＢＬ２…と交差する方向に配設されたワード線ＷＬ１，ＷＬ２…と接続している。
【０１８７】
なお、図２２では、第１〜第５の絶縁膜３３１〜３３５とゲート電極３４０との積層構造を有するＭＯＳ型メモリ構造を示したが、各メモリセル３１１，３１２…，３２１，３２２…の構成は、上記第１〜第６の実施の形態におけるＭＯＳ型半導体メモリ装置６０１〜６０６と同様にすることができる。すなわち、例えば本実施の形態における第１〜第５の絶縁膜３３１〜３３５を、第１〜第４の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０４における絶縁膜積層体１０２ａ〜１０２ｄと同様に構成してもよいし、あるいは、第５の実施の形態のＭＯＳ型半導体メモリ装置６０５における絶縁膜積層体１０２ｅのように、さらに多くの絶縁膜を有する構成としてもよい。また、本実施の形態においても、第６の実施の形態のＭＯＳ型半導体装置６０６のように、上下にゲート電極を有する構成を採用してもよい。
【０１８８】
［縦型メモリセルの構成例］
本発明のＭＯＳ型半導体メモリ装置を用いて、縦型構造の半導体メモリセルを構成することもできる。図２４は縦型メモリセルの平面図であり、図２５は、図２４におけるＣ-Ｃ線矢視の断面図である。なお、図２４には、４つの縦型メモリセル４００を示している。
【０１８９】
本実施の形態では、第１の導電型（例えばｐ型）のシリコン基板４０１を用いる。シリコン基板４０１には、格子状の溝４０２により分離された複数のシリコン柱４０３が配列されている。各縦型メモリセル４００は、各シリコン柱４０３を中心に形成されている。すなわち、ｐ型シリコン柱４０３の周囲を取り囲むように、第１の絶縁膜４１１を介して、第２の絶縁膜４１２、第３の絶縁膜４１３、第４の絶縁膜４１４および第５の絶縁膜４１５がこの順に形成され、さらにその外側にゲート電極４２０が形成されている。そして、各縦型メモリセル４００を覆うように、溝４０２には所定の厚みで絶縁膜４０４が形成されている。なお、シリコン柱４０３は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。
【０１９０】
また、各ｐ型シリコン柱４０３の上部には、第２の導電型としてｎ型拡散層のドレイン４３１が形成されている。また、ｐ型シリコン柱４０３の下方には、ｎ型拡散層のソース４３２が形成されている。このように、縦型メモリセル４００は、ＭＯＳＦＥＴ構造をなしている。
【０１９１】
本実施の形態において、ゲート電極４２０は、図示しないワード線に接続している。縦型メモリセル４００は絶縁膜４０４により覆われ、その上にメモリセルのドレイン４３１を共通接続するビット線ＢＬとなるＡｌ等の金属配線４４０が設けられている。金属配線４４０は、ワード線（図示省略）と交差する方向に延び、コンタクト部４４１においてドレイン４３１に接続している。
【０１９２】
本実施の形態に係る縦型メモリセル４００では、図示しない選択ワード線を介してゲート電極４２０に正の電圧を印加し、選択ビット線ＢＬに０Ｖを印加することにより、選択された縦型メモリセル４００においてシリコン基板４０１のシリコン柱４０３から電子をトンネル現象によって絶縁膜積層体に注入し、データの書き込みを行う。データが書き込まれた状態の縦型メモリセル４００は、しきい値電圧が変化するので、読み出しは、ワード線に所定の読み出し電圧を印加し、縦型メモリセルに電流が流れるか否かでデータの有無（「０」または「１」）を判断することができる。
【０１９３】
なお、本実施の形態の各縦型メモリセル４００において、第１〜第５の絶縁膜４１１〜４１５およびゲート電極４２０は、シリコン柱４０３の側壁を取り囲むように形成してもよいし、あるいは、シリコン柱４０３の側壁の一部分に形成してもよい。
【０１９４】
また、本実施の形態において電荷を蓄積する領域となる絶縁膜積層体（第１〜第５の絶縁膜４１１〜４１５）は、例えば第１〜第４の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０４の絶縁膜積層体１０２ａ〜１０２ｄの積層方向を横にして配置した構造にしてもよいし、あるいは、第５の実施の形態のＭＯＳ型半導体メモリ装置６０５のように、さらに多くの絶縁膜を有する絶縁膜積層体１０２ｅの積層方向に横にして配置した構成としてもよい。また、本実施の形態においても、第６の実施の形態のＭＯＳ型半導体装置６０６のように、二層のゲート電極を設け、それらを横方向に積層した構成にしてもよい。
【０１９５】
［積層型メモリセルアレイの構成例］
本発明のＭＯＳ型半導体メモリ装置を適用した縦型構造の半導体メモリセルを半導体基板に対して垂直方向に積層することにより、積層型メモリセルアレイを形成することもできる。図２６は、縦型メモリセルを積層した積層型メモリセルアレイ７０３の平面図であり、図２７はそのＤ−Ｄ線矢視における断面図である。なお、図２６には、４つの積層型メモリセルアレイ７０３を示している。
【０１９６】
図２７に示したように、本実施の形態にかかる積層型メモリセルアレイ７０３では、第１の導電型（例えばｐ型）のシリコン基板５０１を用いる。シリコン基板５０１には、格子状の溝５０２により分離された複数のシリコン柱５０３が配列され、各シリコン柱５０３を中心にそれぞれ縦型メモリセル５００が縦に複数段（図２７では２段のみ図示）配列されて、積層型メモリセルアレイ７０３が形成されている。シリコン基板５０１に形成された溝５０２には、縦型メモリセル５００を覆うように、所定の厚みで絶縁膜５０４が形成されている。なお、シリコン柱５０３は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。
【０１９７】
各縦型メモリセル５００は、シリコン柱５０３の周囲を取り囲むように形成されている。すなわち、縦型メモリセル５００は、シリコン柱５０３の側方に、第１の絶縁膜５１１、第２の絶縁膜５１２、第３の絶縁膜５１３、第４の絶縁膜５１４および第５の絶縁膜５１５が順に形成され、さらにその外側にゲート電極５２０が形成された積層構造を有している。シリコン柱５０３の上部と下部の側方には、それぞれ絶縁膜５０５を介して選択ゲート５２１，５２２が設けられている。また、シリコン柱５０３の上部には、ドレインとなる第２の導電型のｎ型拡散層５３１が形成されている。シリコン柱５０３の側部には、隣接する縦型メモリセル５００どうしを直列に接続するソース、ドレインとなるｎ型拡散層５３２が複数設けられており、さらに、シリコン柱５０３の下方には、各縦型メモリセル５００に共通したソースとして、ｎ型拡散層５３３が形成されている。このように、縦型メモリセル５００は、ＭＯＳＦＥＴ構造をなしている。なお、本実施の形態の変形例として、ｎ型拡散層５３２は設けなくてもよい。
【０１９８】
このように、本実施の形態の積層型メモリセルアレイ７０３では、複数の縦型メモリセル５００を、シリコン基板５０１上に形成した一つのシリコン柱５０３で垂直方向に直列に接続した構造である。縦型メモリセル５００のゲート電極５２０は、行方向に連続的に配設されてワード線（図示省略）を形成している。また、縦型メモリセル５００を覆う絶縁膜５０４の上に、縦型メモリセル５００のドレイン５３１を共通接続するビット線ＢＬとなるＡｌ等の金属配線５４０が設けられている。金属配線５４０は、ワード線と交差する方向に延び、コンタクト部５４１においてドレイン５３１に接続している。そして、ドレイン側は選択ゲート５２１を介してビット線ＢＬに接続され、ソース側は選択ゲート５２２を介して共通ソース線（ｎ型拡散層５３３）に接続されている。この積層型メモリセルアレイ７０３の等価回路図は、図１８に示したＮＡＮＤ型メモリセルアレイと同様である。
【０１９９】
なお、各縦型メモリセル５００において、第１〜第５の絶縁膜５１１〜５１５およびゲート電極５２０は、シリコン柱５０３の側壁を取り囲むように形成してもよいし、シリコン柱５０３の側壁の一部分に形成してもよい。
【０２００】
また、各縦型メモリセル５００において電荷を蓄積する領域となる絶縁膜積層体（第１〜第５の絶縁膜５１１〜５１５）は、例えば第１〜第４の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０４の絶縁膜積層体１０２ａ〜１０２ｄの積層方向が横になるように配置した構造にしてもよいし、あるいは、第５の実施の形態のＭＯＳ型半導体メモリ装置６０５のように、さらに多くの絶縁膜を有する絶縁膜積層体１０２ｅを積層方向が横になるように配置した構成としてもよい。また、本実施の形態においても、第６の実施の形態のＭＯＳ型半導体装置６０６のように、二層のゲート電極を設け、それらを横方向に積層した構成にしてもよい。
【０２０１】
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。例えば、以上に挙げた各実施形態では、ｎチャネル型のＭＯＳ型半導体メモリ装置を例に挙げたが、ｐチャネル型の半導体メモリ装置の場合は、不純物導電型を逆にすればよい。
【図面の簡単な説明】
【０２０２】
【図１】本発明の第１の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図２】図１に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図３】絶縁膜の形成に適したプラズマ処理装置の一例を示す概略断面図である。
【図４】本発明の第２の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図５】図４に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図６】本発明の第３の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図７】図６に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図８】本発明の第４の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図９】図８に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図１０】本発明の第５の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図１１】図１０に示したＭＯＳ型半導体メモリ装置のエネルギーバンド図である。
【図１２】図１０に示したＭＯＳ型半導体メモリ装置の別の例のエネルギーバンド図である。
【図１３】本発明の第６の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。
【図１４】従来技術との対比において本発明の作用を説明する原理図であり、（ａ）〜（ｃ）は従来技術におけるエネルギーダイアグラムを示し、（ｄ）〜（ｆ）は本発明におけるエネルギーダイアグラムを示す。
【図１５】成膜原料ガスとしてアンモニアを用いたプラズマＣＶＤにおける処理圧力とバンドギャップとの関係を示すグラフ図面。
【図１６】成膜原料ガスとして窒素を用いたプラズマＣＶＤにおける処理圧力とバンドギャップとの関係を示すグラフ図面。
【図１７】図１に示したＭＯＳ型半導体メモリ装置の変形例を示すエネルギーバンド図である。
【図１８】本発明のＭＯＳ型半導体メモリ装置を適用可能なＮＡＮＤ型メモリセルアレイの平面図である。
【図１９】図１８におけるＡ−Ａ線矢視の断面図である。
【図２０】図１８に示したメモリセルアレイの等価回路図である。
【図２１】本発明のＭＯＳ型半導体メモリ装置を適用可能なＮＯＲ型メモリセルアレイの平面図である。
【図２２】図２１におけるＢ−Ｂ線矢視の断面図である。
【図２３】図２１に示したメモリセルアレイの等価回路図である。
【図２４】本発明のＭＯＳ型半導体メモリ装置を適用可能な縦型メモリセルアレイの平面図である。
【図２５】図２４におけるＣ−Ｃ線矢視の断面図である。
【図２６】本発明のＭＯＳ型半導体メモリ装置を適用可能な積層型メモリセルアレイの平面図である。
【図２７】図２６におけるＤ−Ｄ線矢視の断面図である。
【符号の説明】
【０２０３】
１…チャンバー（処理室）、２…載置台、３…支持部材、５…ヒータ、１２…排気管、１４，１５…ガス導入部、１６…搬入出口、１７…ゲートバルブ、１８…ガス供給機構、１９ａ…窒素含有ガス供給源、１９ｂ…Ｓｉ含有ガス供給源、１９ｃ…不活性ガス供給源、２４…排気装置、２７…マイクロ波導入機構、２８…透過板、３１…平面アンテナ部材、３２…マイクロ波放射孔、３７…導波管、３９…マイクロ波発生装置、５０…制御部、１００…プラズマ処理装置、１０１…シリコン基板、１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆ…絶縁膜積層体、１０３…ゲート電極、１０４…第１のソース・ドレイン、１０５…第２のソース・ドレイン、１１１…第１の絶縁膜、１１２…第２の絶縁膜、１１３…第３の絶縁膜、１１４…第４の絶縁膜、１１５…第５の絶縁膜、６０１，６０２，６０３，６０４，６０５，６０６…ＭＯＳ型半導体メモリ装置、Ｗ…半導体ウエハ（基板）
【特許請求の範囲】
【請求項１】
半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層した絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置であって、
前記絶縁膜積層体を構成する絶縁膜のうち、前記半導体層に最も近い位置に設けられた絶縁膜および前記ゲート電極に最も近い位置に設けられた絶縁膜は、これらの間に介在する二以上の絶縁膜と比較して大きなバンドギャップを有していることを特徴とするＭＯＳ型半導体メモリ装置。
【請求項２】
前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも大きなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも小さなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
を備えていることを特徴とする請求項１に記載のＭＯＳ型半導体メモリ装置。
【請求項３】
前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも小さなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも大きなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
を備えていることを特徴とする請求項１に記載のＭＯＳ型半導体メモリ装置。
【請求項４】
前記第１の絶縁膜と前記第５の絶縁膜との間に、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を含む中間積層体が繰り返し形成されていることを特徴とする請求項２または３に記載のＭＯＳ型半導体メモリ装置。
【請求項５】
前記第１の絶縁膜は、前記半導体層に接して設けられていることを特徴とする請求項２ないし４のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項６】
前記第１の絶縁膜は、前記半導体層に接して設けられた絶縁層と、該絶縁層に接して設けられた電極層と、を介して設けられていることを特徴とする請求項２ないし４のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項７】
前記第１の絶縁膜と前記第５の絶縁膜が酸化珪素膜であり、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜が、窒化珪素膜、窒化酸化珪素膜または金属酸化膜であることを特徴とする請求項２ないし６のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項８】
前記第３の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが大きいエネルギーバンド構造を有していることを特徴とする請求項２ないし７のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項９】
前記第３の絶縁膜は窒化酸化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中の窒素に対する酸素の組成比が、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ膜中央部において大きい酸素濃度プロファイルを有していることを特徴とする請求項８に記載のＭＯＳ型半導体メモリ装置。
【請求項１０】
前記第３の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが小さいエネルギーバンド構造を有していることを特徴とする請求項２ないし７のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１１】
前記第３の絶縁膜は窒化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中のシリコンに対する窒素の組成比が、前記第２の絶縁膜との界面付近および第４の絶縁膜との界面付近に比べ膜中央部において大きい窒素濃度プロファイルを有していることを特徴とする請求項１０に記載のＭＯＳ型半導体メモリ装置。
【請求項１２】
前記第２の絶縁膜および前記第４の絶縁膜の膜厚が、前記第３の絶縁膜の膜厚に比べて薄いことを特徴とする請求項２ないし請求項１１のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１３】
前記第１の絶縁膜と前記第５の絶縁膜の膜厚が０．５ｎｍ以上２０ｎｍ以下の範囲内であることを特徴とする請求項２ないし１２のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１４】
前記半導体層の伝導帯における電子ポテンシャルエネルギーが、前記第２の絶縁膜の伝導帯における電子ポテンシャルエネルギーに比べて、データ書き込み時には高く、データ読み出し時およびデータ保持時には低いことを特徴とする請求項２ないし１３のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１５】
前記半導体層が柱状シリコン層であり、その側方に前記絶縁膜積層体および前記ゲート電極を設けた縦型積層構造を有することを特徴とする請求項２ないし１４のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１６】
請求項１ないし請求項１５のいずれかに記載のＭＯＳ型半導体メモリ装置を直列に配列したことを特徴とするＮＡＮＤ型メモリセルアレイ。
【請求項１７】
請求項１ないし請求項１５のいずれかに記載のＭＯＳ型半導体メモリ装置を並列に配列したことを特徴とするＮＯＲ型メモリセルアレイ。
【請求項１】
半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層した絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置であって、
前記絶縁膜積層体を構成する絶縁膜のうち、前記半導体層に最も近い位置に設けられた絶縁膜および前記ゲート電極に最も近い位置に設けられた絶縁膜は、これらの間に介在する二以上の絶縁膜と比較して大きなバンドギャップを有していることを特徴とするＭＯＳ型半導体メモリ装置。
【請求項２】
前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも大きなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも小さなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
を備えていることを特徴とする請求項１に記載のＭＯＳ型半導体メモリ装置。
【請求項３】
前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも小さなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも大きなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
を備えていることを特徴とする請求項１に記載のＭＯＳ型半導体メモリ装置。
【請求項４】
前記第１の絶縁膜と前記第５の絶縁膜との間に、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜を含む中間積層体が繰り返し形成されていることを特徴とする請求項２または３に記載のＭＯＳ型半導体メモリ装置。
【請求項５】
前記第１の絶縁膜は、前記半導体層に接して設けられていることを特徴とする請求項２ないし４のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項６】
前記第１の絶縁膜は、前記半導体層に接して設けられた絶縁層と、該絶縁層に接して設けられた電極層と、を介して設けられていることを特徴とする請求項２ないし４のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項７】
前記第１の絶縁膜と前記第５の絶縁膜が酸化珪素膜であり、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜が、窒化珪素膜、窒化酸化珪素膜または金属酸化膜であることを特徴とする請求項２ないし６のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項８】
前記第３の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが大きいエネルギーバンド構造を有していることを特徴とする請求項２ないし７のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項９】
前記第３の絶縁膜は窒化酸化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中の窒素に対する酸素の組成比が、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ膜中央部において大きい酸素濃度プロファイルを有していることを特徴とする請求項８に記載のＭＯＳ型半導体メモリ装置。
【請求項１０】
前記第３の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第２の絶縁膜との界面付近および前記第４の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが小さいエネルギーバンド構造を有していることを特徴とする請求項２ないし７のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１１】
前記第３の絶縁膜は窒化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中のシリコンに対する窒素の組成比が、前記第２の絶縁膜との界面付近および第４の絶縁膜との界面付近に比べ膜中央部において大きい窒素濃度プロファイルを有していることを特徴とする請求項１０に記載のＭＯＳ型半導体メモリ装置。
【請求項１２】
前記第２の絶縁膜および前記第４の絶縁膜の膜厚が、前記第３の絶縁膜の膜厚に比べて薄いことを特徴とする請求項２ないし請求項１１のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１３】
前記第１の絶縁膜と前記第５の絶縁膜の膜厚が０．５ｎｍ以上２０ｎｍ以下の範囲内であることを特徴とする請求項２ないし１２のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１４】
前記半導体層の伝導帯における電子ポテンシャルエネルギーが、前記第２の絶縁膜の伝導帯における電子ポテンシャルエネルギーに比べて、データ書き込み時には高く、データ読み出し時およびデータ保持時には低いことを特徴とする請求項２ないし１３のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１５】
前記半導体層が柱状シリコン層であり、その側方に前記絶縁膜積層体および前記ゲート電極を設けた縦型積層構造を有することを特徴とする請求項２ないし１４のいずれかに記載のＭＯＳ型半導体メモリ装置。
【請求項１６】
請求項１ないし請求項１５のいずれかに記載のＭＯＳ型半導体メモリ装置を直列に配列したことを特徴とするＮＡＮＤ型メモリセルアレイ。
【請求項１７】
請求項１ないし請求項１５のいずれかに記載のＭＯＳ型半導体メモリ装置を並列に配列したことを特徴とするＮＯＲ型メモリセルアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２００９−２７１３４（Ｐ２００９−２７１３４Ａ）
【公開日】平成２１年２月５日（２００９．２．５）
【国際特許分類】
【出願番号】特願２００８−９２４２０（Ｐ２００８−９２４２０）
【出願日】平成２０年３月３１日（２００８．３．３１）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【Ｆターム（参考）】
【公開日】平成２１年２月５日（２００９．２．５）
【国際特許分類】
【出願日】平成２０年３月３１日（２００８．３．３１）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【Ｆターム（参考）】
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