【課題】ビット線及びワード線の抵抗の低い半導体装置、及びその製造方法を提供する。
【解決手段】第１のシリサイド層及び第１のポリシリコン層６を含むビット線ＢＬと、ビット線ＢＬ上に形成された基部１４ａ及び基部１４ａに立設された柱状のボディ部１４ｃを有する第２のシリコン層１４と、基部１４ａに形成されたソースドレイン領域ＳＤ_１と、ビット線ＢＬの一部を貫通して基板１と第２のシリコン層１４を連結する第１のシリコン層１３と、ボディ部１４ｃを覆うゲート絶縁膜１７を介してボディ部１４ｃを覆うゲート電極１８と、ボディ部１４ｃ上に形成されてゲート電極１８に接続される第２のシリサイド層及び第２のポリシリコン層２３を含むワード線ＷＬと、ワード線ＷＬを貫通してボディ部１４ｃの上方に接続されるソースドレイン領域ＳＤ_２を有する第３のシリコン層３４とを具備してなる。 （もっと読む）

【課題】動作速度が向上し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０１上に所定間隔を空けて形成され、順に積層された第１の絶縁膜１０２、電荷蓄積層１０３、金属酸化物を含む第２の絶縁膜１０４、及び制御ゲート電極１０５をそれぞれ有する複数のワードラインと、ワードラインの側面及びワードライン間の半導体基板表面を覆う膜厚が１５ｎｍ以下の第３の絶縁膜１１０と、互いに隣接ワードラインの制御ゲート電極１０５間に形成された第４の絶縁膜１１１と、第３の絶縁膜１１０及び第４の絶縁膜１１１に囲まれ、互いに隣接するワードラインの電荷蓄積層間１０３に位置する空洞部１１２と、を備える。 （もっと読む）

【課題】動作速度を向上させた半導体記憶装置を提供する。
【解決手段】半導体基板１上に形成された複数のワードラインＷＬと、前記複数のワードラインの両端にそれぞれ１つずつ配置され、隣接するワードラインＷＬ１との間隔Ｌ１がワードラインＷＬの幅Ｌ２の３倍以上となる選択トランジスタＳＴと、ワードラインＷＬ及び選択トランジスタＳＴの上面を覆うように形成された層間絶縁膜１６と、ワードラインＷＬ間に位置し、上部を層間絶縁膜１６に覆われた第１の空洞部２０と、選択トランジスタＳＴに隣接するワードラインＷＬ１の選択トランジスタＳＴに対向する側壁部に形成され、上部が層間絶縁膜１６に覆われた第２の空洞部２０と、選択トランジスタＳＴの側壁部に形成され、上部が層間絶縁膜１６に覆われた第３の空洞部２０と、を備える。 （もっと読む）

方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも１つの第１のトランジスタ（１１０）を担持する半導体層（１０３）が絶縁層（１０２、１０５）に接合される組み立てステップと、半導体層および第１のトラッピングゾーンが容量結合されるように、第１のトラッピングゾーン（２２０）が所定の第１の深さで絶縁層に形成される形成ステップであって、前記第１のトラッピングゾーンが、前記第１のトランジスタのチャネルの少なくとも下に延び、かつ前記第１のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第１のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第２のトランジスタのチャネルの少なくとも下に延びる第２のトラッピングゾーンが、第１のトラッピングゾーンに使用されるのとは異なるエネルギーおよび／または用量および／または原子の第２の注入によって形成される。
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【課題】異なる配線層間で互いに直交する配線群を接続する際、接続信頼性が高く良好なスペース効率でレイアウト可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、予め設定された配列順で第１配線層に形成されそれぞれＹ方向（第１の方向）に延伸される複数の第１の配線２０と、第２配線層に形成される複数の第２の配線２１と、配列順が互いに一致する第１の配線２０及び第２の配線２１の間を電気的に接続する複数のコンタクト２３とを備えている。各々の第２の配線２１は、Ｙ方向に直交するＸ方向（第２の方向）に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部２１ａと、他方のトラックに沿って延伸される配線部２１ｂと、２つの配線部２１ａ、２１ｂの間を接続する接続部２１ｃとにより構成され、接続部２１ｃに複数のコンタクト２３が形成されている。 （もっと読む）

【課題】隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することを目的としている。
【解決手段】フラッシュメモリの隣接ワードライン間を埋め込む絶縁膜としてＯ_３−ＴＥＯＳ膜が埋め込まれており、特にビットライン上の隣接ワードライン間が下地依存性を有するＯ_３−ＴＥＯＳ膜１０９によってシームレスに埋め込まれていることを特徴としている。 （もっと読む）

【課題】ＹＵＰＩＮ効果を抑えるようなセルの配置デザインを実現することができ、メモリセルの微細化及び高集積化をはかる。
【解決手段】ストライプ状の素子形成領域１１が並列配置され、各々の素子形成領域１１に電荷蓄積層１２と制御ゲート１３を有する不揮発性メモリセルが複数個設けられた不揮発性半導体記憶装置であって、電荷蓄積層１２は、互いに異なる素子形成領域１１間で隣接するもの同士が、ストライプ方向にずらして配置されている。 （もっと読む）

【課題】トランジスタの動作時に半導体基板から制御ゲート電極に抜けるリーク電流を低減して閾値のばらつきを低減させる
【解決手段】シリコン基板１は、トレンチ１ａに素子分離用絶縁膜２ａを埋め込んでＳＴＩ２を形成し、活性領域３を分離形成している。シリコン基板１の活性領域３の表面には第１のゲート絶縁膜５、浮遊ゲート電極６、第２のゲート絶縁膜７、制御ゲート電極８が積層形成されたゲート電極ＭＧが設けられている。ＳＴＩ２のトレンチ１ａの内壁面には素子分離用絶縁膜２ａとの間に５Åの膜厚のアルミナ膜からなる絶縁薄膜４が設けられている。これにより、素子分離用絶縁膜２ａがポリシラザンのような塗布型酸化膜を用いた場合でも、不純物に起因した固定電荷を中和してリーク電流の低減を図れる。 （もっと読む）

【課題】分割されたメモリアレイの端部について、ダミーパターンを配置することにより、面積増加要因となってしまう。
【解決手段】分割されたメモリアレイの端部Ｙ１列に構成された回路をメモリセルトランジスタと同形状のブロック選択トランジスタＢＴで構成する。主ビット線ＧＢと副ビット線ＬＢとの接続部のパターンをメモリセル（Ｙ２，Ｙ３列）と同形状にすることで、パターンを均一にすることができメモリアレイ生成用のダミーパターンを不要とする。 （もっと読む）

【課題】隣接するメモリセル間の干渉に起因するメモリセルの誤動作を回避する半導体装置の製造方法を提供する。
【解決手段】本発明の例に関わる半導体装置の製造方法は、半導体基板上に、トンネル絶縁膜を挟んで、上部及びチャネル幅方向の側部の一部が露出する複数の浮遊ゲート電極１０ａを形成する工程と、浮遊ゲート電極１０３ａの露出表層部を化学反応させて、電極間絶縁膜の最下層となる第１の絶縁膜１０９ａを浮遊ゲート電極１０３ａ上に形成するのと同時に、浮遊ゲート電極１０３ａの上部のチャネル幅方向の幅を、浮遊ゲート電極１０３ａの下部のチャネル幅方向の幅よりも狭くする工程と、電極間絶縁膜１０９ａ上に互いに対向する浮遊ゲート電極１０３ａの間に一部が埋め込まれている制御ゲート電極を形成する工程と、を具備する。 （もっと読む）

【課題】ＤＲＡＭにおいて微細化を進め、さらにメモリセルに縦型のＭＯＳトランジスタを使用すると、隣接ワード線間の寄生容量が増加する。ＤＲＡＭを安定動作させるためには、この寄生容量によって発生するカップリングノイズを低減する必要がある。また、ワード線間のカップリングノイズを低減する際にチップサイズの増加を抑制する必要がある。
【解決手段】ワード線（上層ワード線ＵＷＬ）の配線順序を入れ換えるツイスト接続部ＷＣＡ１をワード線のほぼ中央部に設け、そのツイスト接続部ＷＣＡ１の下部領域に、ワード線の非選択状態の電位レベルを出力するレベル安定化回路ＴＲを配置する。 （もっと読む）

【課題】読み出し回路・書き込み回路によるビット線容量の増大を抑制することを可能とした半導体記憶装置を提供する。
【解決手段】 ビット線対ＢＬ、／ＢＬは、たとえば１６個のメモリセルＭＣｉ（ｉ＝０〜１５）毎に分割されており、この分割された分割ビット線対ＢＢＬ、／ＢＢＬ毎に１カラムを構成している。１カラムを構成する１６個のメモリセルＭＣｉ毎に、読み出し回路１２、及び書き込み回路１３が設けられている。読み出し回路１２は、分割ビット線対ＢＢＬ、／ＢＢＬのいずれか一方に接続され片側ビット線読み出し方式を採用する検知回路１２１を備えている。書き込み回路１３は、読み出し回路１２とはエリア的に分離された形で配置されている。 （もっと読む）

【課題】近接効果を低減してカップリング係数を増大し、かつ制御ゲート電極−基板間のリーク電流を低減する。
【解決手段】半導体基板１０と、半導体基板１０上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に第１の方向に沿って所定間隔を空けて形成された浮遊ゲート電極１２と、ゲート絶縁膜１１上の浮遊ゲート電極１２間に前記第１の方向に直交する第２の方向に沿って帯状に形成された絶縁膜１４と、絶縁膜１４上方に前記第２の方向に沿って帯状に形成され側面が浮遊ゲート電極１２の側面と対向する制御ゲート電極１６と、浮遊ゲート電極１２と制御ゲート電極１６との間、及び制御ゲート電極１６と絶縁膜１４との間に形成され、膜厚が絶縁膜１４の膜厚より大きいインターポリ絶縁膜１５と、を備える。 （もっと読む）

【課題】ＤＲＡＭ等の半導体集積回路装置の微細化を図り、また、高性能化を図る。
【解決手段】周辺回路領域に横型のｎチャネル型ＭＩＳＦＥＴを形成した後、その上部に酸化シリコン膜２３を形成し、さらにその上部であって、メモリセル領域ＭＡに、縦型の情報転送用ＭＩＳＦＥＴＱｓであって、下層からｎ型多結晶シリコン膜４１、ノンドープの多結晶シリコン膜４３およびｎ型多結晶シリコン膜４７よりなる半導体柱を有し、ノンドープの多結晶シリコン膜４３の上下には、窒化シリコン膜４２、４６が形成され、半導体柱の側壁に形成された酸化シリコン膜５３をゲート絶縁膜とし、また、ｎ型多結晶シリコン膜５５、５７をゲート電極とする情報転送用ＭＩＳＦＥＴＱｓを形成し、さらに、ｎ型多結晶シリコン膜４７の上部に、情報蓄積用容量素子Ｃを形成する。 （もっと読む）

【課題】素子分離絶縁膜上に形成されたキャパシタを有する半導体装置において、寄生容量を抑制すること。
【解決手段】本発明は半導体基板１０に設けられた素子分離絶縁膜１２と、素子分離絶縁膜上に設けられた導電層２２と、導電層を覆うように設けられた層間絶縁膜３０と、層間絶縁膜内であって導電層上に接触して設けられた金属からなる下層電極４２と、層間絶縁膜内であって下層電極上に設けられた誘電体層４９と、層間絶縁膜内であって誘電体層上に設けられた金属からなる上層電極５２と、を具備する半導体装置およびその製造方法である。 （もっと読む）

高速で低電力のメモリ素子は、非線形導体のアレイを備え、格納、アドレスデコーディング、および出力検出はすべて、ダイオードまたは他の非線形導体によって達成される。様々な実施形態において、行抵抗器および列抵抗器は、選択されていない行または列に接続されているときの高抵抗と、選択された行および列に接続されたときの低抵抗との間で切り替え可能である。電子メモリ素子は、情報回路と、複数の行スイッチと、複数の列スイッチと、選択回路とを含む。
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【課題】電荷トラップ型の不揮発性半導体メモリの動作速度を向上させること。
【解決手段】不揮発性半導体メモリは、半導体基板１と、半導体基板１上にゲート絶縁膜１０を介して形成された第１ゲート電極ＷＧと、第１ゲート電極ＷＧの側方に形成され第１ゲート電極ＷＧから電気的に絶縁された第２ゲート電極ＣＧ１、ＣＧ２と、半導体基板１と第２ゲート電極ＣＧ１、ＣＧ２との間に少なくとも形成された電荷トラップ膜３０と、を備える。第１ゲート電極ＷＧは、ゲート絶縁膜１０に接触する下方部ＷＧ−Ｌと、下方部ＷＧ−Ｌの上に形成された上方部ＷＧ−Ｕと、を含む。上方部ＷＧ−Ｕと第２ゲート電極ＣＧ１、ＣＧ２との間隔は、下方部ＷＧ−Ｌと第２ゲート電極ＣＧ１、ＣＧ２との間隔より大きい。 （もっと読む）

いくつかの実施形態は、誘電体材料によって互いにスペーシングされる、垂直に積層される電荷捕獲領域を有するメモリセルを含む。誘電体材料は、高ｋ材料を含み得る。電荷捕獲領域のうちの１つ以上は、金属材料を含み得る。かかる金属材料は、ナノドット等の複数の個別の絶縁されたアイランドとして存在し得る。いくつかの実施形態は、メモリセルの形成方法を含み、トンネル誘電体上に２つの電荷捕獲領域が形成され、当該領域は互いに対して垂直に配置され、トンネル誘電体に最も近い領域は、もう１つの当該領域よりも深いトラップを有する。いくつかの実施形態は、メモリセルを含む電子システムを含む。いくつかの実施形態は、垂直に積層される電荷捕獲領域を有するメモリセルのプログラミング方法を含む。
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【課題】ゲートオーバーラップ容量を少なくすることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１上に形成された柱状体３と、前記柱状体３の先端側３ｂに形成された先端側不純物拡散領域５と、前記柱状体３の基端側３ａに形成された基端側不純物拡散領域４と、前記柱状体３の外周面３ｃに形成されたゲート絶縁膜７と、前記先端側不純物拡散領域５を覆うように外周面３ｃに形成された先端側絶縁層１０と、前記基端側不純物拡散領域４を覆うように外周面３ｃに形成された基端側絶縁層９と、前記先端側絶縁層１０および前記基端側絶縁層９の間に配置されたゲート電極８と、を具備することを特徴とする半導体装置２１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】メモリセル面積を増大させることなく、配線間のカップリングノイズを低減可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、マルチポートメモリを有しており、行列状に配置された複数のメモリセルＭＣと、第１ポート１３ａに接続された複数の第１のワード線ＷＬＡ０〜ＷＬＡｎと、第２ポート１３ｂに接続された複数の第２のワード線ＷＬＢ０〜ＷＬＢｎとを備えている。複数の第１のワード線ＷＬＡ０〜ＷＬＡｎの各々と複数の第２のワード線ＷＬＢ０〜ＷＬＢｎの各々とが平面レイアウトにおいて交互に配置されている。 （もっと読む）