【課題】抵抗変化型メモリの動作特性を向上する。
【解決手段】本発明の一態様に関わる抵抗変化型メモリは、複数のブロックＢＫが設けられるメモリセルアレイと、複数のブロック内に設けられる複数の抵抗変化型記憶素子と、複数のブロック内に設けられ、抵抗変化型記憶素子に接続される第１及び第２の配線ＢＬ，ＷＬと、前記複数のブロックにおいて動作の対象となる選択ブロック及び前記選択ブロックを除く複数の非選択ブロックの状態をそれぞれ制御する制御回路と、を具備し、
制御回路は、選択ブロックを動作させている期間中に、非選択ブロック内の第１及び第２の配線ＢＬ，ＷＬに電位ＶＵＸを供給する。 （もっと読む）

【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】浮遊ゲート電極を有するメモリセルの高集積化を実現する半導体装置の製造方法を提供する。
【解決手段】半導体層１１の表面にトンネル絶縁膜１２を介してシリコンを含む第１の導電体層を形成する工程と、第１の導電体層の表面から半導体層１１に至る分離溝９を形成し、第１の導電体層が所定幅で分離された、浮遊ゲート電極となる複数の導電板１３ｂを形成する工程と、導電板１３ｂ側面の中間部まで、分離溝９を素子間絶縁膜１５で埋め込む工程と、複数の導電板１３ｂの間隔を所定幅と同等以上の幅に維持しながら、導電板１３ｂの露出面にシリコン窒化膜１６ａを形成する工程と、制御ゲート電極１９ａとなる第２の導電体層を形成して分離溝９の上部を埋め込む工程と、を備え、シリコン窒化膜１６ａは、窒素元素を含む原料ガスを励起させて生成する窒素ラジカルによって、導電板１３ｂに含まれるシリコンを窒化して形成される。 （もっと読む）

【課題】 ＤＲＡＭメモリセルのセル容量に記憶されたデータの検出に使用されるセンス増幅器に、より短いビット線を配線すること。
【解決手段】 ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子は、異なる金属層に形成されたローカルビット線およびグローバルビット線を有する階層ビット線構造を有する。ローカルビット線は、複数のローカルビット線区分に分けられ、ビット線絶縁スイッチが、ローカルビット線区分を、グローバルビット線に接続するように、またはグローバルビット線から切断するように構成される。その結果、長さ当たりでより低い静電容量を有するグローバルビット線が、メモリセルのセル容量から離れたセンス増幅器への信号のルーティングに使用されるため、長さ当たりでより高い静電容量を有するローカルビット線を短くすることができる。 （もっと読む）

【課題】複数の被制御チップを積層して構成される積層半導体装置では、制御チップが積層半導体層の外部に設けられており、被制御チップと制御チップとの間のデータ転送による遅延等が問題となっている。
【解決手段】制御チップと共に複数の被制御チップを積層し、制御チップは、それぞれの被制御チップに異なるＩ／Ｏセットをアサインし、複数のＩ／Ｏセットを同一のアクセスサイクルで処理するシステムインパッケージにおいて、制御チップに近い下位の被制御チップのＩ／Ｏ貫通電極に関連する貫通配線は、使用されることのない上位の被制御チップまで延伸されることによって、すべての被制御チップで使用するそれぞれの貫通配線を等長配線とする半導体装置が得られる。 （もっと読む）

【課題】ダミーシリコンピラーとゲートコンタクトプラグとがショートしてしまうことを防止する。
【解決手段】半導体装置１０は、半導体基板１と、半導体基板１の主面に対して垂直に設けられたシリコンピラー１４と、シリコンピラー１４の側面の一部分を覆うゲート絶縁膜１５Ａと、シリコンピラー１４の側面の残りの部分を覆う絶縁体ピラー１５Ｂと、第１及び絶縁体ピラー１５Ａ，１５Ｂを介してシリコンピラー１４を覆うゲート電極１６と、シリコンピラー１４、第１及び絶縁体ピラー１５Ａ，１５Ｂ、並びにゲート電極１６の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及び絶縁体ピラー１５Ｂに接するゲートコンタクトプラグＧＣとを備え、絶縁体ピラー１５Ｂの横方向の膜厚Ｔ_Ｂは、ゲート絶縁膜１５Ａの横方向の膜厚Ｔ_Ａに比べて厚くなっている。 （もっと読む）

【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。
【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。 （もっと読む）

【課題】隣接セルとの容量を低減し、カップリング比を向上させる。
【解決手段】半導体記憶装置は、半導体基板１０１と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜１０３と、前記第１の絶縁膜間にビット線方向に沿って設けられた素子分離領域１０２と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜１０４ａ、前記第１の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜１０４ｂ、及び前記第２の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜１０４ｃを有する電荷蓄積層１０４と、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜１０７と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜１０５と、前記第３の絶縁膜上に設けられた制御ゲート電極１０６と、を備える。 （もっと読む）

集積回路の製造において導電線対を形成する方法は、基板上に受けられるダマシン材料にトレンチを形成することを含み、導電性材料３４ａ／３５ａが、そのダマシン材料を覆ってそしてトレンチ内へ蒸着されてそのトレンチを過充填する。その導電性材料は、少なくともダマシン材料へと戻すように除去されて、そのトレンチ内に残っている導電性材料の少なくともいくらかが残される。エッチングがトレンチ内で導電性材料を通って縦方向に処理されて、トレンチ内に少なくとも第１および第２の導電線の長さの大部分に沿って横断面図において互いにミラー像となる第１および第２の導電線が形成される。他の装いが考えられる。
（もっと読む）

【課題】高価な露光装置や高価なマスクを用いることなく、配線等のピッチを狭くすることができる半導体装置を提供する。
【解決手段】第１の導電パターン４２と、第１の導電パターンに隣接して形成された第２の導電パターン４２と、第１の導電パターンの所定領域下に形成された第１の導体プラグと、第１の導電パターンの所定領域上に形成された第２の導体プラグ６２_ｎと、第２の導電パターンのうちの、第１の導電パターンの所定領域に隣接する所定領域下に形成された第３の導体プラグと、第２の導電パターンの所定領域上に形成された第４の導体プラグ６２_ｎ＋１と、第１の導電パターン４２の上方に形成され、第２の導体プラグに接続された第３の導電パターン６２と、第２の導電パターンの上方に形成され、第４の導体プラグに接続された第４の導電パターン６４とを有し、第４の導体プラグは、第２の導体プラグに対して、ずれた位置に配されている。 （もっと読む）

【課題】可変抵抗素子を記憶素子として利用する不揮発性半導体記憶装置のアクセス時間を消費電流を増大することなく短縮する。
【解決手段】メモリセル（ＭＣ）に対し、書込ビット線（ＷＢＬ）および読出ビット線（ＲＢＬ）をそれぞれ別々に設け、またメモリセルの接続するソース線（ＳＬ）を、基板領域と同一導電型のソース不純物領域（３）で形成する。メモリセルトランジスタ（ＭＴ）とソース不純物領域とは、低抵抗のメタル配線（４）により接続する。ソース線電位の浮き上がりを防止することができ、正確に記憶データに応じたメモリセル電流を生じさせることができ、高速でデータの読出を行うことができる。また、読出ビット線単位でプリチャージおよびデータ増幅を行うことにより読出ビット線負荷を軽減して高速読出を実現することができる。 （もっと読む）

【課題】不揮発性記憶装置の信頼性を向上させる。
【解決手段】第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、前記記憶セル間に配置された素子分離層と、を備え、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置していることを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】横型メモリセルレイアウトの６トランジスタ型ＳＲＡＭメモリセルにおいて、ワード線の寄生容量負荷の増大や、配線パーティクルによる歩留低下を解消する。
【解決手段】第２層目配線にて、列方向に並んで配置された複数のワード線３５１と、第３層目配線にて、行方向に並んで配置された複数の対をなすビット線３５２，３５３と、それぞれ対をなすビット線の間に配置された複数のＶＤＤ電源配線３５４と、第４層目配線にて、ビット線より１層上の配線層で形成されたＶＳＳ電源配線とを設けた。ＶＳＳ電源配線は、ＶＳＳ電源配線より１層下の配線層で形成された島形状ＶＳＳパターンを介してＣＭＯＳ型ＳＲＡＭセルと接続されており、ＶＳＳ電源配線と島形状ＶＳＳパターンとの接続が１つの島形状ＶＳＳパターンあたり複数のビア部の配置によってなされる。 （もっと読む）

【課題】シリコン基板に結晶欠陥が発生するのを抑制して、動作の信頼性が確保され高い歩留まりが得られる半導体装置を提供する。
【解決手段】シリコン基板２に形成された溝にトレンチ分離酸化膜３が形成されている。そのトレンチ分離酸化膜３上にフローティングゲート電極１０ａ〜１０ｄおよびコントロールゲート電極１２ａ〜１２ｄが形成されている。フローティングゲート電極等によって挟まれた領域にシリコン基板２の表面を露出する開口部３ａが形成されている。開口部３ａを埋込むとともにコントロールゲート電極を覆うようにＢＰＴＥＯＳ膜１６が形成されている。ＢＰＴＥＯＳ膜１６によって埋込まれた開口部３ａ内にボイド２１が形成されている。 （もっと読む）

【課題】コストの増加を抑制して異なる開口幅の溝状絶縁部を形成可能な半導体装置の製造方法を提供する。
【解決手段】波長λの照射光４３を遮る遮光膜３３から下方の半導体基板１１方向に開けられ、開口幅ＤＳがλ未満の素子分離溝３５と、遮光膜３３から下方の半導体基板１１方向に開けられ、開口幅ＤＷがλ以上の素子分離溝３６であって、照射光３３に感光する感光性膜４１で素子分離溝３５、３６の少なくとも内部を埋めて、開口幅ＤＳの方向に振動する偏光した照射光３３を感光性膜４１に照射し、感光性膜４１を現像して、露光した感光性膜４１を溶解除去し、感光性膜４１が全て除去された素子分離溝３６及び残された素子分離溝３５の内部及び上部にＣＶＤ絶縁膜を形成し、感光性膜４１の上面が露出するように加工し、素子分離溝３５の感光性膜４１を除去し、素子分離溝３５に塗布絶縁膜を形成する。 （もっと読む）

【課題】 簡易な工程で水素バリア膜を形成することで水素による信頼性劣化を抑制し、かつワード線間に空隙を設けてワード線間容量を減少させる。
【解決手段】 本発明は、半導体基板上１００に配置された複数のメモリセルトランジスタＣの電荷蓄積層１１および、前記複数の電荷蓄積層１１上にゲート間絶縁膜７を介して前記複数の電荷蓄積層１１を一定方向に接続し前記一定方向に直交する直交方向に互いに隣接して複数配置された制御ゲート電極１７を形成する工程と、前記複数の制御ゲート電極１７の上面に接してまたがるように水素をブロックするバリア絶縁膜１５を形成する工程と、前記バリア絶縁膜１５の上面に層間絶縁膜１６を形成する工程と、を備え、少なくとも前記直交方向に隣接する電荷蓄積層１１のそれぞれの側壁と、前記半導体基板１００と前記バリア絶縁膜１５とで囲まれた領域が空隙２０となっていること、を特徴とする。 （もっと読む）

【課題】 浮遊ゲート電極を含んでおり、メモリセルトランジスタの電気的特性劣化を防ぐことができる不揮発性半導体記憶装置を提供する。
【解決手段】 本発明では、半導体基板１上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された第１の浮遊ゲート電極と第１の浮遊ゲート電極上に形成された非縮退状態の半導体からなる第２の浮遊ゲート電極とを有する浮遊ゲート電極と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを有する不揮発性半導体記憶装置が得られる。 （もっと読む）

【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）

【課題】チップサイズの拡大を抑制するとともに、信号線を形成する領域を確保すること。
【解決手段】本発明の一態様に係る半導体記憶装置１は、複数のサブアレイが行列状に配置され、複数のサブアレイ列Ａ１２を有するメモリセルアレイＡ１３と、メモリセルアレイＡ１３の外側に形成され、サブアレイ列Ａ１２と略平行に並ぶように配置された複数のアドレスパッドを含むアドレスパッド列Ａ１１と、メモリセルアレイの中間部に形成され、サブアレイ列と略平行に並ぶように配置されたデータＩ／Ｏパッドを含むデータＩ／Ｏパッド列Ａ１０と、メモリセルアレイの中間部に配置されたアドレス入力回路Ａ８と、メモリセルアレイＡ１３上に、サブアレイ列Ａ１２と略直交する方向に形成され、アドレスパッドＡ１４とアドレス入力回路Ａ８とを直接接続するパッド入力アドレス配線Ａ４とを備える。 （もっと読む）