【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位変換回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと、第１のトランジスタ上に絶縁層と、絶縁層上に第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域を含み、第２のトランジスタは、第２のチャネル形成領域を含み、第１のチャネル形成領域は、第２のチャネル形成領域と異なる半導体材料を含んで構成され、絶縁層は、二乗平均平方根粗さが１ｎｍ以下の表面を有する半導体装置。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、第１の導電層の端面よりチャネル長方向に伸長した領域を有する第２の導電層と、を含み、第２の導電層の伸長した領域の上に、前記伸長した領域のチャネル長方向の長さより小さいチャネル長方向の長さの底面を有するサイドウォール絶縁層を有する半導体装置である。 （もっと読む）

【課題】メモリセルの信頼性を向上可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】
複数のメモリセルＭを備えたメモリセルアレイと、複数のメモリセルＭの行方向に配列されたメモリセルＭに共通に接続された複数のワード線ＷＬと、複数のメモリセルＭの列方向に配列されたメモリセルＭに共通に接続された複数のビット線ＢＬと、メモリセルＭにデータの書き込みを行うとき、奇数番目のビット線ＢＬに接続されたメモリセルＭと偶数番目のビット線ＢＬに接続されたメモリセルＭとで書き込み順序を規定したヒューズデータを記憶したヒューズとを備え、奇数番目または偶数番目のビット線ＢＬに接続されたメモリセルＭの閾値分布の小さい方のメモリセルＭから書き込みを行うようにヒューズデータの書き込み順序が規定されることを特徴とする半導体記憶装置。 （もっと読む）

【課題】マルチポートＳＲＡＭのアクセスタイムを高速化すること。
【解決手段】マルチポートＳＲＡＭセルを構成する一対のＣＭＯＳインバータが形成されたＰウエル領域およびＮウエル領域に関し、Ｐウエル領域を、二つのＰウエル領域ＰＷ１およびＰＷ２に分割してＮウエル領域ＮＷの両側に、かつそれら間の境界線がビット線と平行となるように形成する。また、一対のアクセスゲートＮ３およびＮ５とＮ４およびＮ６とがそれぞれ分割された２つのＰウエル領域に形成されることにより、ビット線長を短くし、配線容量を低減させる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体ＯＳを用い、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ１６２、書き込み用トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルを有する半導体装置において、メモリセルへの情報の書き込みは、書き込み用トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードＦＧに電位を供給し、ノードＦＧに所定量の電荷を保持させることで行う。書き込みを１×１０^９回行う前後において、メモリセルのメモリウィンドウ幅の変化量は２％以内である。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体を用い、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。 （もっと読む）

【課題】配線間に形成される容量を低減でき、メモリセルのしきい値電圧の変動を抑制できる不揮発性半導体記憶装置およびこの製造方法を提供する。
【解決手段】半導体基板１上に、第１絶縁膜１５を介して形成された第１フローティングゲートＦＧａ及び第２フローティングゲートＦＧｂと、第１フローティングゲートＦＧａ上に、第３絶縁膜１８ａを介して形成され、幅が第１フローティングゲートＦＧａより広い第１幅広部２８ａを有する第１コントロールゲートＣＧ１と、第２フローティングゲートＦＧｂ上に、同様に形成された第２幅広部２８ｂを有する第２コントロールゲートＣＧ２と、第１コントロールゲートＣＧ１と、第２コントロールゲートＣＧ２とを覆うように形成された層間絶縁膜１７と、層間絶縁膜１７において、少なくとも、第１フローティングゲートＦＧａと第２フローティングゲートＦＧｂとの間に位置する部分に形成された空隙部ＧＡとを備える。 （もっと読む）

【課題】メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減した半導体装置とその製造方法の提供。
【解決手段】本発明の半導体装置の製造方法は、メモリセル領域に縦型ＭＯＳトランジスタを、周辺回路領域にプレーナ型ＭＯＳトランジスタを形成し、前記縦型ＭＯＳトランジスタ上に深孔型立体キャパシタ素子１０を形成する第１工程と、キャパシタ素子１０上にメモリセル領域全体を覆うようにキャパシタ上部電極層３１を形成し、前記メモリセル領域の上面の位置を、前記周辺回路領域の上面の位置よりも高く設定する第２工程と、前記周辺回路領域に第２コンタクトプラグ３５を形成する第３工程と、前記メモリセル領域のキャパシタ上部電極層３１上にセル部上部配線３８を形成し、前記周辺回路領域に第２コンタクトプラグ３５と接続し、セル部上部配線３８よりも鉛直方向の膜厚が厚い周辺部上部配線３９を形成する第４工程とを備える。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のソース電極および第１のドレイン電極と、第１のソース電極および第１のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、を有する第１のトランジスタと、容量素子と、を有し、第１のトランジスタの第１のソース電極または第１のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域を有する第１のトランジスタ１６０と、第１のトランジスタ１６０の上方の、酸化物半導体材料が用いられた第２のチャネル形成領域を有する第２のトランジスタ１６２と、容量素子１６４と、を有し、第２のトランジスタ１６２の第２のソース電極または第２のドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続される。 （もっと読む）

【課題】記憶容量の大容量化に伴うメモリ誤動作の発生を抑制できる不揮発性メモリを含む半導体装置を提供すること。
【解決手段】半導体基板と、その表面に埋め込まれた素子分離絶縁膜と、該基板上の複数の不揮発性のメモリセルを備え、該メモリセルは、該基板上の第１絶縁膜、第１絶縁膜上の電荷蓄積層、電荷蓄積層上方の制御ゲート電極及び制御ゲート電極と電荷蓄積層の間の第２絶縁膜を備え、該メモリセルのチャネル幅方向の断面において、素子分離絶縁膜上面は該基板表面よりも高く且つ電荷蓄積層上面よりも低く、第２絶縁膜は素子分離絶縁膜上面及び電荷蓄積層上面上に設けられ、素子分離絶縁膜上面上の第２絶縁膜は電荷蓄積層上面上の第２絶縁膜よりも誘電率が低く且つ電荷蓄積層上面上の第２絶縁膜とは組成が異なる領域を含み及び複数の該メモリセルの隣接する該メモリセル間の素子分離絶縁膜上面上の制御ゲート電極は下に向かって突出している。 （もっと読む）

【課題】複数の絶縁膜及び電極膜が交互に積層された信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、メモリアレイ領域にメモリ積層体を設け、周辺回路領域にダミー積層体を設け、ダミー積層体にダミーホール３１ａ，３１ｂを形成し、その内部に絶縁部材を埋め込む。そして、絶縁部材内に複数本のコンタクト３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅを形成する。コンタクト３５ａ，３５ｂはＭＯＳＦＥＴ４０のソース層３６に、コンタクト３５ｃ，３５ｄはドレイン層３７に、コンタクト３５ｅはゲート電極３８に接続される。そして、１つのダミーホール内に配置された複数本のコンタクトは、同じ電位が印加されるコンタクトとするか、ダミーホールの長手方向に延びる中心線４１ａ，４１ｃ、４１ｄ、４１ｆ、４１ｈ、４１ｊ、４１ｋ、４１ｌから外れた位置に配置する。 （もっと読む）

ｅＤＲＡＭデバイス（３００）の製造方法は、ＤＲＡＭ領域（３０１）及びロジック領域（３０２）を含む半導体基板上に複数の半導体素子（３０４ａ〜ｅ）を形成することを備える。また、本方法は、ＤＲＡＭ領域及びロジック領域内に、第一のグループの半導体素子と連通する第一の導電層（Ｍ１）を形成することも含む。第一の導電層を形成した後に、ストレージデバイス（３１２、３１３）が、ＤＲＡＭ領域内の第二のグループの半導体素子と連通して形成される。
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【課題】ＭＩＳＦＥＴのソース／ドレイン間の寄生容量を減少させる電極および配線を有したメモリや、メモリ混載のロジック等の半導体集積回路を提供する。
【解決手段】ゲート電極５より上方に少なくともキャパシタ電極１４，１６または情報記憶部の一部を有する半導体集積回路装置において、ＭＩＳＦＥＴは、ソース・ドレイン拡散層７に接続する少なくとも１つずつの第１のプラグ９を有する。ソース・ドレイン拡散層７のどちらか一方に、第１のプラグ９を介して接続し、キャパシタまたは情報記憶部の一部の下部電極１４と同一工程またはそれより前工程の配線層から成る第１の配線２１を設け、一方のソース・ドレイン拡散層７の上方に第１の配線２１と他の配線２２を接続するプラグを設けず、また、ソース・ドレイン拡散層７の他方の領域の上方に第１の配線２１と同一工程の配線を設けないようにする。 （もっと読む）

【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）

【課題】フローティング構造を有するＭＯＳ型トランジスタにおいて、バイポーラ動作時の増幅率を向上できる半導体装置を提供する。
【解決手段】本発明の半導体装置１は、基板１００上に形成された素子分離領域３によって互いに区分された複数の活性領域２と、それぞれの前記活性領域２内に形成された、ソース拡散層１４９ｂ又はドレイン拡散層１４９ａとなる二つの不純物拡散層と、前記不純物拡散層同士の間においてゲート絶縁膜１２５を介して前記活性領域２に接し、かつ、ゲート長方向に互いに絶縁膜１３６を介して隣接するように配置された第一のゲート電極１１０および第二のゲート電極１２０と、を採用する。 （もっと読む）

【課題】ゲート電極周辺の寄生容量を低減させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上に、その上部に絶縁膜を有するゲート電極を形成する。ゲート電極を形成した後、半導体基板とゲート電極を覆う第１シリコン酸化膜を形成する。第１シリコン酸化膜を形成した後、第１シリコン酸化膜を覆う第１シリコン窒化膜を形成する。第１シリコン窒化膜を形成した後、第１シリコン窒化膜を覆う第２シリコン酸化膜を形成する。第２シリコン酸化膜を形成した後、第２シリコン酸化膜をエッチングして、第２シリコン酸化膜をゲート電極の側壁部に残す。第２シリコン酸化膜をゲート電極の側壁部に残す工程の後、半導体基板に不純物拡散層を形成する。不純物拡散層を形成した後、第２シリコン酸化膜を除去する。第２シリコン酸化膜を除去した後、半導体基板を覆う第２シリコン窒化膜を形成する。 （もっと読む）

【課題】半導体記憶装置の周辺回路領域における配線間の寄生容量を低減する。
【解決手段】配線パターンを有する配線層４２，４６と、配線層４２，４６内の配線パターン間の非配線領域に形成された空洞４８と、空洞４８を画定する壁部の少なくとも一部を形成する絶縁膜４９と、を備えた周辺回路領域４０と、メモリセル領域２０と、を有している。 （もっと読む）