【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 （もっと読む）

【課題】積層型の半導体装置においてリードデータの有効幅（ウィンドウ幅）を十分に確保する。
【解決手段】積層された複数のコアチップＣＣ０〜ＣＣ７と、コアチップを制御するインターフェースチップＩＦとを備える。コアチップのそれぞれは、メモリセルアレイ７０と、データ用の貫通電極ＴＳＶ１と、メモリセルアレイ７０から読み出されたリードデータをデータ用の貫通電極ＴＳＶ１に出力する出力回路ＲＢＵＦＯとを備える。コアチップにそれぞれ設けられたデータ用の貫通電極ＴＳＶ１は互いに共通接続され、コアチップにそれぞれ設けられた出力回路ＲＢＵＦＯはインターフェースチップＩＦより供給されるリードクロック信号ＲＣＬＫＤＤに応答して活性化される。これにより、各コアチップの動作速度にばらつきが存在する場合であってもデータバス上でリードデータの競合が生じることがない。 （もっと読む）

【課題】ＳＯＩ構造のＤＲＡＭの提供
【解決手段】
半導体基板１上に複数層の絶縁膜（２、３、４、５）が選択的に設けられ、絶縁膜５上より、絶縁膜５が設けられていない領域上に延在して選択的に半導体層（８、９、１０）が設けられ、半導体層の一部９の全周囲にゲート絶縁膜１６を介し、絶縁膜４上に包囲構造のゲート電極１７が設けられ、ゲート電極に自己整合し、直下に空孔７を有する半導体層の一部１０にドレイン領域（１４、１５）が、半導体層の一部８にソース領域（１２、１３）が設けられた構造のＭＩＳ電界効果トランジスタと、ソース領域１２の側面に一部を接し、絶縁膜（３、５）中にトレンチが設けられ、トレンチの側面に電荷蓄積電極１９が設けられ、電荷蓄積電極の側面及び上部にキャパシタ絶縁膜２０を介してセルプレート電極２１が設けられた構造のトレンチ型キャパシタと、により構成されたＤＲＡＭ。 （もっと読む）

【課題】耐圧確保に有利な構造を提供する。
【解決手段】実施形態の半導体記憶装置は、基板上で所定方向に平行に延伸した複数の素子分離領域と、隣接する素子分離領域に挟まれた素子領域上の第１絶縁膜と、素子領域上の所定方向に間隔を空けて形成され、第１絶縁膜の上に順に積層された電荷蓄積層、第２絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、その両側に１つずつ配置され所定方向の幅がワードラインより大きい選択トランジスタと、ワードライン及び選択トランジスタの上面を覆う層間絶縁膜と、ワードライン間に位置し上部を層間絶縁膜に覆われた第１空洞部と、選択トランジスタのワードラインとは反対側の側壁部に形成され上部が層間絶縁膜で覆われた第２空洞部を備える。実施形態の半導体記憶装置は、互いに隣接する選択トランジスタ間の基板表面に酸化膜が形成され、その下の所定方向に垂直方向の断面が凸型形状になっている。 （もっと読む）

【課題】メモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板上に設けられた複数本の第１積層体と、前記複数本の第１積層体が配置された領域の外側に配置された第２積層体と、前記第１積層体及び前記第２積層体を覆う層間絶縁膜と、を備える。前記第１積層体と前記第２積層体との距離は、隣り合う前記第１積層体間の距離よりも長く、前記層間絶縁膜における前記第１積層体の相互間には第１の空隙が形成されており、前記層間絶縁膜における前記第１積層体と前記第２積層体との間には第２の空隙が形成されている。そして、前記第２の空隙の下端は、前記第１の空隙の下端よりも上方に位置している。 （もっと読む）

【課題】導電膜を含む層の加工によって密の配線と疎の配線とが混在して形成された配線層で、所望の配線間の領域にのみ空隙を形成することができる電子部品の製造方法を提供する。
【解決手段】実施形態によれば、電子部品の製造方法は、まず、密の配線と疎の配線とを含む配線パターンとなるように、基板１上の導電性材料膜を含む加工対象を加工する。ついで、密の配線の形成領域にのみ配線間を埋め込む犠牲膜１１１を形成した後、基板１上に絶縁膜１１２を形成する。絶縁膜１１２上にレジスト１１３を塗布し、密の配線の形成領域上の一部と疎の配線の形成領域とが露出するようにレジスト１１３のパターニングを行った後、レジスト１１３をマスクとして絶縁膜１１２をエッチングする。さらに、密の配線の形成領域上の一部を通して、犠牲膜１１１を除去する。そして、疎の配線の形成領域で隣接する配線間を埋め込むように基板１上に埋込絶縁膜１１４を形成する。 （もっと読む）

【課題】配線部を通じた信号伝搬速度を向上できるようにした半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された、前記第１絶縁膜より比誘電率が高い第２絶縁膜と、前記第２絶縁膜と隣接する側面が順テーパ形状を有し、前記第１絶縁膜および前記第２絶縁膜を貫通して形成された複数の縦柱状プラグと、前記第２絶縁膜上に形成された、前記第２絶縁膜よりも比誘電率が低い第３絶縁膜と、前記複数の縦柱状プラグの上部に到達するように前記第３絶縁膜に形成された複数の溝と、前記複数の溝内にそれぞれ形成され、前記複数の縦柱状プラグの上部に一部がそれぞれ接触する金属からなる複数の配線部と、を備える。 （もっと読む）

【課題】トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、見かけ上のチャネル長に対してチャネル長を長くする方法は、溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留まりの観点で問題があった。
【解決手段】ゲート電極または絶縁表面を有する構造物を利用し、三次元形状のチャネル領域を形成することにより、チャネル長が、上面から見たチャネル長に対して３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとする。 （もっと読む）

【課題】メモリセルの構造を最適化することにより、更なる微細化を可能にする記憶装置を提供する。
【解決手段】複数の第１の電極配線と、第１の電極配線と交差する複数の第２の電極配線と、１本の第２の電極配線と、互いに隣接する２本の第１の電極配線との間に形成される１個のビアプラグであって、前記第１の電極配線に対向する底面の、第１の電極配線の伸長方向に垂直な方向の最大径が、第１の電極配線幅の２倍と第１の電極配線間の幅を加えた長さよりも小さいビアプラグと、ビアプラグと２本の第１の電極配線の一方との間に形成される第１の記憶素子と、ビアプラグと２本の第１の電極配線の他方との間に形成される第２の記憶素子とを有する記憶装置。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】第１絶縁体１０１上にビット線１０２ｂ、ビット線１０２ｂ上に第２絶縁体１０３、第２絶縁体１０３上にストライプ状の第３絶縁体１０６ａ乃至１０６ｃ等を形成し、第３絶縁体１０６ｂを覆って、半導体領域１０９ｂとゲート絶縁体１１０を形成する。ビット線１０２ｂと半導体領域１０９ｂは第１のコンタクトプラグ１０５ａ、１０５ｂで接続される。その後、導電性膜を形成し、これを異方性エッチングすることで、第３絶縁体１０６ａ乃至１０６ｃの側面にワード線１１１ａ乃至１１１ｄを形成し、第３絶縁体１０６ｂの頂部にキャパシタへ接続するための第２コンタクトプラグ１１５ｂを形成する。ワード線１１１ｂ、１１１ｃを同期させることで、キャパシタに電荷を出入りさせる。このような構造でメモリセルの面積を４Ｆ^２とできる。 （もっと読む）

【課題】浮遊ゲートと制御ゲートとの間におけるリークを抑制することができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたリーク抑制部と、前記リーク抑制部上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を備える。前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高くなっている。 （もっと読む）

【課題】ＤＲＡＭに必要なキャパシタの容量を低減し、高度に集積化したＤＲＡＭを提供する。
【解決手段】分割ビット線型ＤＲＡＭにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。分割ビット方式でサブビット線の寄生容量が低減し、かつ、セルトランジスタのオフ抵抗を必要に応じて高いものとすることによって、キャパシタの容量を通常のＤＲＡＭの１／１０以下とすることができる。このため、スタック型キャパシタであっても、その高さを従来のものの１／１０以下とできるので、その上にビット線を設けることも容易となる。また、セルトランジスタの構造を特殊なものとすることでメモリセルあたりの面積を４Ｆ^２とできる。 （もっと読む）

【課題】動作特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に間隔をあけて設けられた複数のメモリセルと、前記メモリセルの側壁に形成された絶縁膜と、を備えている。そして、前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有している。 （もっと読む）

【課題】半導体素子及びその形成方法に関し、工程マージンを向上させる。
【解決手段】半導体素子は、半導体基板１０に備えられるメインゲート２０及び素子分離構造、前記素子分離構造の上部に備えられる分離パターン４０及び前記分離パターンの両端に備えられるコンタクトプラグ５４を含む。格納電極コンタクトと活性領域との間のフルオーバーラップを提供し、食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させる。 （もっと読む）

【課題】動作速度が高い半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、一方向に沿って相互に平行に配列された複数枚のゲート電極膜と、前記一方向に延び、前記複数枚のゲート電極膜を貫通する半導体部材と、前記ゲート電極膜と前記半導体部材との間に設けられた電荷蓄積膜と、を備える。前記ゲート電極膜における前記半導体部材に対向した端部には、前記一方向に沿って突出した凸部が設けられており、前記ゲート電極膜間の空間の一部は気体層となっている。 （もっと読む）

【課題】 電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 （もっと読む）

【課題】隣接するメモリセル間およびメモリセルと選択トランジスタとの間に間隙を設けつつ、選択トランジスタおよび周辺回路における短絡を抑制する。
【解決手段】本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択トランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空隙がある。 （もっと読む）

【課題】トランジスタの数を少なくした構成の記憶素子を用いた一時記憶回路を提供する。
【解決手段】一時記憶回路は複数の記憶素子を有し、複数の記憶素子それぞれは、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号によってオン状態を選択された第１のトランジスタを介して、データに対応する信号電位を第２のトランジスタのゲートに入力し、ゲートに入力される制御信号によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信号電位を保持し、第２のトランジスタのソース及びドレインの一方を第１の電位としたとき、第２のトランジスタのソースとドレイン間の状態を検出することによってデータを読み出す。 （もっと読む）

【課題】電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置の作製方法を提供することである。
【解決手段】基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、酸化物半導体膜を形成し、第１の酸化物半導体膜を形成した後、加熱処理をして第２の酸化物半導体膜を形成し、第１の導電膜を形成し、厚さの異なる領域を有する第１のレジストマスクを形成し、第１のレジストマスクを用いて第２の酸化物半導体膜および第１の導電膜をエッチングして第３の酸化物半導体膜および第２の導電膜を形成し、第１のレジストマスクを縮小させて、第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電膜の一部を選択的に除去することでソース電極およびドレイン電極を形成する半導体装置の作製方法である。 （もっと読む）

【課題】電源電圧の供給が停止した後もデータ保持可能な記憶素子を提供する。消費電力の低減可能な信号処理回路を提供する。
【解決手段】クロック信号に同期してデータを保持する記憶素子において、酸化物半導体層にチャネルが形成されるトランジスタ及び容量素子を用いることより、電源電圧の供給が停止した間もデータ保持ができる。ここで、電源電圧の供給を停止する前に、クロック信号のレベルを一定に保った状態で当該トランジスタをオフ状態とすることにより、データを正確に容量素子に保持させることができる。また、このような記憶素子を、ＣＰＵ、メモリ、及び周辺制御装置のそれぞれに用いることによって、ＣＰＵを用いたシステム全体で、電源電圧の供給停止を可能とし、当該システム全体の消費電力を削減することができる。 （もっと読む）