半導体装置
【課題】積層型の半導体装置においてリードデータの有効幅（ウィンドウ幅）を十分に確保する。
【解決手段】積層された複数のコアチップＣＣ０〜ＣＣ７と、コアチップを制御するインターフェースチップＩＦとを備える。コアチップのそれぞれは、メモリセルアレイ７０と、データ用の貫通電極ＴＳＶ１と、メモリセルアレイ７０から読み出されたリードデータをデータ用の貫通電極ＴＳＶ１に出力する出力回路ＲＢＵＦＯとを備える。コアチップにそれぞれ設けられたデータ用の貫通電極ＴＳＶ１は互いに共通接続され、コアチップにそれぞれ設けられた出力回路ＲＢＵＦＯはインターフェースチップＩＦより供給されるリードクロック信号ＲＣＬＫＤＤに応答して活性化される。これにより、各コアチップの動作速度にばらつきが存在する場合であってもデータバス上でリードデータの競合が生じることがない。
【解決手段】積層された複数のコアチップＣＣ０〜ＣＣ７と、コアチップを制御するインターフェースチップＩＦとを備える。コアチップのそれぞれは、メモリセルアレイ７０と、データ用の貫通電極ＴＳＶ１と、メモリセルアレイ７０から読み出されたリードデータをデータ用の貫通電極ＴＳＶ１に出力する出力回路ＲＢＵＦＯとを備える。コアチップにそれぞれ設けられたデータ用の貫通電極ＴＳＶ１は互いに共通接続され、コアチップにそれぞれ設けられた出力回路ＲＢＵＦＯはインターフェースチップＩＦより供給されるリードクロック信号ＲＣＬＫＤＤに応答して活性化される。これにより、各コアチップの動作速度にばらつきが存在する場合であってもデータバス上でリードデータの競合が生じることがない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、インターフェース機能を有するフロントエンド部と、メモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
【０００３】
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
【０００４】
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献１，２参照）。この方法によれば、バックエンド部が集積されたコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２７７８７０号公報
【特許文献２】特開２００６−３３０９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
積層型の半導体装置においては、各コアチップに設けられた対応する端子同士が互いに短絡される。例えば、リードデータが出力されるデータ端子は全てのコアチップにおいて互いに共通接続され、これにより、各コアチップから読み出されるリードデータはインターフェースチップ内のデータバスに共通に供給される。リードデータの出力タイミングはコアチップ間において相違するため、基本的にインターフェースチップ内のデータバス上でリードデータの競合が生じることはない。
【０００７】
しかしながら、各コアチップの動作速度には製造プロセス条件に起因するばらつきが存在することから、例えばリードコマンドを受けてからリードデータを出力するまでの時間はコアチップごとにばらついてしまう。この場合、インターフェースチップ内のデータバス上でリードデータの競合が生じ、リードデータの有効幅（ウィンドウ幅）が減少する。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、メモリセルアレイと、データ端子と、前記メモリセルアレイから読み出されたリードデータを前記データ端子に出力する出力回路とを備え、前記複数のコアチップにそれぞれ設けられた前記データ端子は、互いに共通接続され、前記複数のコアチップにそれぞれ設けられた前記出力回路は、前記インターフェースチップより供給される第１のリードクロック信号に応答して活性化され、前記インターフェースチップは、前記データ端子を介して前記リードデータを受け取ることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、メモリセルアレイと、データ用貫通電極と、前記メモリセルアレイから読み出されたリードデータをラッチし順次出力するＦＩＦＯ回路とを備え、前記複数のコアチップにそれぞれ設けられた前記データ用貫通電極は、互いに共通接続され、前記ＦＩＦＯ回路は、入力ノードに前記メモリセルアレイから読み出されたリードデータが共通に供給される複数の入力回路と、入力ノードが前記複数の入力回路の出力ノードにそれぞれ接続された複数の出力回路とを備え、前記複数の出力回路の出力ノードが前記データ用貫通電極に共通接続されたポイントシフト型ＦＩＦＯ回路であり、前記複数の出力回路は、前記インターフェースチップより供給される複数の第１のリードクロック信号に基づいていずれか一つが活性化され、前記インターフェースチップは、前記データ用貫通電極を介して前記リードデータを受け取ることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、コアチップに設けられた出力回路の動作タイミングがインターフェースチップより供給されるリードクロック信号に基づいて制御されることから、各コアチップの動作速度にばらつきが存在する場合であっても、インターフェースチップ内のデータバス上でリードデータの競合が生じることがない。これにより、コアチップから出力されるリードデータの有効幅を十分に確保することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
【図５】図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【図６】各コアチップにおける貫通電極ＴＳＶ３の接続関係を説明するための模式図である。
【図７】半導体装置１０の構成を示すブロック図である。
【図８】チップアドレス取得回路４２の回路図である。
【図９】半導体装置１０を構成する各要素のうち、リード動作に関連する部分を抜き出してより詳細に示すブロック図である。
【図１０】半導体装置１０のリード動作を説明するためのタイミング図である。
【図１１】比較例によるリード動作を説明するためのタイミング図であり、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１を使用しない場合を示している。
【図１２】半導体装置１０において、１回目のリードコマンド（Ｒ）に同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。
【図１３】比較例による半導体装置において、１回目のリードコマンド（Ｒ）に同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１４】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップ（メモリチップ）ＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１５】
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
【００１６】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００１７】
本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００１８】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００１９】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００２０】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２１】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。
【００２２】
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。
【００２３】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２４】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００２５】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２６】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２７】
図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
【００２８】
図４に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１とパッドＰ２を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。パッドＰ１は図２に示す内部回路５の例えば出力ノードに接続され、パッドＰ２は図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。
【００２９】
図５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【００３０】
図５に示すように、貫通電極ＴＳＶ３は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている。図５では貫通電極ＴＳＶ３を３個だけ示しているが、貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において１信号当たりコアチップの枚数分（８個）設けられる。そして、これら８個の貫通電極ＴＳＶ３は、図６に示すように循環的に接続される。図６において実線で示しているのは表面バンプ８５であり、破線で示しているのは裏面バンプ８４である。図６に示すように、貫通電極ＴＳＶ３を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ７の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に個別の情報を与えることができる。例えば、裏面バンプ８４−７の位置に内部回路６を接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ７の裏面バンプ８４−０〜８４−７に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ７の内部回路６に選択的に供給されることになる。
【００３１】
次に、半導体装置１０の具体的な回路構成について説明する。
【００３２】
図７は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００３３】
図７に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、アドレス端子１５、データ入出力端子１６、データストローブ端子１７が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。
【００３４】
クロック端子１１は外部クロック信号ＣＬＫが供給される端子であり、供給された外部クロック信号ＣＬＫは、入力バッファＩＢを介してクロック生成回路２１に供給される。クロック生成回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される。
【００３５】
内部クロック信号ＩＣＬＫはＤＬＬ回路２２に供給される。ＤＬＬ回路２２は、出力用クロック信号ＬＣＬＫを生成する回路であり、生成された出力用クロック信号ＬＣＬＫは、出力バッファ回路５１に供給される。
【００３６】
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、チップセレクト信号ＣＳＢ、クロックイネーブル信号ＣＫＥなどからなるコマンド信号ＣＯＭが供給される端子である。これらのコマンド信号ＣＯＭは、入力バッファ３１を介してコマンドデコーダ３２に供給される。
【００３７】
コマンドデコーダ３２は、入力バッファ３１から出力されたコマンド信号ＣＯＭをデコードすることによって、各種内部コマンドを生成する回路である。コマンドデコーダ３２から出力される内部コマンドには、アクティブコマンドＡＣＴ、内部リード信号ＲＣＯＭ、内部ライト信号ＷＣＯＭが含まれる。このうち、アクティブコマンドＡＣＴは、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給される。一方、内部リード信号ＲＣＯＭ及び内部ライト信号ＷＣＯＭは、ＡＬカウンタ３３に供給される。
【００３８】
ＡＬカウンタ３３は、内部リード信号ＲＣＯＭ及び内部ライト信号ＷＣＯＭを受け、これらをアディティブレイテンシ分だけ遅延させた後、それぞれリードクロック信号ＲＣＬＫ０及びライトクロック信号ＷＣＬＫ０として出力する回路である。アディティブレイテンシの値は、モードレジスタ６０の設定値によって変化させることができる。リードクロック信号ＲＣＬＫ０及びライトクロック信号ＷＣＬＫ０は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給されるほか、ＢＬカウンタ３４にも供給される。尚、ＡＬカウンタ３３に設定されるアディティブレイテンシはゼロであるケースもあり、この場合には、リードクロック信号ＲＣＬＫ０を内部リード信号ＲＣＯＭと同一視することができる。このため、本発明においては、コマンドデコーダ３２とＡＬカウンタ３３を纏めて単に「コマンドデコーダ」と呼ぶことがある。
【００３９】
ＢＬカウンタ３４は、リードクロック信号ＲＣＬＫ０及びライトクロック信号ＷＣＬＫ０を受け、これらをバースト長の１／４の長さ分だけ遅延させた後、それぞれリードクロック信号ＲＣＬＫ１及びライトクロック信号ＷＣＬＫ１として出力する回路である。バースト長の値についても、モードレジスタ６０の設定値によって変化させることができる。ＢＬカウンタ３４を設けているのは、貫通電極ＴＳＶ１を用いたリードデータ及びライトデータの転送を本実施形態では２回に分けて行っているためである。但し、本発明においてリードデータ及びライトデータの転送を複数回に分けて行うことは必須でない。図７に示すように、リードクロック信号ＲＣＬＫ１及びライトクロック信号ＷＣＬＫ１は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給される。
【００４０】
さらに、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１は、ディレイ回路３５に供給される。ディレイ回路３５は、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１を遅延させることによってそれぞれリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１を生成する回路である。生成されたリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給される。ディレイ回路３５の遅延量は、リードクロック信号ＲＣＬＫ０が活性化された後、実際にメモリセルアレイからリードデータが出力されるまでの時間に設定される。かかる時間は、製造プロセス条件の違いによってコアチップＣＣ０〜ＣＣ７ごとに相違する可能性があるが、この場合には、最も動作の遅いコアチップにおける当該時間に合わせられる。
【００４１】
さらに、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１，ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１は、ＦＩＦＯ制御回路３６に供給される。ＦＩＦＯ制御回路３６は、これらのリードクロック信号を受けてデータＦＩＦＯ５０を制御する回路である。ＦＩＦＯ制御回路３６及びデータＦＩＦＯ５０の詳細については後述する。
【００４２】
アドレス端子１５は、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給される端子であり、供給されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、入力バッファＩＢを介してアドレスＦＩＦＯ４１に供給される。
【００４３】
アドレスＦＩＦＯ４１は、カラムコマンドに同期して入力されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡをラッチし、これらをアディティブレイテンシ分だけ遅延させる回路である。カラムコマンドとは、リードコマンドとライトコマンドを指す。ラッチするタイミングは、内部リード信号ＲＣＯＭ及び内部ライト信号ＷＣＯＭに同期して行われ、出力するタイミングはリードクロック信号ＲＣＬＫ０及びライトクロック信号ＷＣＬＫ０に同期して行われる。アドレスＦＩＦＯ４１から出力されるアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給される。
【００４４】
また、バンクアドレス信号ＢＡは、チップアドレス取得回路４２にも供給される。チップアドレス取得回路４２は、カラムコマンドに同期して入力されたバンクアドレス信号ＢＡに基づいてチップアドレスＳＩＤを生成する回路である。
【００４５】
図８はチップアドレス取得回路４２の回路図である。
【００４６】
図８に示すように、チップアドレス取得回路４２は、バンクアドレスＢＡをデコードするデコーダ４１０と、バンクごとにチップアドレスを保持するチップアドレス保持回路４２０〜４２７とを備える。デコーダ４１０は、アクティブコマンドＡＣＴの発行時に指定されたバンクアドレスＢＡに基づいて、チップアドレス保持回路４２０〜４２７のいずれかを選択する。選択されたチップアドレス保持回路には、アクティブコマンドＡＣＴの発行時に指定されたチップアドレスＳＩＤ（ＲＯＷ）が保持される。そして、カラムコマンド発行時に供給されるバンクアドレスＢＡに基づき、対応するチップアドレス保持回路４２０〜４２７からチップアドレスを読み出せば、チップアドレスＳＩＤ（ＣＯＬＵＭＮ）を取得することが可能となる。チップアドレスＳＩＤ（ＣＯＬＵＭＮ）とは、カラムコマンドの発行時にアクセスすべきコアチップＣＣ０〜ＣＣ７を示すアドレスである。このようなチップアドレス取得回路４２を用いているのは、カラムコマンド発行時にはチップアドレスが入力されないからである。
【００４７】
データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、出力バッファ回路５１及び入力バッファ回路５２に接続されている。出力バッファ回路５１は、リードライトバスＲＷＢＳからデータＦＩＦＯ５０及びパラレルシリアル変換回路５４を介して供給されるリードデータを受け、これを出力用クロック信号ＬＣＬＫに同期してデータ入出力端子１６に出力する回路である。一方、入力バッファ回路５２は、データ入出力端子１６を介して供給されるライトデータを受け、これをシリアルパラレル変換回路５５に出力する回路である。入力バッファ回路５２の動作は、データストローブ端子１７より供給されるデータストローブ信号ＤＱＳに同期して行われる。パラレルシリアル変換回路５４は、貫通電極ＴＳＶ１（コアチップＣＣ０〜ＣＣ７のデータ端子）を介してコアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換し、出力バッファ５１に供給する回路である。また、シリアルパラレル変換回路５５は、入力バッファ回路５２から供給されるシリアルなライトデータをパラレルに変換し、バッファ５６に供給する回路である。
【００４８】
このように、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、基本的にシリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のＳＤＲＡＭでは、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、データの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、本実施形態では、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間のリードデータ又はライトデータの転送を２回に分けて行っている。つまり、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減している。但し、本発明においてこの点は必須でない。
【００４９】
本実施形態においては、リードデータとライトデータに対して同じ貫通電極ＴＳＶ１を用いているが、リードデータ専用の貫通電極ＴＳＶ１とライトデータ専用の貫通電極ＴＳＶ１を用いても構わない。この場合、リードデータとライトデータが互いに異なる信号パスを介して転送されることになり、ランク間におけるリードデータとライトデータの衝突が生じないことから、カラム系コマンドの発行間隔をより短縮することが可能となる。
【００５０】
さらに、インターフェースチップＩＦには、モードレジスタ６０が備えられている。モードレジスタ６０は、本実施形態による半導体装置の動作モードが設定されるレジスタである。モードレジスタ６０の出力であるモード信号ＭＯＤＥは各種回路ブロックに供給されるとともに、貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７にも供給される。
【００５１】
以上がインターフェースチップＩＦの概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００５２】
図７に示すように、コアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ７０は、８つのバンクＢａｎｋ０〜Ｂａｎｋ７に分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図７においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ７１によって行われる。また、ビット線ＢＬはセンス回路７２内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ７３によって行われる。
【００５３】
ロウデコーダ７１には、ロウアドレス制御回路７４を介してロウアドレスＲＡが供給される。ロウアドレス制御回路７４には、貫通電極ＴＳＶ１及びＴＳＶバッファ６２を介してアドレス信号ＡＤＤ及びバンクアドレスＢＡが供給されるとともに、ロウ比較回路７７からヒット信号ＨＩＴＲが供給される。
【００５４】
ロウアドレス制御回路７４は、ヒット信号ＨＩＴＲが活性化している場合には、バンクアドレスＢＡに基づき選択されたバンクのロウデコーダ７１にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたワード線が活性化される。つまり、ロウアクセスが行われる。
【００５５】
カラムデコーダ７３には、カラムアドレス制御回路７５を介してカラムアドレスＣＡが供給される。カラムアドレス制御回路７５には、貫通電極ＴＳＶ１及びＴＳＶバッファ６２を介してアドレス信号ＡＤＤ及びバンクアドレスＢＡが供給されるとともに、カラム比較回路７８からヒット信号ＨＩＴＣが供給される。
【００５６】
カラムアドレス制御回路７５は、ヒット信号ＨＩＴＣが活性化している場合、バンクアドレスＢＡに基づき選択されたバンクのカラムデコーダ７３にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたセンスアンプがリードライト回路７９に接続される。リードライト回路７９は、リード動作時に用いられるデータＦＩＦＯ７９ａと、ライト動作時に用いられる入力バッファ７９ｂからなる。したがって、リード動作時においては、センス回路７２を介してメモリセルアレイ７０から読み出されたリードデータがデータＦＩＦＯ７９ａ、ＴＳＶバッファ６２及び貫通電極ＴＳＶ１を介して、インターフェースチップＩＦに転送される。また、ライト動作時においては、貫通電極ＴＳＶ１及びＴＳＶバッファ６２を介してインターフェースチップＩＦから転送されたライトデータが入力バッファ７９ｂ及びセンス回路７２を介してメモリセルアレイ７０に書き込まれる。
【００５７】
ロウ比較回路７７は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップアドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にヒット信号ＨＩＴＲを活性化させる。同様に、カラム比較回路７８は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップアドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にヒット信号ＨＩＴＣを活性化させる。
【００５８】
固有のチップアドレスＳＩＤ（ＣＯＲＥ）は、チップアドレス保持回路７６に保持されている。チップアドレス保持回路７６は、図２（ｂ）に示したタイプの貫通電極ＴＳＶ２を介してコアチップＣＣ０〜ＣＣ７間で縦続接続されており、これにより、各コアチップＣＣ０〜ＣＣ７にそれぞれ異なるチップアドレスＳＩＤが設定される。
【００５９】
図７に示すように、カラム比較回路７８にはディレイ回路７８ａが含まれている。ディレイ回路７８ａは、インターフェースチップＩＦに含まれるディレイ回路３５と同様の回路である。つまり、ディレイ回路７８ａは、チップアドレスがヒットしたことを条件として、インターフェースチップＩＦから供給されたリードクロック信号ＲＣＬＫ０，ＲＣＬＫ１を遅延させ、それぞれリードクロック信号ＲＤＣＬＫ０，ＲＤＣＬＫ１を生成する。生成されたリードクロック信号ＲＤＣＬＫ０，ＲＤＣＬＫ１は、データＦＩＦＯ７９ａに供給される。また、インターフェースチップＩＦからカラム比較回路７８に供給されるリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１も、チップアドレスがヒットしたことを条件としてデータＦＩＦＯ７９ａに供給される。
【００６０】
以上がコアチップＣＣ０〜ＣＣ７の回路構成である。
【００６１】
図９は、本実施形態による半導体装置１０を構成する各要素のうち、リード動作に関連する部分を抜き出してより詳細に示すブロック図である。
【００６２】
図９に示すように、インターフェースチップＩＦに含まれるデータＦＩＦＯ５０及びコアチップＣＣ０〜ＣＣ７に含まれるデータＦＩＦＯ７９ａは、いずれもポイントシフト型のＦＩＦＯ回路からなる。ポイントシフト型のＦＩＦＯ回路とは、入力回路と出力回路を含むラッチ回路が複数個並列接続され、入力回路のいずれか及び出力回路のいずれかを活性化させることによってＦＩＦＯ動作を行う回路である。
【００６３】
より具体的に説明すると、インターフェースチップＩＦに含まれるデータＦＩＦＯ５０は、入力ノードがデータ用の貫通電極ＴＳＶ１に共通接続された複数の入力回路ＩＢＵＦ０〜ＩＢＵＦｐと、入力ノードが入力回路ＩＢＵＦ０〜ＩＢＵＦｐの出力ノードにそれぞれ接続された複数の出力回路ＯＢＵＦ０〜ＯＢＵＦｐとを備える。入力回路ＩＢＵＦ０〜ＩＢＵＦｐは、ＦＩＦＯ制御回路３６に含まれる第１のＦＩＦＯカウンタ回路１０１のカウント値ＦＩＦＯＣＴＬＩに基づいていずれか一つが活性化される。また、出力回路ＯＢＵＦ０〜ＯＢＵＦｐは、ＦＩＦＯ制御回路３６に含まれる第２のＦＩＦＯカウンタ回路１０２のカウント値ＦＩＦＯＣＴＬＯに基づいていずれか一つが活性化される。
【００６４】
ＦＩＦＯカウンタ回路１０１は、オアゲート回路１０３から出力されるリードクロック信号ＲＣＬＫＤＤが活性化する度にカウントアップ（又はカウントダウン）する回路であり、そのカウント値は０〜ｐの範囲で循環される。オアゲート回路１０３には、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１が入力されている。これにより、これらリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１のいずれかが活性化する度にＦＩＦＯカウンタ回路１０１のカウント値ＦＩＦＯＣＴＬＩが更新される。リードクロック信号ＲＣＬＫＤＤ０は、ディレイ回路３５に含まれるディレイ回路１１０によって生成され、リードクロック信号ＲＣＬＫＤＤ１は、ディレイ回路３５に含まれるディレイ回路１１１によって生成される。ディレイ回路１１０，１１１の遅延量は、リードクロック信号ＲＣＬＫ０が活性化された後、実際にメモリセルアレイからリードデータが出力されるまでの時間であって、最も遅いコアチップＣＣ０〜ＣＣ７における当該時間と一致するよう、設計される。
【００６５】
ＦＩＦＯカウンタ回路１０２は、ＣＬカウンタ１０４から出力されるリードクロック信号ＲＣＬＫＣＬが活性化する度にカウントアップ（又はカウントダウン）する回路であり、そのカウント値は０〜ｐの範囲で循環される。ＣＬカウンタ１０４は、オアゲート回路１０５の出力をＣＡＳレイテンシ分だけ遅延させる回路である。オアゲート回路１０５には、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１が入力されている。これにより、これらリードクロック信号ＲＣＬＫ０，ＲＣＬＫ１のいずれかが活性化した後、ＣＡＳレイテンシが経過する度に、ＦＩＦＯカウンタ回路１０２のカウント値ＦＩＦＯＣＴＬＯが更新される。
【００６６】
一方、コアチップＣＣ０〜ＣＣ７に含まれるデータＦＩＦＯ７９ａは、入力ノードにメモリセルアレイ７０から読み出されたリードデータが共通に供給される２つの入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１と、入力ノードが入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１の出力ノードにそれぞれ接続された２つの出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１とを備える。出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１の出力ノードは、データ用の貫通電極ＴＳＶ１に共通接続されている。入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１は、ディレイ回路７８ａから出力されるリードクロック信号ＲＤＣＬＫ０，ＲＤＣＬＫ１に基づいてそれぞれ活性化される。リードクロック信号ＲＤＣＬＫ０は、ディレイ回路７８ａに含まれるディレイ回路１２０によって生成され、リードクロック信号ＲＤＣＬＫ１は、ディレイ回路７８ａに含まれるディレイ回路１２１によって生成される。また、出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１は、カラム比較回路７８から供給されるリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１に基づいてそれぞれ活性化される。
【００６７】
かかる構成により、各コアチップＣＣ０〜ＣＣ７から出力されるリードデータの出力タイミングは、インターフェースチップＩＦから供給されるリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１に同期することになる。
【００６８】
図１０は、本実施形態による半導体装置１０のリード動作を説明するためのタイミング図である。
【００６９】
図１０に示す例では、外部クロック信号ＣＬＫのアクティブエッジ＃１及び＃５に同期してリードコマンド（Ｒ）が発行されている。本実施形態ではカラムコマンドの最短発行間隔（ｔＣＣＤ）は４クロックサイクルであり、したがって図１０に示す例は、最短間隔でリードコマンドが発行された例を示している。また、図１０に示す例では、ＡＬ＝０、ＢＬ＝８である。したがって、ＡＬカウンタ３３による遅延はゼロであり、ＢＬカウンタ３４による遅延は２クロックサイクルである。
【００７０】
まず、外部クロック信号ＣＬＫのアクティブエッジ＃１に同期して１回目のリードコマンド（Ｒ）が発行されると、コマンドデコーダ３２によって内部リード信号ＲＣＯＭが生成される。本例ではＡＬ＝０であるから、内部リード信号ＲＣＯＭとほぼ同時にリードクロック信号ＲＣＬＫ０が活性化し、その後２クロックサイクル遅れてリードクロック信号ＲＣＬＫ１が活性化する。これらリードクロック信号ＲＣＬＫ０，ＲＣＬＫ１は全てのコアチップＣＣ０〜ＣＣ７に共通に供給されるが、１回目のリードコマンドに同期して入力されたアドレスはコアチップＣＣ０を指定しており、したがって、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１はコアチップＣＣ０においてのみ有効となる。かかる制御は、図７に示したカラム比較回路７８によって行われる。
【００７１】
これにより、コアチップＣＣ０においてはリード動作が実行され、リードデータがコアチップＣＣ０内のリードライトバスＲＷＢＳに現れる。リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１は、コアチップＣＣ０内のディレイ回路７８ａによって遅延され、リードクロック信号ＲＤＣＬＫ０，ＲＤＣＬＫ１として出力される。したがって、リードライトバスＲＷＢＳ上のリードデータは、リードクロック信号ＲＤＣＬＫ０に同期してデータＦＩＦＯ７９ａ内の入力回路ＲＢＵＦＩ０に取り込まれ、リードクロック信号ＲＤＣＬＫ１に同期してデータＦＩＦＯ７９ａ内の入力回路ＲＢＵＦＩ１に取り込まれる。その結果、入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１の出力ノードＲＦＩＦＯ０，ＲＦＩＦＯ１には、それぞれのタイミングでリードデータが現れることになる。
【００７２】
一方、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１は、インターフェースチップＩＦ内のディレイ回路３５によっても遅延され、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１として出力される。これらリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１は全てのコアチップＣＣ０〜ＣＣ７に共通に供給されるが、上述の通り、１回目のリードコマンドに同期して入力されたアドレスはコアチップＣＣ０を指定しており、したがって、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１はコアチップＣＣ０においてのみ有効となる。かかる制御は、図７に示したカラム比較回路７８によって行われる。
【００７３】
これにより、コアチップＣＣ０においては、データＦＩＦＯ７９ａの出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１は、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１にそれぞれ同期して活性化される。その結果、データ用の貫通電極ＴＳＶ１には、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１に同期したタイミングでリードデータが供給されることになる。
【００７４】
次に、外部クロック信号ＣＬＫのアクティブエッジ＃５に同期して２回目のリードコマンド（Ｒ）が発行されると、上記と同様の動作が行われる。本例では、２回目のリードコマンドに同期して入力されたアドレスはコアチップＣＣｍを指定しており、したがって、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１はコアチップＣＣｍにおいてのみ有効となる。
【００７５】
コアチップＣＣｍは、コアチップＣＣ０よりも動作速度の速いチップであり、したがって、ディレイ回路７８ａの遅延量もこれに合わせて高速に設定されている。したがって、リードコマンドが発行されてからデータＦＩＦＯ７９ａの入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１からリーデータが出力されるタイミングは、コアチップＣＣ０よりも速い。しかしながら、本実施形態では、データＦＩＦＯ７９ａの出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１の制御をインターフェースチップＩＦ側で行っており、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１が活性化されるタイミングはコアチップＣＣ０〜ＣＣ７の動作速度と無関係である。したがって、リードコマンドが発行されてからリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１が活性化されるタイミングは、常に一定であり、貫通電極ＴＳＶ１及びインターフェースチップＩＦ内のリードライトバスＲＷＢＳ上でリードデータが衝突することはない。
【００７６】
図１１は、比較例によるリード動作を説明するためのタイミング図であり、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１を使用しない場合を示している。
【００７７】
図１１に示すように、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１を使用しない場合、各コアチップＣＣ０〜ＣＣ７にリードクロック信号ＲＣＬＫ０，ＲＣＬＫ１を供給した後、貫通電極ＴＳＶ１にリードデータが出力されるまでのタイミングはコアチップＣＣ０〜ＣＣ７の動作速度によって相違する。図１１に示す例では、動作速度の遅いコアチップＣＣ０に対してリードコマンド（Ｒ）が発行された後、動作速度の速いコアチップＣＣｍに対して最短間隔でリードコマンド（Ｒ）が発行されている。このようなケースでは、コアチップＣＣ０からリードデータＲ０１が出力されている途中で、コアチップＣＣｍからリードデータＲｍ０の出力が開始される。このため、リードデータＲ０１の後半部分がリードデータＲｍ０によって上書きされてしまい、データの有効幅が狭くなってしまう。また、２つのコアチップから異なるリードデータが出力されるケースにおいては、貫通電流が流れる可能性もある。
【００７８】
これに対し、本実施形態ではこのような問題は生じず、常に一定のデータ有効幅を確保することが可能となる。
【００７９】
図１２は、本実施形態による半導体装置１０において、１回目のリードコマンド（Ｒ）に同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。
【００８０】
入力されたアドレスが無効なアドレスである場合は、いずれのコアチップＣＣ０〜ＣＣ７においてもリードライトバスＲＷＢＳ上にリードデータが現れない。しかしながら、インターフェースチップＩＦ側においては、入力されたアドレスが無効なアドレスであるか否かを判別することができないため、ＦＩＦＯカウンタ回路１０１，１０２はカウント動作を実行する。このため、ＦＩＦＯカウンタ回路１０１のカウント値とＦＩＦＯカウンタ回路１０２のカウント値との差が変化することはない。このことは、入力されたアドレスが無効なアドレスであっても、データＦＩＦＯ５０が正しく動作することを意味する。図１２において、ＲＦＩＦＯ＿ＩＦ０〜ＲＦＩＦＯ＿ＩＦ３とは、それぞれＦＩＦＯカウンタ回路１０１のカウント値ＦＩＦＯＣＴＬＩが０〜３である場合にデータＦＩＦＯ５０に取り込まれたリードデータである。また、ＲＦＩＦＯＯＵＴとは、データＦＩＦＯ５０から出力されるリードデータである。
【００８１】
図１３は、比較例による半導体装置において、１回目のリードコマンド（Ｒ）に同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。本例では、ＦＩＦＯカウンタ回路１０１のカウント動作が、選択されたコアチップＣＣ０〜ＣＣ７からの信号（ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１）に同期して行われる。
【００８２】
図１３に示すように、ＦＩＦＯカウンタ回路１０１のカウント動作をコアチップＣＣ０〜ＣＣ７からの信号（ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１）に同期して行うケースでは、入力されたアドレスが無効なアドレスであると、コアチップＣＣ０〜ＣＣ７からのリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１が供給されなくなる。これは、いずれのコアチップＣＣ０〜ＣＣ７においてもチップアドレスがヒットしないからである。しかしながら、ＦＩＦＯカウンタ回路１０２については、インターフェースチップＩＦ内でカウント動作が実行されるため、図１３に示すように、ＦＩＦＯカウンタ回路１０１のカウント値とＦＩＦＯカウンタ回路１０２のカウント値との差がずれてしまう。このことは、一度でも無効なアドレスが入力されると、データＦＩＦＯ５０の動作が不良となりその後復旧できなくなることを意味する。
【００８３】
これに対し、本実施形態による半導体装置１０では、このような問題が生じることはなく、無効なアドレスが入力された後も正しく動作を行うことが可能となる。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８５】
４〜６ 内部回路
１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１５ アドレス端子
１６ データ入出力端子
１７ データストローブ端子
２１ クロック生成回路
２２ ＤＬＬ回路
３１ 入力バッファ
３２ コマンドデコーダ
３３ ＡＬカウンタ
３４ ＢＬカウンタ
３５ ディレイ回路
３６ ＦＩＦＯ制御回路
４１ アドレスＦＩＦＯ
４２ チップアドレス取得回路
５０ データＦＩＦＯ
５１ 出力バッファ回路
５２ 入力バッファ回路
５４ パラレルシリアル変換回路
５５ シリアルパラレル変換回路
５６ バッファ
６０ モードレジスタ
６１，６２ ＴＳＶバッファ
７０ メモリセルアレイ
７１ ロウデコーダ
７２ センス回路
７３ カラムデコーダ
７４ ロウアドレス制御回路
７５ カラムアドレス制御回路
７６ チップアドレス保持回路
７７ ロウ比較回路
７８ カラム比較回路
７８ａ ディレイ回路
７９ リードライト回路
７９ａ データＦＩＦＯ
７９ｂ 入力バッファ
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３ 端部
８４ 裏面バンプ
８５ 表面バンプ
８６ 端部
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１０１，１０２ カウンタ回路
１０３ オアゲート回路
１０４ ＣＬカウンタ
１０５ オアゲート回路
１１０，１１１ ディレイ回路
１２０，１２１ ディレイ回路
４１０ デコーダ
４２０〜４２７ チップアドレス保持回路
ＣＣ０〜ＣＣ７ コアチップ
ＩＢＵＦ０〜ＩＢＵＦｐ 入力回路
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＯＢＵＦ０〜ＯＢＵＦｐ 出力回路
ＲＢＵＦＩ０，ＲＢＵＦＩ１ 入力回路
ＲＢＵＦＯ０，ＲＢＵＦＯ１ 出力回路
ＲＣＬＫ０，ＲＣＬＫ１，ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１，ＲＣＬＫＣＬ，ＲＣＬＫＤＤ，ＲＤＣＬＫ０，ＲＤＣＬＫ１ リードクロック信号
ＲＣＯＭ 内部リード信号
ＲＷＢＳ リードライトバス
ＳＢ 外部端子
ＳＩＤ チップアドレス
ＴＳＶ１〜ＴＳＶ３ 貫通電極
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、インターフェース機能を有するフロントエンド部と、メモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
【０００３】
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
【０００４】
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献１，２参照）。この方法によれば、バックエンド部が集積されたコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２７７８７０号公報
【特許文献２】特開２００６−３３０９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
積層型の半導体装置においては、各コアチップに設けられた対応する端子同士が互いに短絡される。例えば、リードデータが出力されるデータ端子は全てのコアチップにおいて互いに共通接続され、これにより、各コアチップから読み出されるリードデータはインターフェースチップ内のデータバスに共通に供給される。リードデータの出力タイミングはコアチップ間において相違するため、基本的にインターフェースチップ内のデータバス上でリードデータの競合が生じることはない。
【０００７】
しかしながら、各コアチップの動作速度には製造プロセス条件に起因するばらつきが存在することから、例えばリードコマンドを受けてからリードデータを出力するまでの時間はコアチップごとにばらついてしまう。この場合、インターフェースチップ内のデータバス上でリードデータの競合が生じ、リードデータの有効幅（ウィンドウ幅）が減少する。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、メモリセルアレイと、データ端子と、前記メモリセルアレイから読み出されたリードデータを前記データ端子に出力する出力回路とを備え、前記複数のコアチップにそれぞれ設けられた前記データ端子は、互いに共通接続され、前記複数のコアチップにそれぞれ設けられた前記出力回路は、前記インターフェースチップより供給される第１のリードクロック信号に応答して活性化され、前記インターフェースチップは、前記データ端子を介して前記リードデータを受け取ることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、メモリセルアレイと、データ用貫通電極と、前記メモリセルアレイから読み出されたリードデータをラッチし順次出力するＦＩＦＯ回路とを備え、前記複数のコアチップにそれぞれ設けられた前記データ用貫通電極は、互いに共通接続され、前記ＦＩＦＯ回路は、入力ノードに前記メモリセルアレイから読み出されたリードデータが共通に供給される複数の入力回路と、入力ノードが前記複数の入力回路の出力ノードにそれぞれ接続された複数の出力回路とを備え、前記複数の出力回路の出力ノードが前記データ用貫通電極に共通接続されたポイントシフト型ＦＩＦＯ回路であり、前記複数の出力回路は、前記インターフェースチップより供給される複数の第１のリードクロック信号に基づいていずれか一つが活性化され、前記インターフェースチップは、前記データ用貫通電極を介して前記リードデータを受け取ることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、コアチップに設けられた出力回路の動作タイミングがインターフェースチップより供給されるリードクロック信号に基づいて制御されることから、各コアチップの動作速度にばらつきが存在する場合であっても、インターフェースチップ内のデータバス上でリードデータの競合が生じることがない。これにより、コアチップから出力されるリードデータの有効幅を十分に確保することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
【図５】図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【図６】各コアチップにおける貫通電極ＴＳＶ３の接続関係を説明するための模式図である。
【図７】半導体装置１０の構成を示すブロック図である。
【図８】チップアドレス取得回路４２の回路図である。
【図９】半導体装置１０を構成する各要素のうち、リード動作に関連する部分を抜き出してより詳細に示すブロック図である。
【図１０】半導体装置１０のリード動作を説明するためのタイミング図である。
【図１１】比較例によるリード動作を説明するためのタイミング図であり、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１を使用しない場合を示している。
【図１２】半導体装置１０において、１回目のリードコマンド（Ｒ）に同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。
【図１３】比較例による半導体装置において、１回目のリードコマンド（Ｒ）に同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１４】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップ（メモリチップ）ＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１５】
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
【００１６】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００１７】
本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００１８】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００１９】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００２０】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２１】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。
【００２２】
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。
【００２３】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２４】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００２５】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２６】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２７】
図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
【００２８】
図４に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１とパッドＰ２を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。パッドＰ１は図２に示す内部回路５の例えば出力ノードに接続され、パッドＰ２は図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。
【００２９】
図５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【００３０】
図５に示すように、貫通電極ＴＳＶ３は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている。図５では貫通電極ＴＳＶ３を３個だけ示しているが、貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において１信号当たりコアチップの枚数分（８個）設けられる。そして、これら８個の貫通電極ＴＳＶ３は、図６に示すように循環的に接続される。図６において実線で示しているのは表面バンプ８５であり、破線で示しているのは裏面バンプ８４である。図６に示すように、貫通電極ＴＳＶ３を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ７の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に個別の情報を与えることができる。例えば、裏面バンプ８４−７の位置に内部回路６を接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ７の裏面バンプ８４−０〜８４−７に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ７の内部回路６に選択的に供給されることになる。
【００３１】
次に、半導体装置１０の具体的な回路構成について説明する。
【００３２】
図７は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００３３】
図７に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、アドレス端子１５、データ入出力端子１６、データストローブ端子１７が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。
【００３４】
クロック端子１１は外部クロック信号ＣＬＫが供給される端子であり、供給された外部クロック信号ＣＬＫは、入力バッファＩＢを介してクロック生成回路２１に供給される。クロック生成回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される。
【００３５】
内部クロック信号ＩＣＬＫはＤＬＬ回路２２に供給される。ＤＬＬ回路２２は、出力用クロック信号ＬＣＬＫを生成する回路であり、生成された出力用クロック信号ＬＣＬＫは、出力バッファ回路５１に供給される。
【００３６】
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、チップセレクト信号ＣＳＢ、クロックイネーブル信号ＣＫＥなどからなるコマンド信号ＣＯＭが供給される端子である。これらのコマンド信号ＣＯＭは、入力バッファ３１を介してコマンドデコーダ３２に供給される。
【００３７】
コマンドデコーダ３２は、入力バッファ３１から出力されたコマンド信号ＣＯＭをデコードすることによって、各種内部コマンドを生成する回路である。コマンドデコーダ３２から出力される内部コマンドには、アクティブコマンドＡＣＴ、内部リード信号ＲＣＯＭ、内部ライト信号ＷＣＯＭが含まれる。このうち、アクティブコマンドＡＣＴは、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給される。一方、内部リード信号ＲＣＯＭ及び内部ライト信号ＷＣＯＭは、ＡＬカウンタ３３に供給される。
【００３８】
ＡＬカウンタ３３は、内部リード信号ＲＣＯＭ及び内部ライト信号ＷＣＯＭを受け、これらをアディティブレイテンシ分だけ遅延させた後、それぞれリードクロック信号ＲＣＬＫ０及びライトクロック信号ＷＣＬＫ０として出力する回路である。アディティブレイテンシの値は、モードレジスタ６０の設定値によって変化させることができる。リードクロック信号ＲＣＬＫ０及びライトクロック信号ＷＣＬＫ０は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給されるほか、ＢＬカウンタ３４にも供給される。尚、ＡＬカウンタ３３に設定されるアディティブレイテンシはゼロであるケースもあり、この場合には、リードクロック信号ＲＣＬＫ０を内部リード信号ＲＣＯＭと同一視することができる。このため、本発明においては、コマンドデコーダ３２とＡＬカウンタ３３を纏めて単に「コマンドデコーダ」と呼ぶことがある。
【００３９】
ＢＬカウンタ３４は、リードクロック信号ＲＣＬＫ０及びライトクロック信号ＷＣＬＫ０を受け、これらをバースト長の１／４の長さ分だけ遅延させた後、それぞれリードクロック信号ＲＣＬＫ１及びライトクロック信号ＷＣＬＫ１として出力する回路である。バースト長の値についても、モードレジスタ６０の設定値によって変化させることができる。ＢＬカウンタ３４を設けているのは、貫通電極ＴＳＶ１を用いたリードデータ及びライトデータの転送を本実施形態では２回に分けて行っているためである。但し、本発明においてリードデータ及びライトデータの転送を複数回に分けて行うことは必須でない。図７に示すように、リードクロック信号ＲＣＬＫ１及びライトクロック信号ＷＣＬＫ１は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給される。
【００４０】
さらに、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１は、ディレイ回路３５に供給される。ディレイ回路３５は、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１を遅延させることによってそれぞれリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１を生成する回路である。生成されたリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給される。ディレイ回路３５の遅延量は、リードクロック信号ＲＣＬＫ０が活性化された後、実際にメモリセルアレイからリードデータが出力されるまでの時間に設定される。かかる時間は、製造プロセス条件の違いによってコアチップＣＣ０〜ＣＣ７ごとに相違する可能性があるが、この場合には、最も動作の遅いコアチップにおける当該時間に合わせられる。
【００４１】
さらに、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１，ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１は、ＦＩＦＯ制御回路３６に供給される。ＦＩＦＯ制御回路３６は、これらのリードクロック信号を受けてデータＦＩＦＯ５０を制御する回路である。ＦＩＦＯ制御回路３６及びデータＦＩＦＯ５０の詳細については後述する。
【００４２】
アドレス端子１５は、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給される端子であり、供給されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、入力バッファＩＢを介してアドレスＦＩＦＯ４１に供給される。
【００４３】
アドレスＦＩＦＯ４１は、カラムコマンドに同期して入力されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡをラッチし、これらをアディティブレイテンシ分だけ遅延させる回路である。カラムコマンドとは、リードコマンドとライトコマンドを指す。ラッチするタイミングは、内部リード信号ＲＣＯＭ及び内部ライト信号ＷＣＯＭに同期して行われ、出力するタイミングはリードクロック信号ＲＣＬＫ０及びライトクロック信号ＷＣＬＫ０に同期して行われる。アドレスＦＩＦＯ４１から出力されるアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給される。
【００４４】
また、バンクアドレス信号ＢＡは、チップアドレス取得回路４２にも供給される。チップアドレス取得回路４２は、カラムコマンドに同期して入力されたバンクアドレス信号ＢＡに基づいてチップアドレスＳＩＤを生成する回路である。
【００４５】
図８はチップアドレス取得回路４２の回路図である。
【００４６】
図８に示すように、チップアドレス取得回路４２は、バンクアドレスＢＡをデコードするデコーダ４１０と、バンクごとにチップアドレスを保持するチップアドレス保持回路４２０〜４２７とを備える。デコーダ４１０は、アクティブコマンドＡＣＴの発行時に指定されたバンクアドレスＢＡに基づいて、チップアドレス保持回路４２０〜４２７のいずれかを選択する。選択されたチップアドレス保持回路には、アクティブコマンドＡＣＴの発行時に指定されたチップアドレスＳＩＤ（ＲＯＷ）が保持される。そして、カラムコマンド発行時に供給されるバンクアドレスＢＡに基づき、対応するチップアドレス保持回路４２０〜４２７からチップアドレスを読み出せば、チップアドレスＳＩＤ（ＣＯＬＵＭＮ）を取得することが可能となる。チップアドレスＳＩＤ（ＣＯＬＵＭＮ）とは、カラムコマンドの発行時にアクセスすべきコアチップＣＣ０〜ＣＣ７を示すアドレスである。このようなチップアドレス取得回路４２を用いているのは、カラムコマンド発行時にはチップアドレスが入力されないからである。
【００４７】
データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、出力バッファ回路５１及び入力バッファ回路５２に接続されている。出力バッファ回路５１は、リードライトバスＲＷＢＳからデータＦＩＦＯ５０及びパラレルシリアル変換回路５４を介して供給されるリードデータを受け、これを出力用クロック信号ＬＣＬＫに同期してデータ入出力端子１６に出力する回路である。一方、入力バッファ回路５２は、データ入出力端子１６を介して供給されるライトデータを受け、これをシリアルパラレル変換回路５５に出力する回路である。入力バッファ回路５２の動作は、データストローブ端子１７より供給されるデータストローブ信号ＤＱＳに同期して行われる。パラレルシリアル変換回路５４は、貫通電極ＴＳＶ１（コアチップＣＣ０〜ＣＣ７のデータ端子）を介してコアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換し、出力バッファ５１に供給する回路である。また、シリアルパラレル変換回路５５は、入力バッファ回路５２から供給されるシリアルなライトデータをパラレルに変換し、バッファ５６に供給する回路である。
【００４８】
このように、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、基本的にシリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のＳＤＲＡＭでは、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、データの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、本実施形態では、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間のリードデータ又はライトデータの転送を２回に分けて行っている。つまり、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減している。但し、本発明においてこの点は必須でない。
【００４９】
本実施形態においては、リードデータとライトデータに対して同じ貫通電極ＴＳＶ１を用いているが、リードデータ専用の貫通電極ＴＳＶ１とライトデータ専用の貫通電極ＴＳＶ１を用いても構わない。この場合、リードデータとライトデータが互いに異なる信号パスを介して転送されることになり、ランク間におけるリードデータとライトデータの衝突が生じないことから、カラム系コマンドの発行間隔をより短縮することが可能となる。
【００５０】
さらに、インターフェースチップＩＦには、モードレジスタ６０が備えられている。モードレジスタ６０は、本実施形態による半導体装置の動作モードが設定されるレジスタである。モードレジスタ６０の出力であるモード信号ＭＯＤＥは各種回路ブロックに供給されるとともに、貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７にも供給される。
【００５１】
以上がインターフェースチップＩＦの概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００５２】
図７に示すように、コアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ７０は、８つのバンクＢａｎｋ０〜Ｂａｎｋ７に分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図７においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ７１によって行われる。また、ビット線ＢＬはセンス回路７２内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ７３によって行われる。
【００５３】
ロウデコーダ７１には、ロウアドレス制御回路７４を介してロウアドレスＲＡが供給される。ロウアドレス制御回路７４には、貫通電極ＴＳＶ１及びＴＳＶバッファ６２を介してアドレス信号ＡＤＤ及びバンクアドレスＢＡが供給されるとともに、ロウ比較回路７７からヒット信号ＨＩＴＲが供給される。
【００５４】
ロウアドレス制御回路７４は、ヒット信号ＨＩＴＲが活性化している場合には、バンクアドレスＢＡに基づき選択されたバンクのロウデコーダ７１にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたワード線が活性化される。つまり、ロウアクセスが行われる。
【００５５】
カラムデコーダ７３には、カラムアドレス制御回路７５を介してカラムアドレスＣＡが供給される。カラムアドレス制御回路７５には、貫通電極ＴＳＶ１及びＴＳＶバッファ６２を介してアドレス信号ＡＤＤ及びバンクアドレスＢＡが供給されるとともに、カラム比較回路７８からヒット信号ＨＩＴＣが供給される。
【００５６】
カラムアドレス制御回路７５は、ヒット信号ＨＩＴＣが活性化している場合、バンクアドレスＢＡに基づき選択されたバンクのカラムデコーダ７３にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたセンスアンプがリードライト回路７９に接続される。リードライト回路７９は、リード動作時に用いられるデータＦＩＦＯ７９ａと、ライト動作時に用いられる入力バッファ７９ｂからなる。したがって、リード動作時においては、センス回路７２を介してメモリセルアレイ７０から読み出されたリードデータがデータＦＩＦＯ７９ａ、ＴＳＶバッファ６２及び貫通電極ＴＳＶ１を介して、インターフェースチップＩＦに転送される。また、ライト動作時においては、貫通電極ＴＳＶ１及びＴＳＶバッファ６２を介してインターフェースチップＩＦから転送されたライトデータが入力バッファ７９ｂ及びセンス回路７２を介してメモリセルアレイ７０に書き込まれる。
【００５７】
ロウ比較回路７７は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップアドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にヒット信号ＨＩＴＲを活性化させる。同様に、カラム比較回路７８は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップアドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にヒット信号ＨＩＴＣを活性化させる。
【００５８】
固有のチップアドレスＳＩＤ（ＣＯＲＥ）は、チップアドレス保持回路７６に保持されている。チップアドレス保持回路７６は、図２（ｂ）に示したタイプの貫通電極ＴＳＶ２を介してコアチップＣＣ０〜ＣＣ７間で縦続接続されており、これにより、各コアチップＣＣ０〜ＣＣ７にそれぞれ異なるチップアドレスＳＩＤが設定される。
【００５９】
図７に示すように、カラム比較回路７８にはディレイ回路７８ａが含まれている。ディレイ回路７８ａは、インターフェースチップＩＦに含まれるディレイ回路３５と同様の回路である。つまり、ディレイ回路７８ａは、チップアドレスがヒットしたことを条件として、インターフェースチップＩＦから供給されたリードクロック信号ＲＣＬＫ０，ＲＣＬＫ１を遅延させ、それぞれリードクロック信号ＲＤＣＬＫ０，ＲＤＣＬＫ１を生成する。生成されたリードクロック信号ＲＤＣＬＫ０，ＲＤＣＬＫ１は、データＦＩＦＯ７９ａに供給される。また、インターフェースチップＩＦからカラム比較回路７８に供給されるリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１も、チップアドレスがヒットしたことを条件としてデータＦＩＦＯ７９ａに供給される。
【００６０】
以上がコアチップＣＣ０〜ＣＣ７の回路構成である。
【００６１】
図９は、本実施形態による半導体装置１０を構成する各要素のうち、リード動作に関連する部分を抜き出してより詳細に示すブロック図である。
【００６２】
図９に示すように、インターフェースチップＩＦに含まれるデータＦＩＦＯ５０及びコアチップＣＣ０〜ＣＣ７に含まれるデータＦＩＦＯ７９ａは、いずれもポイントシフト型のＦＩＦＯ回路からなる。ポイントシフト型のＦＩＦＯ回路とは、入力回路と出力回路を含むラッチ回路が複数個並列接続され、入力回路のいずれか及び出力回路のいずれかを活性化させることによってＦＩＦＯ動作を行う回路である。
【００６３】
より具体的に説明すると、インターフェースチップＩＦに含まれるデータＦＩＦＯ５０は、入力ノードがデータ用の貫通電極ＴＳＶ１に共通接続された複数の入力回路ＩＢＵＦ０〜ＩＢＵＦｐと、入力ノードが入力回路ＩＢＵＦ０〜ＩＢＵＦｐの出力ノードにそれぞれ接続された複数の出力回路ＯＢＵＦ０〜ＯＢＵＦｐとを備える。入力回路ＩＢＵＦ０〜ＩＢＵＦｐは、ＦＩＦＯ制御回路３６に含まれる第１のＦＩＦＯカウンタ回路１０１のカウント値ＦＩＦＯＣＴＬＩに基づいていずれか一つが活性化される。また、出力回路ＯＢＵＦ０〜ＯＢＵＦｐは、ＦＩＦＯ制御回路３６に含まれる第２のＦＩＦＯカウンタ回路１０２のカウント値ＦＩＦＯＣＴＬＯに基づいていずれか一つが活性化される。
【００６４】
ＦＩＦＯカウンタ回路１０１は、オアゲート回路１０３から出力されるリードクロック信号ＲＣＬＫＤＤが活性化する度にカウントアップ（又はカウントダウン）する回路であり、そのカウント値は０〜ｐの範囲で循環される。オアゲート回路１０３には、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１が入力されている。これにより、これらリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１のいずれかが活性化する度にＦＩＦＯカウンタ回路１０１のカウント値ＦＩＦＯＣＴＬＩが更新される。リードクロック信号ＲＣＬＫＤＤ０は、ディレイ回路３５に含まれるディレイ回路１１０によって生成され、リードクロック信号ＲＣＬＫＤＤ１は、ディレイ回路３５に含まれるディレイ回路１１１によって生成される。ディレイ回路１１０，１１１の遅延量は、リードクロック信号ＲＣＬＫ０が活性化された後、実際にメモリセルアレイからリードデータが出力されるまでの時間であって、最も遅いコアチップＣＣ０〜ＣＣ７における当該時間と一致するよう、設計される。
【００６５】
ＦＩＦＯカウンタ回路１０２は、ＣＬカウンタ１０４から出力されるリードクロック信号ＲＣＬＫＣＬが活性化する度にカウントアップ（又はカウントダウン）する回路であり、そのカウント値は０〜ｐの範囲で循環される。ＣＬカウンタ１０４は、オアゲート回路１０５の出力をＣＡＳレイテンシ分だけ遅延させる回路である。オアゲート回路１０５には、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１が入力されている。これにより、これらリードクロック信号ＲＣＬＫ０，ＲＣＬＫ１のいずれかが活性化した後、ＣＡＳレイテンシが経過する度に、ＦＩＦＯカウンタ回路１０２のカウント値ＦＩＦＯＣＴＬＯが更新される。
【００６６】
一方、コアチップＣＣ０〜ＣＣ７に含まれるデータＦＩＦＯ７９ａは、入力ノードにメモリセルアレイ７０から読み出されたリードデータが共通に供給される２つの入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１と、入力ノードが入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１の出力ノードにそれぞれ接続された２つの出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１とを備える。出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１の出力ノードは、データ用の貫通電極ＴＳＶ１に共通接続されている。入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１は、ディレイ回路７８ａから出力されるリードクロック信号ＲＤＣＬＫ０，ＲＤＣＬＫ１に基づいてそれぞれ活性化される。リードクロック信号ＲＤＣＬＫ０は、ディレイ回路７８ａに含まれるディレイ回路１２０によって生成され、リードクロック信号ＲＤＣＬＫ１は、ディレイ回路７８ａに含まれるディレイ回路１２１によって生成される。また、出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１は、カラム比較回路７８から供給されるリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１に基づいてそれぞれ活性化される。
【００６７】
かかる構成により、各コアチップＣＣ０〜ＣＣ７から出力されるリードデータの出力タイミングは、インターフェースチップＩＦから供給されるリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１に同期することになる。
【００６８】
図１０は、本実施形態による半導体装置１０のリード動作を説明するためのタイミング図である。
【００６９】
図１０に示す例では、外部クロック信号ＣＬＫのアクティブエッジ＃１及び＃５に同期してリードコマンド（Ｒ）が発行されている。本実施形態ではカラムコマンドの最短発行間隔（ｔＣＣＤ）は４クロックサイクルであり、したがって図１０に示す例は、最短間隔でリードコマンドが発行された例を示している。また、図１０に示す例では、ＡＬ＝０、ＢＬ＝８である。したがって、ＡＬカウンタ３３による遅延はゼロであり、ＢＬカウンタ３４による遅延は２クロックサイクルである。
【００７０】
まず、外部クロック信号ＣＬＫのアクティブエッジ＃１に同期して１回目のリードコマンド（Ｒ）が発行されると、コマンドデコーダ３２によって内部リード信号ＲＣＯＭが生成される。本例ではＡＬ＝０であるから、内部リード信号ＲＣＯＭとほぼ同時にリードクロック信号ＲＣＬＫ０が活性化し、その後２クロックサイクル遅れてリードクロック信号ＲＣＬＫ１が活性化する。これらリードクロック信号ＲＣＬＫ０，ＲＣＬＫ１は全てのコアチップＣＣ０〜ＣＣ７に共通に供給されるが、１回目のリードコマンドに同期して入力されたアドレスはコアチップＣＣ０を指定しており、したがって、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１はコアチップＣＣ０においてのみ有効となる。かかる制御は、図７に示したカラム比較回路７８によって行われる。
【００７１】
これにより、コアチップＣＣ０においてはリード動作が実行され、リードデータがコアチップＣＣ０内のリードライトバスＲＷＢＳに現れる。リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１は、コアチップＣＣ０内のディレイ回路７８ａによって遅延され、リードクロック信号ＲＤＣＬＫ０，ＲＤＣＬＫ１として出力される。したがって、リードライトバスＲＷＢＳ上のリードデータは、リードクロック信号ＲＤＣＬＫ０に同期してデータＦＩＦＯ７９ａ内の入力回路ＲＢＵＦＩ０に取り込まれ、リードクロック信号ＲＤＣＬＫ１に同期してデータＦＩＦＯ７９ａ内の入力回路ＲＢＵＦＩ１に取り込まれる。その結果、入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１の出力ノードＲＦＩＦＯ０，ＲＦＩＦＯ１には、それぞれのタイミングでリードデータが現れることになる。
【００７２】
一方、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１は、インターフェースチップＩＦ内のディレイ回路３５によっても遅延され、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１として出力される。これらリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１は全てのコアチップＣＣ０〜ＣＣ７に共通に供給されるが、上述の通り、１回目のリードコマンドに同期して入力されたアドレスはコアチップＣＣ０を指定しており、したがって、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１はコアチップＣＣ０においてのみ有効となる。かかる制御は、図７に示したカラム比較回路７８によって行われる。
【００７３】
これにより、コアチップＣＣ０においては、データＦＩＦＯ７９ａの出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１は、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１にそれぞれ同期して活性化される。その結果、データ用の貫通電極ＴＳＶ１には、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１に同期したタイミングでリードデータが供給されることになる。
【００７４】
次に、外部クロック信号ＣＬＫのアクティブエッジ＃５に同期して２回目のリードコマンド（Ｒ）が発行されると、上記と同様の動作が行われる。本例では、２回目のリードコマンドに同期して入力されたアドレスはコアチップＣＣｍを指定しており、したがって、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ１はコアチップＣＣｍにおいてのみ有効となる。
【００７５】
コアチップＣＣｍは、コアチップＣＣ０よりも動作速度の速いチップであり、したがって、ディレイ回路７８ａの遅延量もこれに合わせて高速に設定されている。したがって、リードコマンドが発行されてからデータＦＩＦＯ７９ａの入力回路ＲＢＵＦＩ０，ＲＢＵＦＩ１からリーデータが出力されるタイミングは、コアチップＣＣ０よりも速い。しかしながら、本実施形態では、データＦＩＦＯ７９ａの出力回路ＲＢＵＦＯ０，ＲＢＵＦＯ１の制御をインターフェースチップＩＦ側で行っており、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１が活性化されるタイミングはコアチップＣＣ０〜ＣＣ７の動作速度と無関係である。したがって、リードコマンドが発行されてからリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１が活性化されるタイミングは、常に一定であり、貫通電極ＴＳＶ１及びインターフェースチップＩＦ内のリードライトバスＲＷＢＳ上でリードデータが衝突することはない。
【００７６】
図１１は、比較例によるリード動作を説明するためのタイミング図であり、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１を使用しない場合を示している。
【００７７】
図１１に示すように、リードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１を使用しない場合、各コアチップＣＣ０〜ＣＣ７にリードクロック信号ＲＣＬＫ０，ＲＣＬＫ１を供給した後、貫通電極ＴＳＶ１にリードデータが出力されるまでのタイミングはコアチップＣＣ０〜ＣＣ７の動作速度によって相違する。図１１に示す例では、動作速度の遅いコアチップＣＣ０に対してリードコマンド（Ｒ）が発行された後、動作速度の速いコアチップＣＣｍに対して最短間隔でリードコマンド（Ｒ）が発行されている。このようなケースでは、コアチップＣＣ０からリードデータＲ０１が出力されている途中で、コアチップＣＣｍからリードデータＲｍ０の出力が開始される。このため、リードデータＲ０１の後半部分がリードデータＲｍ０によって上書きされてしまい、データの有効幅が狭くなってしまう。また、２つのコアチップから異なるリードデータが出力されるケースにおいては、貫通電流が流れる可能性もある。
【００７８】
これに対し、本実施形態ではこのような問題は生じず、常に一定のデータ有効幅を確保することが可能となる。
【００７９】
図１２は、本実施形態による半導体装置１０において、１回目のリードコマンド（Ｒ）に同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。
【００８０】
入力されたアドレスが無効なアドレスである場合は、いずれのコアチップＣＣ０〜ＣＣ７においてもリードライトバスＲＷＢＳ上にリードデータが現れない。しかしながら、インターフェースチップＩＦ側においては、入力されたアドレスが無効なアドレスであるか否かを判別することができないため、ＦＩＦＯカウンタ回路１０１，１０２はカウント動作を実行する。このため、ＦＩＦＯカウンタ回路１０１のカウント値とＦＩＦＯカウンタ回路１０２のカウント値との差が変化することはない。このことは、入力されたアドレスが無効なアドレスであっても、データＦＩＦＯ５０が正しく動作することを意味する。図１２において、ＲＦＩＦＯ＿ＩＦ０〜ＲＦＩＦＯ＿ＩＦ３とは、それぞれＦＩＦＯカウンタ回路１０１のカウント値ＦＩＦＯＣＴＬＩが０〜３である場合にデータＦＩＦＯ５０に取り込まれたリードデータである。また、ＲＦＩＦＯＯＵＴとは、データＦＩＦＯ５０から出力されるリードデータである。
【００８１】
図１３は、比較例による半導体装置において、１回目のリードコマンド（Ｒ）に同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。本例では、ＦＩＦＯカウンタ回路１０１のカウント動作が、選択されたコアチップＣＣ０〜ＣＣ７からの信号（ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１）に同期して行われる。
【００８２】
図１３に示すように、ＦＩＦＯカウンタ回路１０１のカウント動作をコアチップＣＣ０〜ＣＣ７からの信号（ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１）に同期して行うケースでは、入力されたアドレスが無効なアドレスであると、コアチップＣＣ０〜ＣＣ７からのリードクロック信号ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１が供給されなくなる。これは、いずれのコアチップＣＣ０〜ＣＣ７においてもチップアドレスがヒットしないからである。しかしながら、ＦＩＦＯカウンタ回路１０２については、インターフェースチップＩＦ内でカウント動作が実行されるため、図１３に示すように、ＦＩＦＯカウンタ回路１０１のカウント値とＦＩＦＯカウンタ回路１０２のカウント値との差がずれてしまう。このことは、一度でも無効なアドレスが入力されると、データＦＩＦＯ５０の動作が不良となりその後復旧できなくなることを意味する。
【００８３】
これに対し、本実施形態による半導体装置１０では、このような問題が生じることはなく、無効なアドレスが入力された後も正しく動作を行うことが可能となる。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８５】
４〜６ 内部回路
１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１５ アドレス端子
１６ データ入出力端子
１７ データストローブ端子
２１ クロック生成回路
２２ ＤＬＬ回路
３１ 入力バッファ
３２ コマンドデコーダ
３３ ＡＬカウンタ
３４ ＢＬカウンタ
３５ ディレイ回路
３６ ＦＩＦＯ制御回路
４１ アドレスＦＩＦＯ
４２ チップアドレス取得回路
５０ データＦＩＦＯ
５１ 出力バッファ回路
５２ 入力バッファ回路
５４ パラレルシリアル変換回路
５５ シリアルパラレル変換回路
５６ バッファ
６０ モードレジスタ
６１，６２ ＴＳＶバッファ
７０ メモリセルアレイ
７１ ロウデコーダ
７２ センス回路
７３ カラムデコーダ
７４ ロウアドレス制御回路
７５ カラムアドレス制御回路
７６ チップアドレス保持回路
７７ ロウ比較回路
７８ カラム比較回路
７８ａ ディレイ回路
７９ リードライト回路
７９ａ データＦＩＦＯ
７９ｂ 入力バッファ
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３ 端部
８４ 裏面バンプ
８５ 表面バンプ
８６ 端部
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１０１，１０２ カウンタ回路
１０３ オアゲート回路
１０４ ＣＬカウンタ
１０５ オアゲート回路
１１０，１１１ ディレイ回路
１２０，１２１ ディレイ回路
４１０ デコーダ
４２０〜４２７ チップアドレス保持回路
ＣＣ０〜ＣＣ７ コアチップ
ＩＢＵＦ０〜ＩＢＵＦｐ 入力回路
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＯＢＵＦ０〜ＯＢＵＦｐ 出力回路
ＲＢＵＦＩ０，ＲＢＵＦＩ１ 入力回路
ＲＢＵＦＯ０，ＲＢＵＦＯ１ 出力回路
ＲＣＬＫ０，ＲＣＬＫ１，ＲＣＬＫＤＤ０，ＲＣＬＫＤＤ１，ＲＣＬＫＣＬ，ＲＣＬＫＤＤ，ＲＤＣＬＫ０，ＲＤＣＬＫ１ リードクロック信号
ＲＣＯＭ 内部リード信号
ＲＷＢＳ リードライトバス
ＳＢ 外部端子
ＳＩＤ チップアドレス
ＴＳＶ１〜ＴＳＶ３ 貫通電極
【特許請求の範囲】
【請求項１】
積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、
前記複数のコアチップのそれぞれは、メモリセルアレイと、データ端子と、前記メモリセルアレイから読み出されたリードデータを前記データ端子に出力する出力回路とを備え、
前記複数のコアチップにそれぞれ設けられた前記データ端子は、互いに共通接続され、
前記複数のコアチップにそれぞれ設けられた前記出力回路は、前記インターフェースチップより供給される第１のリードクロック信号に応答して活性化され、
前記インターフェースチップは、前記データ端子を介して前記リードデータを受け取る、ことを特徴とする半導体装置。
【請求項２】
前記データ端子は該コアチップを貫通して設けられたデータ用貫通電極からなり、
前記複数のコアチップにそれぞれ設けられた前記データ用貫通電極は積層方向から見て同じ平面位置に設けられ、互いに短絡されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のコアチップのそれぞれは、前記メモリセルアレイから読み出されたリードデータを取り込む入力回路をさらに備え、
前記出力回路は、前記入力回路に取り込まれた前記リードデータを前記データ用貫通電極に出力し、
前記入力回路は、該コアチップにて生成される第２のリードクロック信号に応答して前記リードデータをラッチする、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記インターフェースチップは、外部から入力されるリードコマンドに基づいて第３のリードクロック信号を生成するコマンドデコーダと、前記第３のリードクロック信号を遅延させることによって前記第１のリードクロック信号を生成する第１のディレイ回路とを備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のコアチップのそれぞれは、前記第３のリードクロック信号を遅延させることによって前記第２のリードクロック信号を生成する第２のディレイ回路をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のコアチップのそれぞれは、第１のリードクロック信号用貫通電極をさらに備え、
前記複数のコアチップにそれぞれ設けられた前記第１のリードクロック信号用貫通電極は、互いに共通接続され、
前記インターフェースチップは、前記第１のリードクロック信号用貫通電極を介して前記第１のリードクロック信号を前記複数のコアチップに共通に供給する、ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記複数のコアチップのそれぞれは、チップアドレス用貫通電極をさらに備え、
前記複数のコアチップにそれぞれ設けられた前記チップアドレス用貫通電極は、互いに共通接続され、
前記インターフェースチップは、前記チップアドレス用貫通電極を介してチップアドレスを前記複数のコアチップに共通に供給し、
前記複数のコアチップのそれぞれは、前記インターフェースチップから供給された前記チップアドレスが当該コアチップに割り当てられた固有のチップアドレスと一致した場合に、該コアチップ内において前記第１のリードクロック信号を有効とする、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数のコアチップのそれぞれは、第３のリードクロック信号用貫通電極をさらに備え、
前記複数のコアチップにそれぞれ設けられた前記第３のリードクロック信号用貫通電極は、互いに共通接続され、
前記インターフェースチップは、前記第３のリードクロック信号用貫通電極を介して前記内部リード信号を前記複数のコアチップに共通に供給し、
前記複数のコアチップのそれぞれは、前記インターフェースチップから供給された前記チップアドレスが当該コアチップに割り当てられた固有のチップアドレスと一致した場合に、該コアチップ内において前記第３のリードクロック信号を有効とする、ことを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のコアチップのそれぞれは、前記出力回路及び前記入力回路を複数組備え、
前記メモリセルアレイから読み出されたリードデータは、前記複数の入力回路の入力ノードに共通に供給され、
前記複数の入力回路の出力ノードは、前記複数の出力回路の入力ノードにそれぞれ供給され、
前記複数の出力回路の出力ノードは、前記データ用貫通電極に共通接続され、
前記複数の入力回路は前記第２のリードクロック信号に基づいていずれか一つが活性化され、
前記複数の出力回路は前記第１のリードクロック信号に基づいていずれか一つが活性化される、ことを特徴とする請求項３乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記インターフェースチップは、前記データ用貫通電極を介して入力される前記リードデータをラッチし順次出力するＦＩＦＯ回路をさらに備えることを特徴とする請求項２乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記インターフェースチップは、前記第１のリードクロック信号に基づいてカウント値が更新される第１のカウンタ回路と、前記第１のリードクロック信号を遅延させた信号に基づいてカウント値が更新される第２のカウンタ回路とをさらに備え、
前記ＦＩＦＯ回路は、入力ノードが前記データ用貫通電極に共通接続された複数の入力回路と、入力ノードが前記複数の入力回路の出力ノードにそれぞれ接続された複数の出力回路とを備え、前記複数の出力回路の出力ノードが共通接続されたポイントシフト型ＦＩＦＯ回路であり、
前記複数の入力回路は前記第１のカウンタ回路のカウント値に基づいていずれか一つが活性化され、
前記複数の出力回路は前記第２のカウンタ回路のカウント値に基づいていずれか一つが活性化される、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、
前記複数のコアチップのそれぞれは、メモリセルアレイと、データ用貫通電極と、前記メモリセルアレイから読み出されたリードデータをラッチし順次出力するＦＩＦＯ回路とを備え、
前記複数のコアチップにそれぞれ設けられた前記データ用貫通電極は、互いに共通接続され、
前記ＦＩＦＯ回路は、入力ノードに前記メモリセルアレイから読み出されたリードデータが共通に供給される複数の入力回路と、入力ノードが前記複数の入力回路の出力ノードにそれぞれ接続された複数の出力回路とを備え、前記複数の出力回路の出力ノードが前記データ用貫通電極に共通接続されたポイントシフト型ＦＩＦＯ回路であり、
前記複数の出力回路は、前記インターフェースチップより供給される複数の第１のリードクロック信号に基づいていずれか一つが活性化され、
前記インターフェースチップは、前記データ用貫通電極を介して前記リードデータを受け取る、ことを特徴とする半導体装置。
【請求項１３】
前記複数の入力回路は、該コアチップにて生成される複数の第２のリードクロック信号に基づいていずれか一つが活性化されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記複数の第１のリードクロック信号は、外部から入力されるリードコマンドに基づいて生成される第３のリードクロック信号をインターフェースチップ内で遅延させることによって順次生成され、
前記複数の第２のリードクロック信号は、前記第３のリードクロック信号を該コアチップ内で遅延させることによって順次生成されることを特徴とする請求項１３に記載の半導体装置。
【請求項１】
積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、
前記複数のコアチップのそれぞれは、メモリセルアレイと、データ端子と、前記メモリセルアレイから読み出されたリードデータを前記データ端子に出力する出力回路とを備え、
前記複数のコアチップにそれぞれ設けられた前記データ端子は、互いに共通接続され、
前記複数のコアチップにそれぞれ設けられた前記出力回路は、前記インターフェースチップより供給される第１のリードクロック信号に応答して活性化され、
前記インターフェースチップは、前記データ端子を介して前記リードデータを受け取る、ことを特徴とする半導体装置。
【請求項２】
前記データ端子は該コアチップを貫通して設けられたデータ用貫通電極からなり、
前記複数のコアチップにそれぞれ設けられた前記データ用貫通電極は積層方向から見て同じ平面位置に設けられ、互いに短絡されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のコアチップのそれぞれは、前記メモリセルアレイから読み出されたリードデータを取り込む入力回路をさらに備え、
前記出力回路は、前記入力回路に取り込まれた前記リードデータを前記データ用貫通電極に出力し、
前記入力回路は、該コアチップにて生成される第２のリードクロック信号に応答して前記リードデータをラッチする、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記インターフェースチップは、外部から入力されるリードコマンドに基づいて第３のリードクロック信号を生成するコマンドデコーダと、前記第３のリードクロック信号を遅延させることによって前記第１のリードクロック信号を生成する第１のディレイ回路とを備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のコアチップのそれぞれは、前記第３のリードクロック信号を遅延させることによって前記第２のリードクロック信号を生成する第２のディレイ回路をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のコアチップのそれぞれは、第１のリードクロック信号用貫通電極をさらに備え、
前記複数のコアチップにそれぞれ設けられた前記第１のリードクロック信号用貫通電極は、互いに共通接続され、
前記インターフェースチップは、前記第１のリードクロック信号用貫通電極を介して前記第１のリードクロック信号を前記複数のコアチップに共通に供給する、ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記複数のコアチップのそれぞれは、チップアドレス用貫通電極をさらに備え、
前記複数のコアチップにそれぞれ設けられた前記チップアドレス用貫通電極は、互いに共通接続され、
前記インターフェースチップは、前記チップアドレス用貫通電極を介してチップアドレスを前記複数のコアチップに共通に供給し、
前記複数のコアチップのそれぞれは、前記インターフェースチップから供給された前記チップアドレスが当該コアチップに割り当てられた固有のチップアドレスと一致した場合に、該コアチップ内において前記第１のリードクロック信号を有効とする、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数のコアチップのそれぞれは、第３のリードクロック信号用貫通電極をさらに備え、
前記複数のコアチップにそれぞれ設けられた前記第３のリードクロック信号用貫通電極は、互いに共通接続され、
前記インターフェースチップは、前記第３のリードクロック信号用貫通電極を介して前記内部リード信号を前記複数のコアチップに共通に供給し、
前記複数のコアチップのそれぞれは、前記インターフェースチップから供給された前記チップアドレスが当該コアチップに割り当てられた固有のチップアドレスと一致した場合に、該コアチップ内において前記第３のリードクロック信号を有効とする、ことを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のコアチップのそれぞれは、前記出力回路及び前記入力回路を複数組備え、
前記メモリセルアレイから読み出されたリードデータは、前記複数の入力回路の入力ノードに共通に供給され、
前記複数の入力回路の出力ノードは、前記複数の出力回路の入力ノードにそれぞれ供給され、
前記複数の出力回路の出力ノードは、前記データ用貫通電極に共通接続され、
前記複数の入力回路は前記第２のリードクロック信号に基づいていずれか一つが活性化され、
前記複数の出力回路は前記第１のリードクロック信号に基づいていずれか一つが活性化される、ことを特徴とする請求項３乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記インターフェースチップは、前記データ用貫通電極を介して入力される前記リードデータをラッチし順次出力するＦＩＦＯ回路をさらに備えることを特徴とする請求項２乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記インターフェースチップは、前記第１のリードクロック信号に基づいてカウント値が更新される第１のカウンタ回路と、前記第１のリードクロック信号を遅延させた信号に基づいてカウント値が更新される第２のカウンタ回路とをさらに備え、
前記ＦＩＦＯ回路は、入力ノードが前記データ用貫通電極に共通接続された複数の入力回路と、入力ノードが前記複数の入力回路の出力ノードにそれぞれ接続された複数の出力回路とを備え、前記複数の出力回路の出力ノードが共通接続されたポイントシフト型ＦＩＦＯ回路であり、
前記複数の入力回路は前記第１のカウンタ回路のカウント値に基づいていずれか一つが活性化され、
前記複数の出力回路は前記第２のカウンタ回路のカウント値に基づいていずれか一つが活性化される、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、
前記複数のコアチップのそれぞれは、メモリセルアレイと、データ用貫通電極と、前記メモリセルアレイから読み出されたリードデータをラッチし順次出力するＦＩＦＯ回路とを備え、
前記複数のコアチップにそれぞれ設けられた前記データ用貫通電極は、互いに共通接続され、
前記ＦＩＦＯ回路は、入力ノードに前記メモリセルアレイから読み出されたリードデータが共通に供給される複数の入力回路と、入力ノードが前記複数の入力回路の出力ノードにそれぞれ接続された複数の出力回路とを備え、前記複数の出力回路の出力ノードが前記データ用貫通電極に共通接続されたポイントシフト型ＦＩＦＯ回路であり、
前記複数の出力回路は、前記インターフェースチップより供給される複数の第１のリードクロック信号に基づいていずれか一つが活性化され、
前記インターフェースチップは、前記データ用貫通電極を介して前記リードデータを受け取る、ことを特徴とする半導体装置。
【請求項１３】
前記複数の入力回路は、該コアチップにて生成される複数の第２のリードクロック信号に基づいていずれか一つが活性化されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記複数の第１のリードクロック信号は、外部から入力されるリードコマンドに基づいて生成される第３のリードクロック信号をインターフェースチップ内で遅延させることによって順次生成され、
前記複数の第２のリードクロック信号は、前記第３のリードクロック信号を該コアチップ内で遅延させることによって順次生成されることを特徴とする請求項１３に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２１６６５２（Ｐ２０１２−２１６６５２Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１１−８０３９３（Ｐ２０１１−８０３９３）
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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