半導体装置の作製方法

【課題】電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置の作製方法を提供することである。
【解決手段】基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、酸化物半導体膜を形成し、第１の酸化物半導体膜を形成した後、加熱処理をして第２の酸化物半導体膜を形成し、第１の導電膜を形成し、厚さの異なる領域を有する第１のレジストマスクを形成し、第１のレジストマスクを用いて第２の酸化物半導体膜および第１の導電膜をエッチングして第３の酸化物半導体膜および第２の導電膜を形成し、第１のレジストマスクを縮小させて、第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電膜の一部を選択的に除去することでソース電極およびドレイン電極を形成する半導体装置の作製方法である。

【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置および該半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気光学装置、半導体回路および電子機器は全て半導体装置に含まれる。
【背景技術】
【０００３】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
【０００４】
上記シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
【０００５】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物を用いてトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１および特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなり、キャリアである電子を生成する。それゆえ、酸化物半導体を用いたトランジスタにおいて、チャネル形成領域を含む酸化物半導体の酸素欠損は、該トランジスタのしきい値電圧をマイナス方向に変動させる要因といえる。
【０００８】
そこで、本発明の一態様は、電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置および該半導体装置の作製方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決する手段は、チャネル形成領域を含む酸化物半導体の酸素欠損が低減する作製工程で半導体装置を作製することである。
【００１０】
そこで、本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に第１の酸化物半導体膜を形成し、第１の酸化物半導体膜を形成した後、加熱処理をして第２の酸化物半導体膜を形成し、第２の酸化物半導体膜上に第１の導電膜を形成し、第１の導電膜上に厚さの異なる領域を有する第１のレジストマスクを形成し、第１のレジストマスクを用いて第２の酸化物半導体膜および第１の導電膜の一部を選択的に除去することで第３の酸化物半導体膜および第２の導電膜を形成し、第１のレジストマスクを縮小させることで、少なくとも第２の導電膜の第３の酸化物半導体膜のチャネル形成領域と重畳する領域を露出させつつ、第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電膜の一部を選択的に除去することでソース電極およびドレイン電極を形成する半導体装置の作製方法である。
【００１１】
上記半導体装置の作製方法において、厚さの異なる領域を有する第１のレジストマスクは、多階調マスクを用いることにより形成される。多階調マスクを用いることにより、１枚のフォトマスクで、第２の酸化物半導体膜および第１の導電膜を、第３の酸化物半導体膜、ソース電極およびドレイン電極として形成することができる。
【００１２】
加熱処理は、ゲート絶縁膜上に第１の酸化物半導体膜を形成した後に行ってもよいし、ゲート絶縁膜上に形成された第１の酸化物半導体膜上に第１の導電膜を形成した後に行ってもよい。
【００１３】
ソース電極およびドレイン電極を形成した後、ゲート絶縁膜、第３の酸化物半導体膜、ソース電極およびドレイン電極上に保護絶縁膜を形成し、保護絶縁膜を形成した後に、さらなる加熱処理をしてもよい。
【００１４】
ゲート絶縁膜および保護絶縁膜の少なくとも一方に酸化物絶縁膜を用いることができる。ゲート絶縁膜に酸化物絶縁膜を用いる場合、加熱処理によってゲート絶縁膜の酸化物絶縁膜から脱離する酸素をゲート絶縁膜上に形成された第１の酸化物半導体膜に拡散させることができる。
【００１５】
ゲート絶縁膜および保護絶縁膜には酸化物絶縁膜だけでなく、昇温脱離ガス分光法分析（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上である絶縁膜とすることもできる。
【００１６】
ゲート絶縁膜および保護絶縁膜の少なくとも一方に用いる酸化物絶縁膜は、化学量論比より過剰な酸素を含む酸化物絶縁膜であることが好ましい。化学量論比より過剰な酸素を含む酸化物絶縁膜は、加熱よって脱離する酸素が多いため、ゲート絶縁膜上に形成された第１の酸化物半導体膜または第３の酸化物半導体膜により多くの酸素を拡散させることができる。
【００１７】
上記半導体装置の作製方法において、加熱処理はゲート絶縁膜上に形成した第１の酸化物半導体膜中の水素または水を脱離させると共に、ゲート絶縁膜に含まれる酸素を第１の酸化物半導体膜に拡散させる温度で加熱することが好ましい。
【００１８】
第２の酸化物半導体膜および第３の酸化物半導体膜の水素濃度は５×１０^１８ａｔｏｍｓ／ｃｍ^３未満となる。
【００１９】
上記半導体装置の作製方法における酸化物半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含むものとする。また、ゲート絶縁膜上に形成した酸化物半導体膜は、非単結晶であり、且つｃ軸配向の結晶領域を有している。
【発明の効果】
【００２０】
本発明の一態様によって、電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置および該半導体装置の作製方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図２】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図３】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図４】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図５】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図６】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図７】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図８】多階調マスクを説明する図。
【図９】本発明の一態様を示す回路図の一例。
【図１０】本発明の一態様を示す回路図の一例。
【図１１】本発明の一態様を示す回路図の一例。
【図１２】本発明の一態様を示す回路図の一例。
【図１３】ＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１４】本発明の一態様を示す表示装置の一例を示すブロック図および回路図。
【図１５】本発明の一態様を示す表示装置の一例を示す上面図および断面図。
【図１６】本発明の一態様を示す液晶表示装置における動作モードの一例を示す断面図。
【図１７】本発明の一態様を示す液晶表示装置における動作モードの一例を示す断面図。
【図１８】本発明の一態様を示す液晶表示装置における動作モードの一例を示す断面図。
【図１９】本発明の一態様を示す液晶表示装置における電極の配置例を示す上面図および断面図。
【図２０】本発明の一態様を示す液晶表示装置における電極の配置例を示す上面図。
【図２１】本発明の一態様を示す液晶表示装置における電極の配置例を示す上面図。
【図２２】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図２３】本発明の一態様を示す保護回路の一例を示す回路図および上面図。
【図２４】本発明の一態様である半導体装置を用いた電子機器の例を示す斜視図。
【図２５】本発明の一態様である半導体装置に含まれる酸化物半導体膜についての計算に用いた結晶構造を示す図。
【図２６】本発明の一態様である半導体装置に含まれる酸化物半導体膜についての計算に用いた結晶構造を示す図。
【発明を実施するための形態】
【００２２】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２３】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２４】
また、本明細書において、半導体装置の作製工程に係る処理を行った後のものに対しても膜という用語を用いて説明する場合がある。
【００２５】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２６】
なお、本明細書において、「オン電流」とは、トランジスタが導通状態のときに、ソースとドレインの間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも大きいときに、ソースとドレインとの間に流れる電流が、オン電流である。また「オフ電流」とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも小さいときに、ソースとドレインとの間に流れる電流が、オン電流である。なお、「ゲート電圧」とは、ソースを基準としたゲートとソースの電位差をいう。
【００２７】
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタおよび該トランジスタの作製方法について図１乃至図７を用いて説明する。
【００２９】
図１（Ａ）は、本発明の一態様であるトランジスタ１００の構成を説明する上面図である。図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図は図１（Ｂ）に相当し、図１（Ａ）の一点鎖線Ｃ−Ｄ間の断面図は図１（Ｃ）に相当する。なお、図１（Ａ）において、下地絶縁膜１０２、ゲート絶縁膜１０４および保護絶縁膜１０７は、明瞭化のために図示していない。
【００３０】
図１（Ｂ）および図１（Ｃ）より、トランジスタ１００は、基板１０１と、基板１０１上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極１０３と、ゲート電極１０３上にゲート絶縁膜１０４と、ゲート絶縁膜１０４上に設けられた酸化物半導体膜１０５と、酸化物半導体膜１０５上に設けられたソース電極１０６ａおよびドレイン電極１０６ｂと、ゲート電極１０３、酸化物半導体膜１０５、ソース電極１０６ａおよびドレイン電極１０６ｂ上に設けられた保護絶縁膜１０７と、を有する構造である。
【００３１】
また、トランジスタ１００において、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は、酸化物半導体膜１０５の端部よりも内側に位置する。つまり、ソース電極１０６ａおよびドレイン電極１０６ｂは、ゲート絶縁膜１０４と酸化物半導体膜１０５とで形成される段差を覆わず、酸化物半導体膜１０５と上面でのみ接して形成されている。
【００３２】
図２（Ａ）は、本発明の一態様であるトランジスタ２００の構成を説明する上面図である。図２（Ａ）の一点鎖線Ｅ−Ｆ間の断面図は図２（Ｂ）に相当し、図２（Ａ）の一点鎖線Ｇ−Ｈ間の断面図は図２（Ｃ）に相当する。なお、図２（Ａ）において、下地絶縁膜１０２、ゲート絶縁膜１０４および保護絶縁膜１０７は、明瞭化のため図示していない。
【００３３】
トランジスタ２００は、トランジスタ１００と同様の積層構成を有しており、トランジスタ１００とは異なる形状のソース電極１０６ａおよびドレイン電極１０６ｂを有している。トランジスタ２００においても、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は、酸化物半導体膜１０５の端部よりも内側に位置しており、酸化物半導体膜１０５と上面でのみ接して形成されている。そして、トランジスタ２００は、Ｕ字型（Ｃ字型、コの字型、または馬蹄型）のソース電極１０６ａで、ドレイン電極１０６ｂを囲む形状としている。このような形状とすることで、トランジスタの占有面積が小さくても、十分なチャネル幅を確保することが可能となり、トランジスタのオン電流の量を増やすことが可能となる。
【００３４】
また、一般に、チャネル幅を大きくすると、ゲート電極１０３とソース電極１０６ａ間、およびゲート電極１０３とドレイン電極１０６ｂ間に生じる寄生容量も大きくなるが、Ｕ字型のソース電極１０６ａで、ドレイン電極１０６ｂを囲む形状とすることで、特にゲート電極１０３とドレイン電極１０６ｂ間に生じる寄生容量の増加を抑えることが可能となる。
【００３５】
例えば、アクティブマトリクス型液晶表示装置の画素トランジスタでは、画素電極と電気的に接続するドレイン電極およびゲート電極の間に生じる寄生容量が大きいと、フィードスルーの影響を受けやすくなるため、画素に供給された電位（映像情報）が正確に保持できず、表示品位が低下する要因となる。本発明の一態様であるトランジスタ２００をアクティブマトリクス型液晶表示装置の画素トランジスタに用いると、十分なチャネル幅を確保しつつ、ドレイン電極１０６ｂとゲート電極１０３間に生じる寄生容量を小さくすることができるため、表示装置の表示品位を向上させることが可能となる。
【００３６】
図３（Ａ）は、本発明の一態様であるトランジスタ３１０の構成を説明する上面図である。図３（Ａ）の一点鎖線Ｏ−Ｐ間の断面図は図３（Ｂ）に相当し、図３（Ａ）の一点鎖線Ｑ−Ｒ間の断面図は図３（Ｃ）に相当する。なお、図３（Ａ）において、下地絶縁膜１０２、ゲート絶縁膜１０４および保護絶縁膜１０７は、明瞭化のため図示していない。
【００３７】
トランジスタ３１０は、図１を用いて説明したトランジスタ１００にチャネル保護膜１０８を付加した構成を有している。チャネル保護膜１０８は、酸化物半導体膜１０５上に設けられている。トランジスタ３１０においても、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は、酸化物半導体膜１０５の端部よりも内側に位置しており、酸化物半導体膜１０５と上面でのみ接して形成されている。
【００３８】
チャネル保護膜１０８を設けることにより、トランジスタ１００と比べて作製工程が増加してしまうが、チャネル保護膜１０８を形成した後の作製工程において、バックチャネル側に生じる酸素欠損の増加を抑えることができる。このため、チャネル保護膜１０８を形成した後の作製工程における処理条件の範囲を広くすることができ、生産性が高く、信頼性に優れた半導体装置を実現することができる。なお、本明細書におけるバックチャネルとは、酸化物半導体膜におけるゲート絶縁膜と反対側の界面近傍のことをいう。
【００３９】
なお、トランジスタ１００、トランジスタ２００およびトランジスタ３１０は、ボトムゲート構造のトランジスタの一形態であり、逆スタガ型トランジスタである。また、トランジスタ１００およびトランジスタ２００は、チャネルエッチ型トランジスタともいわれ、トランジスタ３１０は、チャネル保護型（チャネルストップ型）トランジスタともいわれる。
【００４０】
次に、図１に示すトランジスタ１００の作製方法について、図４乃至図８を用いて説明する。なお、図４乃至図７は、トランジスタ１００の作製方法を説明する断面図であり、図１（Ａ）の一点鎖線Ａ−Ｂ間および一点鎖線Ｃ−Ｄ間の断面に相当する。なお、トランジスタ２００は、酸化物半導体膜１０５、ソース電極１０６ａおよびドレイン電極１０６ｂ（ソース配線およびドレイン配線を含む）の形状がトランジスタ１００と異なるだけである。それゆえ、トランジスタ２００の作製方法を含めて、トランジスタ１００の作製方法を説明する。
【００４１】
図４（Ａ）に示すように、基板１０１上に下地絶縁膜１０２を形成し、下地絶縁膜１０２上にゲート電極１０３を形成する。なお、下地絶縁膜１０２を形成しない構成としてもよい。
【００４２】
基板１０１は、材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。
【００４３】
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、金属もしくはステンレスなどの導電体でなる導電性基板、またはこれら半導体基板もしくは導電性基板の表面を絶縁材料で被覆した基板などを用いることができる。また、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００４４】
また、基板１０１として、可撓性を有するガラス基板または可撓性を有するプラスチック基板を用いることができる。プラスチック基板としては、屈折率異方性の小さい基板を用いることが好ましく、代表的には、ポリエーテルサルフォン（ＰＥＳ）フィルム、ポリイミド、ポリエチレンナフタレート（ＰＥＮ）フィルム、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリカーボネート（ＰＣ）フィルム、アクリル樹脂フィルム、または半硬化した有機樹脂中に繊維体を含むプリプレグ等を用いることができる。
【００４５】
下地絶縁膜１０２は、基板１０１からの不純物（例えば、ＬｉやＮａなどのアルカリ金属など）の拡散を防止する他に、トランジスタ１００の作製工程におけるエッチング工程によって、基板１０１がエッチングされることを防ぐ。それゆえ、下地絶縁膜１０２の厚さは特に限定はないが、５０ｎｍ以上とすることが好ましい。
【００４６】
下地絶縁膜１０２は、後述するゲート絶縁膜１０４の膜種から適宜選択し、ゲート絶縁膜１０４同様にして形成すればよい。また、アルカリ金属の侵入防止のためには、下地絶縁膜１０２として、後述する窒化物絶縁膜を用いることが好ましい。また、下地絶縁膜１０２に熱伝導率の高い絶縁膜を用いることで、トランジスタ１００の放熱性を良好にすることができる。該熱伝導率の高い絶縁膜をとしては、窒化アルミニウム膜、窒化酸化アルミニウム膜および窒化シリコン膜である。なお、下地絶縁膜１０２は単層構造であっても積層構造であってもよい。
【００４７】
次いで、下地絶縁膜１０２上にゲート電極１０３となる導電膜を形成する。なお、ゲート電極１０３はゲート配線としても機能する。
【００４８】
該導電膜として用いることができる導電材料は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金、上述した金属元素の窒化物である。
【００４９】
ゲート電極１０３となる導電膜は、上記導電材料を単層構造または積層構造として形成することができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【００５０】
ゲート電極１０３となる導電膜は、下地絶縁膜１０２上に、上記導電材料を用いてスパッタリング法、真空蒸着法またはメッキ法により形成する。また、ゲート電極１０３となる導電膜は銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。該導電膜にフォトリソグラフィ法、インクジェット法または印刷法等によりマスクを形成し、該マスクを用いて導電膜の一部を選択的に除去（エッチング）して形成することができる。ここでは、チタンターゲットを用いたＤＣスパッタリング法でチタン膜を形成し、フォトリソグラフィ法で形成したレジストマスクを用いてエッチングをしてゲート電極１０３を形成する。ゲート電極１０３を形成するためのエッチングは、ウェットエッチングでもドライエッチングでもよい。
【００５１】
ゲート電極１０３の厚さは、特に限定はなく、上記導電材料の電気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。例えば、１０ｎｍ以上５００ｎｍ以下で形成すればよい。
【００５２】
後に形成されるゲート絶縁膜１０４の被覆性を向上させるために、ゲート電極１０３の側面はテーパ形状とすることが好ましい。例えば、ドライエッチングを用いてゲート電極１０３の側面をテーパ形状にするには、レジストマスクを後退させつつエッチングを行えばよい。
【００５３】
ゲート電極１０３と基板１０１との密着性向上させるために、上記単体金属の窒化物膜を基板１０１とゲート電極１０３との間に設けてもよい。
【００５４】
また、ゲート電極１０３と後述するゲート絶縁膜１０４との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気特性において、しきい値電圧をプラスにすることができ、トランジスタ１００を所謂ノーマリーオフのトランジスタとすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも後述する第１の酸化物半導体膜１１５より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【００５５】
次いで、図４（Ｂ）に示すようにゲート電極１０３上にゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。
【００５６】
ゲート絶縁膜１０４としては、酸化シリコン膜、酸化ガリウム膜、もしくは酸化アルミニウム膜などの酸化物絶縁膜、または窒化シリコン膜、もしくは窒化アルミニウム膜などの窒化物絶縁膜、または酸化窒化シリコン膜、酸化窒化アルミニウム膜、もしくは窒化酸化シリコン膜から選ばれる絶縁膜の単層構造、またはこれらの積層構造を用いる。なお、ゲート絶縁膜１０４は、後述する第１の酸化物半導体膜１１５と接する部分において酸素を含むことが好ましい。
【００５７】
また、ゲート絶縁膜１０４として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０）、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を、単層構造または上記した絶縁膜との積層構造としたものを用いることができる。
【００５８】
ｈｉｇｈ−ｋ材料は誘電率が高いため、例えば、酸化シリコン膜をゲート絶縁膜に用いた場合と同じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすることができる。それゆえ、ゲートリーク電流を低減させることができる。
【００５９】
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものいう。
【００６０】
また、ゲート絶縁膜１０４は、後述する第１の酸化物半導体膜１１５と接する部分において酸素を含むことが好ましいことから、ゲート絶縁膜１０４として、加熱により酸素放出される絶縁膜を用いてもよい。なお、「加熱により酸素放出される」とは、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の放出量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることをいう。
【００６１】
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【００６２】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００６３】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００６４】
【数１】

【００６５】
Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。式１の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^３の水素原子を含むシリコンウェハを用いて測定した数値である。
【００６６】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００６７】
なお、Ｎ_Ｏ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００６８】
加熱により酸素放出される絶縁膜の一例として、化学量論比より過剰な酸素を含む酸化物絶縁膜が挙げられ、具体的には酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））の膜である。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００６９】
ゲート絶縁膜１０４として、加熱により酸素放出される絶縁膜を用いることで、後述する第１の酸化物半導体膜１１５に酸素を供給され、ゲート絶縁膜１０４および後述する第１の酸化物半導体膜１１５の界面準位を低減できる。従って、トランジスタ１００の動作に起因して生じうる電荷などが、該界面準位に捕獲されることを抑制でき、トランジスタ１００を電気特性の劣化の少ないトランジスタにすることができる。
【００７０】
ゲート絶縁膜１０４は、スパッタリング法、ＣＶＤ法等により形成する。本実施の形態では、ゲート絶縁膜１０４をスパッタリング法で形成する場合について説明するが、ゲート絶縁膜１０４の形成をＣＶＤ法で行う場合は、熱ＣＶＤ法、プラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などを適用することができる。
【００７１】
ゲート絶縁膜１０４をスパッタリング法で形成する場合、シリコンターゲット、石英ターゲット、アルミニウムターゲットまたは酸化アルミニウムターゲットなどを用いて、酸素を含む雰囲気ガス中で形成すればよい。雰囲気ガス中の酸素ガスの割合は、雰囲気ガス全体に対して６体積％以上とする。好ましくは、５０体積％以上とする。雰囲気ガス中の酸素ガスの割合を高めることで、加熱により酸素放出される絶縁膜を形成することができる。
【００７２】
ターゲット中の水素も極力取り除かれていると好ましい。具体的には、ＯＨ基が１００ｐｐｍ以下、好ましくは１０ｐｐｍ以下、より好ましくは１ｐｐｍ以下の酸化物ターゲットを用いることで、ゲート絶縁膜１０４の水素濃度を低減し、トランジスタ１００の電気特性および信頼性を高めることができる。例えば、溶融石英は、ＯＨ基が１０ｐｐｍ以下としやすく、またコストが低いため好ましい。もちろんＯＨ基濃度の低い合成石英のターゲットを用いてもよい。
【００７３】
さらに、トランジスタ１００の作製にあたり、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましい。基板１０１にアルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、ゲート絶縁膜１０４として、上記窒化物絶縁膜を形成することが好ましく、さらに、該窒化物絶縁膜上には上記した酸化物絶縁膜を積層することが好ましい。
【００７４】
次いで、図４（Ｃ）に示すようにゲート絶縁膜１０４上に第１の酸化物半導体膜１１５を形成する。ゲート絶縁膜１０４上にスパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により第１の酸化物半導体膜１１５が得られる。ここでは、スパッタリング法により第１の酸化物半導体膜１１５を形成する。第１の酸化物半導体膜１１５は、厚さ１ｎｍ以上５０ｎｍ以下で形成すればよい。
【００７５】
第１の酸化物半導体膜１１５は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含む金属酸化物を用いることできる。なお、該金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上のものを用いる。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタ１００のオフ電流を低減することができる。
【００７６】
例えば、第１の酸化物半導体膜１１５として、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物若しくはＳｎ−Ａｌ−Ｚｎ系金属酸化物、または二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物若しくはＩｎ−Ｇａ系金属酸化物などを用いることができる。または、Ｉｎ系金属酸化物、Ｓｎ系金属酸化物、Ｚｎ系金属酸化物などを用いてもよい。なお、ｎ元系金属酸化物はｎ種類の金属酸化物で構成されるものとする。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００７７】
なお、上記金属酸化物では、これらの化学量論比に対し、酸素（Ｏ）を過剰に含ませることが好ましい。酸素（Ｏ）を過剰に含ませると、形成される第１の酸化物半導体膜１１５の酸素欠損によるキャリアの生成を抑制することができる。
【００７８】
なお、一例として、第１の酸化物半導体膜１１５をＩｎ−Ｚｎ系金属酸化物により形成する場合には、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、酸素（Ｏ）を過剰に含ませるためには、化合物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【００７９】
また、第１の酸化物半導体膜１１５は非晶質な酸化物半導体膜でも、結晶領域を含む酸化物半導体膜であってもよい。
【００８０】
ここで、第１の酸化物半導体膜１１５を形成するスパッタリング装置について、以下に詳細を説明する。
【００８１】
第１の酸化物半導体膜１１５を形成する処理室は、リークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることが好ましく、それによりスパッタリング法により形成する際、膜中への不純物の混入を低減することができる。
【００８２】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とするためには、外部リークおよび内部リークの両面から対策をとる必要がある。
【００８３】
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態である物質によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【００８４】
処理室の内壁として用いる部材は、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルもしくはバナジウム、または、これらを鉄、クロムおよびニッケルなどの少なくとも一つを含む合金材料に被覆したものを用いてもよい。鉄、クロムおよびニッケルなどの少なくとも一つを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、処理室の内壁の表面積を小さくするために、該部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。または、該部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態である物質で被覆してもよい。
【００８５】
さらに、雰囲気ガスを処理室に導入する直前に、雰囲気ガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【００８６】
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【００８７】
処理室内に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【００８８】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【００８９】
第１の酸化物半導体膜１１５をスパッタリング法で形成する際のターゲットとしては、インジウム、ガリウム、スズおよび亜鉛から選ばれた二以上の元素を含む金属酸化物ターゲットを用いることができる。
【００９０】
ターゲットの一例として、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットを、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００９１】
なお、雰囲気ガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび酸素の混合ガスを適宜用いる。また、雰囲気ガスには、水素、水、水酸基を有する化合物または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００９２】
上記スパッタリング装置を用いることで、水素の混入が低減された第１の酸化物半導体膜１１５を形成することができる。なお、上記スパッタリング装置を用いても、第１の酸化物半導体膜１１５は少なからず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定される第１の酸化物半導体膜１１５の窒素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満となる。
【００９３】
また、ゲート絶縁膜１０４および第１の酸化物半導体膜１１５は、真空下で連続して形成してもよい。例えば、基板１０１上の下地絶縁膜１０２およびゲート電極１０３の表面に付着した水素を含む不純物を、熱処理またはプラズマ処理で除去した後、大気に暴露することなくゲート絶縁膜１０４を形成し、続けて大気に暴露することなく第１の酸化物半導体膜１１５を形成してもよい。このようにすることで、下地絶縁膜１０２およびゲート電極１０３の表面に付着した水素を含む不純物を低減し、また、下地絶縁膜１０２およびゲート電極１０３とゲート絶縁膜１０４との界面、および、ゲート絶縁膜１０４と第１の酸化物半導体膜１１５との界面に、大気成分が付着することを抑制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ１００を作製することができる。
【００９４】
また、第１の酸化物半導体膜１１５を形成する際または形成後において、第１の酸化物半導体膜１１５の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなりキャリアである電子を生じる。つまりトランジスタ１００においても、第１の酸化物半導体膜１１５の酸素欠損の一部はドナーとなりキャリアである電子が生じることで、トランジスタ１００のしきい値電圧がマイナス方向に変動してしまう。そして、第１の酸化物半導体膜１１５において、該電子の生成は、第１の酸化物半導体膜１１５とゲート絶縁膜１０４との界面近傍で生じる酸素欠損おいて顕著である。
【００９５】
そこで、第１の酸化物半導体膜１１５を形成後に、第１の加熱処理を行い、第２の酸化物半導体膜１１７を形成する（図４（Ｄ）参照）。
【００９６】
第１の加熱処理は、第１の酸化物半導体膜１１５から水素（水、水酸基または水素化物を含む）を放出させると共に、ゲート絶縁膜１０４に含まれる酸素の一部を放出し、第１の酸化物半導体膜１１５中、およびゲート絶縁膜１０４と第１の酸化物半導体膜１１５との界面近傍に酸素を拡散させる。
【００９７】
第１の加熱処理の温度は、上記を可能にする温度であり、具体的には、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【００９８】
第１の加熱処理に用いる加熱処理装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【００９９】
第１の加熱処理は、ゲート絶縁膜１０４に含まれる酸素の一部を放出し、第１の酸化物半導体膜１１５中に拡散させることから、第１の酸化物半導体膜１１５の酸素欠損を補う。つまり、ゲート絶縁膜１０４から第１の酸化物半導体膜１１５に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へ変動させる第１の酸化物半導体膜１１５の酸素欠損を補うことができる。
【０１００】
さらに、第１の酸化物半導体膜１１５中の水素はドナーとなりキャリアである電子を生じる。第１の加熱処理によって、第１の酸化物半導体膜１１５は膜中の水素濃度が低減され、高純度化された第２の酸化物半導体膜１１７となる。第２の酸化物半導体膜１１７の水素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下である。なお、第２の酸化物半導体膜１１７中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ）で測定されるものである。
【０１０１】
第１の加熱処理によって、水素濃度が十分に低減されて高純度化され、且つ十分な酸素を供給されて酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された第２の酸化物半導体膜１１７では、水素等のドナーに起因するキャリア密度が１×１０^１３／ｃｍ^３以下となる。また、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。第２の酸化物半導体膜１１７を用いることで、極めて優れたオフ電流特性のトランジスタ１００を得ることができる。また、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましく、また、第２の酸化物半導体膜１１７中に２×１０^１６ｃｍ^−３以下、好ましくは、１×１０^１５ｃｍ^−３以下の濃度とする。さらに、アルカリ土類金属も不純物であるため、含有量を少なくすることが好ましい。
【０１０２】
従って、第１の加熱処理を行って作製されるトランジスタ１００は、電気特性が良好なトランジスタである。
【０１０３】
次いで、第２の酸化物半導体膜１１７上にソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜１１８を形成する（図５（Ａ）参照）。
【０１０４】
導電膜１１８は、ゲート電極１０３となる導電膜と同様にして形成することができ、ゲート電極１０３となる導電材料を適宜選択し、単層構造または積層構造として形成する。ここでは、タングステン膜とする。
【０１０５】
また、本実施の形態では、ソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜１１８を形成する前に第１の加熱処理を行っているが、第１の加熱処理は、第１の酸化物半導体膜１１５を形成し、第１の酸化物半導体膜１１５上に導電膜１１８を形成した後に行ってもよい。つまり、第１の加熱処理は、（１）基板１０１、下地絶縁膜１０２、ゲート電極１０３および第１の酸化物半導体膜１１５で構成されたものに対して行ってもよいし、（２）基板１０１、下地絶縁膜１０２、ゲート電極１０３、第１の酸化物半導体膜１１５、および導電膜１１８で構成されたものに対して行ってもよい。（１）の場合、第１の加熱処理のよって、第１の酸化物半導体膜１１５は第２の酸化物半導体膜１１７となるが、第２の酸化物半導体膜１１７上に導電膜１１８を形成する際、第２の酸化物半導体膜１１７に欠陥が生じる可能性がある。（２）の場合だと、第２の酸化物半導体膜１１７は導電膜１１８を形成した後に形成されることになるため、第２の酸化物半導体膜１１７に欠陥が生じる可能性を低減することができる。
【０１０６】
次いで、導電膜１１８上にフォトリソグラフィ法により、厚さの異なる領域を有するレジストマスク１１９を形成する（図５（Ｂ）参照）。
【０１０７】
厚さの異なる領域を有するレジストマスク１１９は、ソース電極１０６ａおよびドレイン電極１０６ｂとなる領域を覆うレジストの厚さと、トランジスタ１００のチャネル形成領域を覆うレジストの厚さとが異なるようにして形成する。具体的には、トランジスタ１００のチャネル形成領域を覆うレジストの厚さが、ソース電極１０６ａおよびドレイン電極１０６ｂとなる領域を覆うレジストの厚さより薄くなるように形成する。
【０１０８】
厚さの異なる領域を有するレジストマスク１１９は、多階調マスクを用いることにより形成することができる。多階調マスクを用いることで、トランジスタ１００の作製において、使用するフォトマスクの枚数が低減され、作製工程が減少するため好ましい。多階調マスクを用いない場合、トランジスタ１００を作製するために、第２の酸化物半導体膜１１７を島状に加工する工程と、導電膜１１８をソース電極１０６ａおよびドレイン電極１０６ｂに加工する工程で２枚のフォトマスクおよび２回のフォトリソグラフィ工程を必要とするが、多階調マスクを用いることで、１枚のフォトマスクと１回のフォトリソグラフィ工程にすることができる。
【０１０９】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域および未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光および現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【０１１０】
多階調マスクについて図８を用いて説明する。図８（Ａ−１）および図８（Ｂ−１）は、代表的な多階調マスクの断面を示す。図８（Ａ−１）には、グレートーンマスク４０３を示し、図８（Ｂ−１）にはハーフトーンマスク４１４を示す。
【０１１１】
図８（Ａ−１）に示すグレートーンマスク４０３は、透光性を有する基板４００に遮光層により形成された遮光部４０１、および遮光層のパターンにより設けられた回折格子部４０２で構成されている。
【０１１２】
回折格子部４０２は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部４０２に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【０１１３】
透光性を有する基板４００としては、石英等を用いることができる。遮光部４０１および回折格子部４０２を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。
【０１１４】
グレートーンマスク４０３に露光するための光を照射した場合、図８（Ａ−２）に示すように、遮光部４０１に重畳する領域における透光率は０％となり、遮光部４０１も回折格子部４０２も設けられていない領域における透光率は１００％となる。また、回折格子部４０２における透光率は、概ね１０％〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔等により調節可能である。
【０１１５】
図８（Ｂ−１）に示すハーフトーンマスク４１４は、透光性を有する基板４１１上に半透光層により形成された半透光部４１２および遮光層により形成された遮光部４１３で構成されている。
【０１１６】
半透光部４１２は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部４１３は、グレートーンマスクの遮光層と同様の金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。
【０１１７】
ハーフトーンマスク４１４に露光するための光を照射した場合、図８（Ｂ−２）に示すように、遮光部４１３に重畳する領域における透光率は０％となり、遮光部４１３も半透光部４１２も設けられていない領域における透光率は１００％となる。また、半透光部４１２における透光率は、概ね１０％〜７０％の範囲であり、形成する材料の種類または形成する膜厚等により調整可能である。
【０１１８】
多階調マスクを用いることにより、露光部分、中間露光部分、および未露光部分の３つの露光レベルのマスクを形成することができ、一度の露光および現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することができる。このため、多階調マスクを用いることで、トランジスタ１００を作製工程におけるフォトマスクの枚数を削減することができる。
【０１１９】
図５（Ｂ）に示すハーフトーンマスクは、光を透過する基板３００上に半透過層３０１ａ、および遮光層３０１ｂ、３０１ｃで構成されている。したがって、導電膜１１８上に後にソース電極１０６ａおよびドレイン電極１０６ｂとなる領域を覆うレジストマスクの厚さは厚く、後にチャネル形成領域を覆うレジストマスクの厚さは薄く形成される（図５（Ｂ）参照）。後にチャネル形成領域となる領域を覆うレジストマスクの厚さは、トランジスタ１００のチャネル長を考慮して決める必要がある。
【０１２０】
次に、レジストマスク１１９を用いて、第２の酸化物半導体膜１１７および導電膜１１８の一部を選択的に除去（エッチング）する。このエッチングにより、島状に加工された第３の酸化物半導体膜１２０、および導電膜１１８より小さく加工された導電膜１２１を形成する。なお、第３の酸化物半導体膜１２０は、図１（Ａ）乃至図１（Ｃ）に示す酸化物半導体膜１０５に相当する。また、第３の酸化物半導体膜１２０は、第２の酸化物半導体膜１１７と形状が異なるだけで、第２の酸化物半導体膜１１７と同様に、水素濃度が十分に低減されて高純度化され、且つ十分な酸素を供給されて酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜である。また、第３の酸化物半導体膜１２０は、トランジスタ１００のチャネル形成領域を有する（図６（Ａ）を参照）。
【０１２１】
次に、レジストマスク１１９を縮小（後退ともいう）させて、第３の酸化物半導体膜１２０のチャネル形成領域を覆う部分において分離されたレジストマスク１２２ａ、１２２ｂを形成する。レジストマスク１１９の縮小は、少なくとも、第３の酸化物半導体膜１２０のチャネル形成領域を覆う部分におけるレジストマスクの厚さは行う必要がある。つまり、レジストマスク１１９の縮小は、導電膜１２１において第３の酸化物半導体膜１２０のチャネル形成領域と重畳する領域が露出するように行う必要がある。レジストマスク１１９の縮小には、酸素プラズマによるアッシングを用いればよい。トランジスタ１００のゲート電極１０３上で分離するようにレジストマスク１１９をアッシングすることで、レジストマスク１２２ａ、１２２ｂを形成することができる（図６（Ｂ）参照）。
【０１２２】
次に、レジストマスク１２２ａ、１２２ｂを用いて導電膜１２１をエッチングし、ソース電極１０６ａおよびドレイン電極１０６ｂを形成する（図７（Ａ）参照）。そして、該エッチングの後にレジストマスク１２２ａ、１２２ｂを除去する。なお、この際、第３の酸化物半導体膜１２０も一部エッチングされ、凹部を有する形状になってもよい。なお、ソース電極１０６ａおよびドレイン電極１０６ｂは、ソース配線およびドレイン配線としても機能する。
【０１２３】
ソース電極１０６ａおよびドレイン電極１０６ｂを形成する際に、レジストマスク１１９を縮小させて、第３の酸化物半導体膜１２０のチャネル形成領域を覆う部分において分離されたレジストマスク１２２ａ、１２２ｂを用いているため、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は、第３の酸化物半導体膜１２０の端部よりも内側に位置する（図１（Ａ）乃至図１（Ｃ）参照）。レジストマスク１２２ａ、１２２ｂは、レジストマスク１１９と比較して、少なくとも、第３の酸化物半導体膜１２０のチャネル形成領域を覆う部分におけるレジストマスクの厚さ分だけ縮小されている。それゆえ、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は、少なくとも、第３の酸化物半導体膜１２０のチャネル形成領域を覆う部分におけるレジストマスクの厚さ分に相当する距離だけ内側に位置する。上記より、ソース電極１０６ａおよびドレイン電極１０６ｂは、ゲート絶縁膜１０４と第３の酸化物半導体膜１２０とで形成される段差を乗り越えて形成されることがなく、第３の酸化物半導体膜１２０と上面でのみ接して設けられる。
【０１２４】
また、後述するが、第３の酸化物半導体膜１２０の端部は、キャリアである電子が生成されやすい（第３の酸化物半導体膜１２０の端部はｎ型化しやすい）。それゆえ、第３の酸化物半導体膜１２０の端部は、ソース電極１０６ａおよびドレイン電極１０６ｂの端部よりも１μｍ以上１０μｍ以下の範囲で外側に形成されるように、レジストマスク１１９の厚さおよびレジストマスク１１９を縮小させる量を決めることが好ましい。このようにすることで、第３の酸化物半導体膜１２０の側面（または側壁）を介して、ソース電極１０６ａおよびドレイン電極１０６ｂ間に発生するリーク電流を低減することができる。なお、レジストマスク１１９を縮小させる量を多くすることは、トランジスタ１００のチャネル長が長くなるということであり、トランジスタ１００のオン電流および電界効果移動度の低下に繋がる可能性があることを考慮する必要がある。
【０１２５】
ここで、第３の酸化物半導体膜１２０に生じる酸素欠損について説明する。
【０１２６】
島状に加工された第３の酸化物半導体膜１２０のように、所望の形状に加工された酸化物半導体膜は、該酸化物半導体膜の側面（または側壁）が活性である。なお、活性とは不対結合手を有し、不安定な結合状態をいう。これは以下の現象より生じる。
【０１２７】
酸化物半導体膜を所望の形状に加工する際、例えば、後述する条件でドライエッチングをする際、酸化物半導体膜の側面が塩素ラジカルやフッ素ラジカル等を含むプラズマに曝されると、酸化物半導体膜の側面に露出する金属原子と、塩素ラジカルやフッ素ラジカル等とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸化物半導体膜中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜の側面には酸素欠損が生じやすい。
【０１２８】
そして、所望の形状に加工された酸化物半導体膜の側面が活性であると、減圧雰囲気または還元雰囲気において、酸素が引き抜かれ、該酸化物半導体膜の側面で酸素欠損を生じる。減圧雰囲気または還元雰囲気は、膜の形成、加熱処理またはドライエッチングなど、トランジスタの作製工程において、頻繁に用いられる処理雰囲気であり、特に加熱処理された雰囲気では、該酸化物半導体膜の側面で酸素欠損が生じやすい。さらに、その酸素欠損の一部はドナーとなり、キャリアである電子を生成するため、該酸化物半導体膜の側面はｎ型化する。
【０１２９】
トランジスタのソース電極およびドレイン電極が、ｎ型化した側面を含む酸化物半導体膜の側面と接することにより、酸化物半導体膜の側面を介して、ソース電極およびドレイン電極間にリーク電流が発生する。該リーク電流は、トランジスタのオフ電流を増加させる。また、酸化物半導体膜の側面を介して電流が流れることで、場合によって、酸化物半導体膜の側面をチャネル領域とするトランジスタが形成される可能性がある。
【０１３０】
トランジスタ１００において、島状に加工された第３の酸化物半導体膜１２０もその側面において活性であるが、ソース電極１０６ａおよびドレイン電極１０６ｂは、第３の酸化物半導体膜１２０の側面と接しておらず、第３の酸化物半導体膜１２０と上面でのみ接して設けられることから、第３の酸化物半導体膜１２０の側面を介して、ソース電極１０６ａおよびドレイン電極１０６ｂ間に発生するリーク電流を低減することができる。
【０１３１】
また、第２の酸化物半導体膜１１７、導電膜１１８および導電膜１２１のエッチングは、ドライエッチングまたはウェットエッチングでよく、これらを組み合わせて行ってもよい。
【０１３２】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。
【０１３３】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１３４】
ドライエッチングとしては、平行平板型ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法や、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。
【０１３５】
導電膜１１８として形成したタングステン膜をドライエッチングする条件の一例は、エッチングガスは四弗化炭素を２５ｓｃｃｍ、塩素を２５ｓｃｃｍ、酸素を１０ｓｃｃｍ、ドライエッチング装置の処理室内の圧力を１．０Ｐａ、電極温度を７０℃、ＩＣＰパワーを５００Ｗ、バイアスパワーを１５０Ｗとすることである。
【０１３６】
また、第２の酸化物半導体膜１１７をドライエッチングする条件の一例は、エッチングガスは塩化硼素を６０ｓｃｃｍ、塩素を２０ｓｃｃｍ、ドライエッチング装置の処理室内の圧力を１．９Ｐａ、電極温度を７０℃とし、ＩＣＰパワーは４５０Ｗ、バイアスパワーは１００Ｗとすることである。なお、第２の酸化物半導体膜１１７のドライエッチングは、上記した条件に酸素を導入して行ってもよい。酸素を導入してドライエッチングを行うことにより、本ドライエッチング工程によって生じる酸素欠損を低減することができる。
【０１３７】
また、導電膜１１８および第２の酸化物半導体膜１１７をエッチングした後、レジストマスク１１９を縮小させるために、酸素プラズマによるアッシングすることで、微細に導電膜１２１を加工することができるが、導電膜１１８をドライエッチングする条件でも、少なからずレジストマスク１１９を縮小できるため、第２の酸化物半導体膜１１７および導電膜１１８をエッチングする際、酸素プラズマによるアッシングを用いず、導電膜１１８をドライエッチングする条件で、レジストマスク１１９を縮小（後退）させつつ、導電膜１１８をエッチングし、ソース電極１０６ａおよびドレイン電極１０６ｂを形成してもよい。
【０１３８】
また、第２の酸化物半導体膜１１７をドライエッチングすると、該ドライエッチングの最中に除去された第２の酸化物半導体膜１１７の一部がレジストマスク１１９に付着し、第２の酸化物半導体膜１１７を所望の形状に加工できなくなる可能性がある。そこで、第２の酸化物半導体膜１１７および導電膜１１８のエッチングする際、導電膜１１８をドライエッチングして導電膜１２１を形成し、第２の酸化物半導体膜１１７をウェットエッチングにより第３の酸化物半導体膜１２０を形成してもよい。このように第２の酸化物半導体膜１１７をウェットエッチングすることで、エッチングの最中に、除去された第２の酸化物半導体膜１１７の一部がレジストマスク１１９に付着することを抑制でき、第２の酸化物半導体膜１１７を所望の形状に加工することができる。
【０１３９】
ウェットエッチングするエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２（体積比））などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１４０】
第３の酸化物半導体膜１２０、ソース電極１０６ａおよびドレイン電極１０６ｂを形成した後、レジストマスク１２２ａ、１２２ｂを除去する。この際、薬液（剥離液）を用いて除去してもよいが、酸素プラズマによるアッシングを行ってレジストマスク１２２ａ、１２２ｂを除去してもよい。レジストマスク１２２ａ、１２２ｂの除去を、酸素プラズマによるアッシングで行うことにより、該薬液よる第３の酸化物半導体膜１２０表面の汚染を抑制でき、酸素プラズマによって第３の酸化物半導体膜１２０に酸素を供給することができる。
【０１４１】
また、ソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０５（図６および図７における第３の酸化物半導体膜１２０）の間に、ソース電極１０６ａおよびドレイン電極１０６ｂよりも抵抗率が大きく、酸化物半導体膜１０５よりも抵抗率が小さい導電膜１１０ａ、１１０ｂを設けてもよい（図２２（Ａ）乃至図２２（Ｃ）参照）。なお、本明細書では、導電膜１１０ａ、１１０ｂを、低抵抗膜１１０ａ、１１０ｂとよぶことにする。低抵抗膜１１０ａ、１１０ｂとしては、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、インジウム亜鉛酸化物（Ｉｎ_２Ｏ_３―ＺｎＯ）などの導電性の金属酸化物膜を適用できる。さらに、低抵抗膜１１０ａ、１１０ｂとして、窒素を含むインジウムガリウム亜鉛酸化物や、窒素を含むインジウムスズ酸化物や、窒素を含むインジウムガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含むインジウム酸化物や、金属窒化物（ＩｎＮ、ＺｎＮなど）を用いてもよい。また、低抵抗膜１１０ａ、１１０ｂを、１枚乃至１０枚のグラフェンシートからなる材料を用いて形成してもよい。このようにソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０５の間に、低抵抗膜１１０ａ、１１０ｂを設けることで、ソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０５の接触抵抗を低減することが可能となる。
【０１４２】
また、ソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０５の間に、低抵抗膜１１０ａ、１１０ｂを設けるには、第２の酸化物半導体膜１１７を形成した後、上記した導電性の金属酸化物膜または１枚乃至１０枚のグラフェンシートからなる材料を形成し、その上にソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜１１８を形成する。次に、厚さの異なる領域を有するレジストマスク１１９を形成する。その際、レジストマスク１１９が、以下３つの条件を満たすようにして形成する。（１）導電膜１１８のソース電極１０６ａおよびドレイン電極１０６ｂとなる領域を覆う箇所が一番厚い。（２）作製されるトランジスタのチャネル形成領域を覆う箇所が一番薄い。（３）低抵抗膜となる領域を覆う箇所が、上記（１）の厚さより薄く、上記（２）の厚さより厚い。
【０１４３】
その後、前述したようにエッチングと、厚さの異なる領域を有するレジストマスク１１９を縮小させる処理とを繰り返すことで、ソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０５の間に、低抵抗膜１１０ａ、１１０ｂを形成することができる。なお、低抵抗膜１１０ａおよび１１０ｂの端部は、酸化物半導体膜１０５の端部より内側に、ソース電極１０６ａおよびドレイン電極１０６ｂの端部は、それぞれ低抵抗膜１１０ａ、１１０ｂの端部のよりも内側に位置するように形成される。
【０１４４】
また、酸化物半導体膜１０５の端部は、低抵抗膜１１０ａ、１１０ｂおよびソース電極１０６ａおよびドレイン電極１０６ｂの端部よりも１μｍ以上１０μｍ以下の範囲で外側に形成されるように、レジストマスク１１９の厚さおよびレジストマスク１１９を縮小（後退）させる量を決めることが好ましい。
【０１４５】
次いで、ソース電極１０６ａおよびドレイン電極１０６ｂを形成した直後、ゲート絶縁膜１０４、第３の酸化物半導体膜１２０、ソース電極１０６ａおよびドレイン電極１０６ｂ上に保護絶縁膜１０７を形成する（図７（Ｂ）参照）。
【０１４６】
保護絶縁膜１０７は、ゲート絶縁膜１０４と同様にして形成することができ、上記したゲート絶縁膜１０４に適用可能な材料を適宜選択し、単層構造または積層構造として形成する。好ましくは第３の酸化物半導体膜１２０と接する部分において、酸素を含む絶縁膜または加熱により酸素放出される絶縁膜にすることである。保護絶縁膜１０７の厚さについても、ゲート絶縁膜１０４と同様に１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。
【０１４７】
保護絶縁膜１０７を形成した後に、第２の加熱処理をすることで保護絶縁膜１０７に含まれる酸素の一部が放出し、第３の酸化物半導体膜１２０中、および保護絶縁膜１０７と第３の酸化物半導体膜１２０との界面近傍に酸素が拡散する。特に、第３の酸化物半導体膜１２０の側面において生じる酸素欠損を補うことができ、トランジスタ１００の電気特性を良好にすることができる。
【０１４８】
なお、第２の加熱処理は、保護絶縁膜１０７に含まれる酸素の一部を放出させることが可能であればよく、加熱方法、および加熱装置は第１の加熱処理を参照して適宜決めればよい。加熱温度は、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下の温度で熱処理を行ってもよい。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０１４９】
必要に応じて、ゲート絶縁膜１０４および保護絶縁膜１０７の一部を除去し、ゲート配線、ソース配線およびドレイン配線の一部を露出させる。
【０１５０】
以上の工程により、トランジスタ１００を作製することができる。なお、トランジスタ１００において、酸化物半導体膜１０５のチャネル形成領域と重畳する領域の保護絶縁膜１０７上に、電極を設けて、トランジスタ１００をデュアルゲート型トランジスタとして機能させてもよい。また、当該電極は、ゲート電極１０３と同様にして形成することができる。
【０１５１】
ここで、トランジスタ３１０の作製方法について、トランジスタ１００の作製方法と異なる点を説明する。
【０１５２】
まず、トランジスタ１００の作製方法と同様に、第１の酸化物半導体膜１１５まで形成する。続いて、第１の酸化物半導体膜１１５上に、チャネル保護膜１０８となる絶縁膜を、１０ｎｍ以上５００ｎｍ以下、より好ましくは２０ｎｍ以上３００ｎｍ以下の厚さで形成する。チャネル保護膜１０８となる絶縁膜は、ゲート絶縁膜１０４の説明で列挙した膜種の中から適宜選択し、上記説明した方法で形成することができる。なお、チャネル保護膜は最終的に酸化物半導体膜１０５と接することから、酸素を含む絶縁膜または加熱により酸素放出される絶縁膜を用いることが好ましい。ここでは、スパッタリング法により厚さ２００ｎｍの酸化シリコン膜を形成する。
【０１５３】
次いで、第１の加熱処理を行い、第２の酸化物半導体膜１１７を形成する。第１の酸化物半導体膜１１５を、ゲート絶縁膜１０４とチャネル保護膜１０８となる絶縁膜で挟んだ状態で第１の加熱処理することにより、ゲート絶縁膜１０４およびチャネル保護膜１０８となる絶縁膜から酸素が第１の酸化物半導体膜１１５に供給されるため、第１の酸化物半導体膜１１５に生じた酸素欠損を補う効果が高まる。
【０１５４】
なお、ゲート絶縁膜１０４、第１の酸化物半導体膜１１５およびチャネル保護膜１０８となる絶縁膜の形成は、途中で大気に触れることなく連続して行うことが好ましい。大気に触れることなく連続して行うことで、ゲート絶縁膜１０４と第１の酸化物半導体膜１１５の界面、および、チャネル保護膜１０８となる絶縁膜と第１の酸化物半導体膜１１５の界面に水素を含む不純物および大気成分が付着することを抑制でき、作製するトランジスタの信頼性を高めることができる。
【０１５５】
次に、チャネル保護膜１０８となる絶縁膜上に、印刷法、フォトリソグラフィ法またはインクジェット法等によりレジストマスクを形成し、該絶縁膜の一部を選択的に除去（エッチング）してチャネル保護膜１０８を形成する。
【０１５６】
その後、レジストマスクを除去し、第２の酸化物半導体膜１１７上に、ソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜１１８を形成する。以降の工程は、トランジスタ１００の作製工程と同様に行うことができる。
【０１５７】
以上の工程により、トランジスタ３１０を作製することができる。なお、トランジスタ３１０において、酸化物半導体膜１０５のチャネル形成領域と重畳する領域の保護絶縁膜１０７上に、電極を設けて、トランジスタ３１０をデュアルゲート型トランジスタとして機能させてもよい。また、当該電極は、ゲート電極１０３と同様にして形成することができる。
【０１５８】
以上、本実施の一態様であるトランジスタの作製方法により、電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置を作製することができる。
【０１５９】
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１６０】
（実施の形態２）
本実施の形態では、実施の形態１のトランジスタ１００、トランジスタ２００、およびトランジスタ３１０における酸化物半導体膜１０５が、結晶領域を有する酸化物半導体膜である形態について説明する。該形態は、実施の形態１で説明した作製工程と一部異なる作製工程により作製することができる。なお、実施の形態１と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【０１６１】
本実施の形態で説明する結晶領域を有する酸化物半導体膜は、非単結晶であり、詳細には、該非単結晶のａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、または、金属原子と酸素原子が層状に配列した結晶部分を含む。なお、本明細書では、該結晶部分をｃ軸配向結晶と呼ぶことにし、該ｃ軸配向結晶を含む酸化物半導体をＣＡＡＣ酸化物半導体（ＣＡＡＣ−ＯＳ：ｃ−ａｘｉｓａｌｉｇｎｅｄｃｒｙｓｔａｌｉｎｅｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことにする。チャネル形成領域を含む酸化物半導体膜１０５をＣＡＡＣ酸化物半導体膜とすることで、可視光や紫外光の照射前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後において、しきい値電圧の変動を抑制することができ、トランジスタの信頼性を向上させることができる。
【０１６２】
また、ＣＡＡＣ酸化物半導体は単結晶ではないが、また、非晶質のみから形成されているものでもない。ＣＡＡＣ酸化物半導体は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。また、ＣＡＡＣ酸化物半導体を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持する基板面やＣＡＡＣ酸化物半導体の表面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持する基板面やＣＡＡＣ酸化物半導体の表面に垂直な方向）を向いていてもよい。なお、ＣＡＡＣ酸化物半導体はその組成等に応じて、導体または絶縁体となりうる。そして、ＣＡＡＣ酸化物半導体は、その組成等に応じて、可視光に対して透明または不透明となる。ＣＡＡＣ酸化物半導体の例として、形成した表面、形成されている基板面、または、界面に垂直な方向から観察すると、三角形、または六角形の原子配列が認められ、且つその形成断面を観察すると金属原子、または、金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる材料が挙げられる。なお、非晶質な酸化物半導体では、隣接する金属によって金属原子における酸素原子の配位数が異なるが、ＣＡＡＣ酸化物半導体では金属原子における酸素原子の配位数はほぼ一定となる。
【０１６３】
ＣＡＡＣ酸化物半導体膜の作製方法として２種類の方法がある。
【０１６４】
１つの方法は、酸化物半導体膜の形成を、基板を加熱しながら１回行う方法であり、もう１つの方法は、酸化物半導体膜の形成を２回に分けて行い、それぞれ酸化物半導体膜を形成した後に加熱処理を行う方法である。
【０１６５】
はじめに、基板を加熱しながら酸化物半導体膜を形成することでＣＡＡＣ酸化物半導体膜を形成し、トランジスタ１００を作製する方法について説明する。
【０１６６】
まず、実施の形態１と同様に、基板１０１上に下地絶縁膜１０２を形成し、下地絶縁膜１０２上にゲート電極１０３を形成する。
【０１６７】
次いで、ゲート電極１０３の上にゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４は、実施の形態１と同様に形成すればよい。
【０１６８】
次いで、ゲート絶縁膜１０４の上に、第１の酸化物半導体膜１１５として、実施の形態１で説明した金属酸化物を、下地絶縁膜１０２、ゲート電極１０３およびゲート絶縁膜１０４が形成された基板１０１を加熱しながら形成する。ここでは、実施の形態１と同様にスパッタリング法により形成する。基板１０１を加熱する温度は、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とする。なお、形成時に基板を加熱する温度を高くすることで、非晶質領域に対して結晶領域の占める割合の多い第１の酸化物半導体膜１１５とすることができる。また、第１の酸化物半導体膜１１５は厚さ１ｎｍ以上５０ｎｍ以下で形成すればよい。
【０１６９】
次いで、上記した方法で形成した第１の酸化物半導体膜１１５に実施の形態１で説明した第１の加熱処理を行う。これにより、第１の酸化物半導体膜１１５から水素（水、水酸基または水素化物を含む）を放出させると共に、ゲート絶縁膜１０４に含まれる酸素の一部を放出し、第１の酸化物半導体膜１１５中、およびゲート絶縁膜１０４と第１の酸化物半導体膜１１５との界面近傍に酸素を拡散させることができる。
【０１７０】
以降の工程は、実施の形態１で説明した作製工程と同様に行えばよい。
【０１７１】
また、酸化物半導体膜の形成を２回に分けて、それぞれ酸化物半導体膜を形成した後に加熱処理を行うことでＣＡＡＣ酸化物半導体膜を形成し、トランジスタ１００を作製する方法について説明する。
【０１７２】
基板１０１を基板温度は２００℃以上４００℃以下に保ちながら、ゲート絶縁膜１０４の上に１層目の酸化物半導体膜を形成し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で、２００℃以上４５０℃以下の加熱処理を行う。該加熱処理によって、１層目の酸化物半導体膜の表面を含む領域に結晶領域が形成される。そして、２層目の酸化物半導体膜を１層目の酸化物半導体膜よりも厚く形成する。その後、再び２００℃以上４５０℃以下の加熱処理を行い、表面を含む領域に、結晶領域が形成された１層目の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、２層目の酸化物半導体膜の全体を結晶化させる。なお、１層目の酸化物半導体膜および２層目の酸化物半導体膜は、実施の形態１で説明した金属酸化物を用いることができる。１層目の酸化物半導体膜は１ｎｍ以上１０ｎｍ以下で形成するのが好ましい。例えば、１層目の酸化物半導体膜は、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源電力０．５ｋＷとし、スパッタガスを酸素のみ、アルゴンのみ、または、アルゴンおよび酸素として、厚さ５ｎｍで形成し、２層目の酸化物半導体膜は、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源電力０．５ｋＷとし、スパッタガスとして酸素のみ、アルゴンのみ、または、アルゴンおよび酸素として、厚さ２５ｎｍで形成する。また、この方法の加熱処理に用いる加熱処理装置は、実施の形態１で説明した第１の加熱処理に用いる加熱処理装置のいずれかとすればよい。
【０１７３】
実施の形態１で説明したように、ゲート絶縁膜１０４および第１の酸化物半導体膜１１５は、真空下で連続して形成してもよい。
【０１７４】
また、２層目の酸化物半導体膜を形成した後に行う加熱処理によって、表面を含む領域に結晶領域が形成された１層目の酸化物半導体膜および２層目の酸化物半導体膜から水素（水、水酸基または水素化物を含む）を放出させると共に、ゲート絶縁膜１０４から酸素を供給し、表面を含む領域に結晶領域が形成された１層目の酸化物半導体膜および２層目の酸化物半導体膜中の酸素欠損を低減させることができる。
【０１７５】
従って、酸化物半導体膜の形成を２回に分けて、それぞれ酸化物半導体膜を形成した後に加熱処理を行う方法にてＣＡＡＣ酸化物半導体膜を形成する方法の場合は、実施の形態１で説明した第１の加熱処理を省略してもよいし、ＣＡＡＣ酸化物半導体膜を形成した後、実施の形態１で説明した作製方法のように第１の加熱処理を行い、ゲート絶縁膜１０４から酸素を供給させてもよい。
【０１７６】
以降の工程は、実施の形態１で説明した作製工程と同様に行えばよい。
【０１７７】
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１７８】
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で説明した作製方法で形成されるトランジスタに含まれる酸化物半導体膜の表面及び側面における酸素の欠損しやすさについて、以下のモデルを用いて計算を行い検証した結果について説明する。なお、実施の形態２で説明したＣＡＡＣ酸化物半導体は、一側面に複数の結晶面を有することから、計算の一モデルとして用いると当該計算が複雑になる。そのため、本実施の形態では、ｃ軸に配向したウルツ鉱構造であるＺｎＯ単結晶を用いて行った計算結果を示す。結晶のモデルとしては、図２５に示すように、ｃ軸に平行な面と垂直な面でそれぞれ結晶構造を切断し、（００１）表面、（１００）表面、及び（１１０）表面を作製している。
【０１７９】
本実施の形態の計算結果は、表面構造を作製した後、図２６（Ａ）乃至図２６（Ｃ）に示すように（１００）表面、（１１０）表面、及び（００１）表面から酸素が抜ける場合の計算を行い、その抜けやすさを各表面で比較したものである。
【０１８０】
まず、結晶構造を（００１）面が表面になるように切断したモデルを作製する。ただし、計算は３次元周期構造で行うため、（００１）表面が２つ存在する真空領域が１ｎｍのスラブモデルを作製している。同様にして、側面は（００１）面と垂直な面と想定されるため、側面の一例として（１００）面と（１１０）面が表面に出たスラブモデルを作製する。この２つの面を計算することで、（００１）に垂直な面における酸素の抜けやすさの傾向を見ることができる。この場合も真空領域は１ｎｍである。原子数は（１００）表面モデル、（１１０）表面モデル、（００１）表面モデルでそれぞれ、６４、１０８、１０８原子としている。また、上記３構造の表面から酸素を１原子抜いた構造を作製している。
【０１８１】
計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いている。密度汎関数の方法として平面波基底擬ポテンシャル法を用い、汎関数はＧＧＡＰＢＥを用いている。始めにウルツ構造の４原子のユニットセルにおいて、格子定数を含めた構造最適化を行っている。次に、最適化された構造をもとにして、表面構造を作製する。その後、作製した表面構造の酸素が欠損有りの構造と欠損無しの構造において、格子定数を固定した構造最適化を行う。エネルギーは構造最適化後のエネルギーを使用している。
【０１８２】
カットオフエネルギーはユニットセルの計算では３８０ｅＶ、表面構造の計算では３００ｅＶを用いている。ｋ点として、ユニットセルの計算では９×９×６、（１００）表面モデルの計算では３×２×１、（１１０）表面モデルの計算では１×２×２、（００１）表面モデルの計算では２×２×１を用いた。
【０１８３】
上記の表面構造に、酸素欠損有りの構造のエネルギーと酸素分子のエネルギーの半分を足した値から、酸素欠損無しの構造のエネルギーを引いたエネルギー差（ここでは、束縛エネルギーとよぶ。）を計算した結果から、束縛エネルギーの小さい表面で酸素が抜けやすいといえる。
【０１８４】
【数２】

【０１８５】
式２により得られた各表面の束縛エネルギーを表１に示す。
【０１８６】
【表１】

【０１８７】
表１に示す結果より、（００１）表面と比べ、（１００）表面及び（１１０）表面は束縛エネルギーが小さく、酸素が抜けやすいといえる。即ち、表面に垂直な方向にｃ軸を有し、該ｃ軸に配向したＺｎＯ膜は、表面よりも側面のほうが、酸素が抜けやすいことが確認される。ＣＡＡＣ酸化物半導体であるＺｎＯについても、様々な結晶面が混ざり合っているが、ＺｎＯ単結晶と同種の結晶面を側面に有している。そのため、ＣＡＡＣ酸化物半導体であるＺｎＯもＺｎＯ単結晶における酸素の抜けやすさと同様の傾向があるといえる。
【０１８８】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１８９】
（実施の形態４）
図９（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す。）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料（例えば、シリコン、ゲルマニウム、炭化シリコン、ガリウムヒ素、窒化ガリウム、有機化合物など）をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
【０１９０】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、実施の形態１および実施の形態２に従って作製することができる。
【０１９１】
図９（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬ（１ｓｔＬｉｎｅ：ソース線とも呼ぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線ＢＬ（２ｎｄＬｉｎｅ：ビット線とも呼ぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線Ｓ１（３ｒｄＬｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２（４ｔｈＬｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
【０１９２】
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２はオフ電流が極めて小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【０１９３】
トランジスタ１１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１９４】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線Ｓ２の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線Ｓ１の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
【０１９５】
トランジスタ１１６２のオフ電流は極めて小さいため、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
【０１９６】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態またはオフ状態が保持された状態において、第１の配線ＳＬに所定の電位（低電位）が与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線ＢＬの電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線ＳＬの電位に第２の配線ＢＬの電位が近づくことになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線ＢＬの電位は変化しない。
【０１９７】
このように、情報が保持された状態において、第２の配線ＢＬの電位と、所定の電位とを比較することで、情報を読み出すことができる。
【０１９８】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線Ｓ２の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線Ｓ１の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【０１９９】
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０２００】
また、図９（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図９（Ｂ）に示す。
【０２０１】
図９（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４およびトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
【０２０２】
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
【０２０３】
次に、回路の動作の具体的な例について説明する。なお、以下の説明で例示する電位、電圧等の数字は適宜変更しても構わない。
【０２０４】
メモリセル１１００への書き込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了時には、第３の配線Ｓ１の電位を変化させる前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
【０２０５】
その結果、データ”１”書き込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書き込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ１１６１のオフ電流は、極めて小さいため、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
【０２０６】
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読み出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
【０２０７】
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読み出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書き込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２０８】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書き込み時にトランジスタ１１６１がオン状態、書き込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２０９】
本実施の形態では理解の簡単にするため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適宜接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図９（Ａ）や図９（Ｂ）に限定されず、適宜変更することができる。
【０２１０】
図１０に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
【０２１１】
図１０に示す半導体装置は、ｍ本の第５の配線ＷＬ（１）〜ＷＬ（ｍ）およびｍ本の第４の配線Ｓ２（１）〜Ｓ２（ｍ）と、ｎ本の第２の配線ＢＬ（１）〜ＢＬ（ｎ）およびｎ本の第３の配線Ｓ１（１）〜Ｓ１（ｎ）と、縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置された複数のメモリセル１１００（１，１）〜１１００（ｍ，ｎ）と、第２の配線ＢＬおよび第３の配線Ｓ１と接続する駆動回路１１１１や、第４の配線Ｓ２および第５の配線ＷＬと接続する駆動回路１１１３や、読み出し回路１１１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
【０２１２】
各メモリセルの代表として、メモリセル１１００（ｉ，ｊ）を考える。ここで、メモリセル１１００（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）および第４の配線Ｓ２（ｉ）、および第１の配線ＳＬにそれぞれ接続されている。第１の配線ＳＬには第１の配線ＳＬ電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第３の配線Ｓ１（１）〜Ｓ１（ｎ）は駆動回路１１１１および読み出し回路１１１２に、第５の配線ＷＬ（１）〜ＷＬ（ｍ）および第４の配線Ｓ２（１）〜Ｓ２（ｍ）は駆動回路１１１３にそれぞれ接続されている。
【０２１３】
図１０に示した半導体装置の動作について説明する。本構成では、行ごとの書き込みおよび読み出しを行う。
【０２１４】
第ｉ行のメモリセル１１００（ｉ，１）〜１１００（ｉ，ｎ）に書き込みを行う場合は、第１の配線ＳＬ電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位を変化させる前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、第５の配線ＷＬ（ｉ）以外の第５の配線ＷＬを０Ｖ、第４の配線Ｓ２（ｉ）以外の第４の配線Ｓ２を０Ｖとする。
【０２１５】
その結果、データ”１”の書き込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書き込みを行ったメモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡの電位は変わらない。
【０２１６】
第ｉ行のメモリセル１１００（ｉ，１）〜１１００（ｉ，ｎ）の読み出しを行う場合は、第１の配線ＳＬの電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、第５の配線ＷＬ（ｉ）以外の第５の配線ＷＬを０Ｖ、第４の配線Ｓ２（ｉ）以外の第４の配線Ｓ２を０Ｖとする。なお、書き込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２１７】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書き込み時にトランジスタ１１６１がオン状態、書き込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２１８】
本実施の形態によって、酸化物半導体をチャネル領域に用いたトランジスタと接続するノードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力にて、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。
【０２１９】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２０】
（実施の形態５）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図１１（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３と、から構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
【０２２１】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１７２は、実施の形態１および実施の形態２に従って作製することができる。
【０２２２】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極またはドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
【０２２３】
次に、回路の動作の具体的な例について説明する。なお、以下の説明で例示する電位、電圧等の数字は適宜変更しても構わない。
【０２２４】
メモリセル１１７０への書き込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了時には、第３の配線Ｓ１の電位を変化させる前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１７２をオフ状態にする。
【０２２５】
その結果、データ”１”の書き込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書き込み後にはノードＡの電位が約０Ｖとなる。
【０２２６】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読み出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
【０２２７】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極及びドレイン電極間の容量Ｃ２に依存する。
【０２２８】
なお、読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
【０２２９】
書き込み時の第３の配線Ｓ１の電位は、書き込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線ＷＬ電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読み出し時の第５の配線ＷＬ電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値電圧でも構わない。
【０２３０】
また、第１のゲート電極、および第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図１１（Ｂ）を用いて説明する。なお、当該選択トランジスタの一例は、第１のゲート電極及び第２のゲート電極を有することから、実施の形態１で記載したようなデュアルゲート型トランジスタが一例として挙げられる。
【０２３１】
図１１（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数。）ｊ列（ｊは３以上の自然数。）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１〜ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１〜ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１〜ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１〜ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。ここで、ｉ及びｊは便宜上３以上の自然数としているが、本実施の形態に示すメモリセルアレイの行数及び列数は、それぞれ３以上に限定されるものではない。１行又は１列のメモリセルアレイとしてもよいし、２行又は２列のメモリセルアレイとしてもよい。
【０２３２】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数。）ともいう。）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
【０２３３】
なお、半導体記憶装置において、容量素子は、第１の容量電極と、第２の容量電極と、第１の容量電極および第２の容量電極に重畳する誘電体層とで構成される。容量素子は、第１の容量電極および第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０２３４】
トランジスタ１１８１（Ｍ，Ｎ）は、ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、および第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をｎチャネル型トランジスタにしなくてもよい。
【０２３５】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセルごとに選択的にデータを読み出すことができる。
【０２３６】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
【０２３７】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
【０２３８】
トランジスタ１１８２（Ｍ，Ｎ）は、ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をｐチャネル型トランジスタにしなくてもよい。
【０２３９】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の他方に接続される。
【０２４０】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０２４１】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
【０２４２】
ワード線ＷＬ＿１〜ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２４３】
ビット線ＢＬ＿１〜ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２４４】
容量線ＣＬ＿１〜ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２４５】
ゲート線ＢＧＬ＿１〜ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
【０２４６】
ゲート線駆動回路は、例えばダイオードおよび第１の容量電極がダイオードのアノードおよびゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
【０２４７】
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１のしきい値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１のしきい値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極およびドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込みおよび読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
【０２４８】
本実施の形態によって、酸化物半導体をチャネル領域に用いたトランジスタに接続するノードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力にて、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。
【０２４９】
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２５０】
（実施の形態６）
本実施の形態では、実施の形態１または実施の形態２に示す作製方法で作製されたトランジスタを用いた半導体装置の例について、図１２を参照して説明する。
【０２５１】
図１２（Ａ）には、いわゆるＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１２（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線ＢＬ、およびｎ本の第２の配線ＷＬを有する。なお、本実施の形態においては、第１の配線ＢＬをビット線ＢＬと呼び、第２の配線ＷＬをワード線ＷＬと呼ぶ。
【０２５２】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第２の配線ＷＬと接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第１の配線ＢＬと接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子１１３２の電極の一方と接続されている。また、容量素子１１３２の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、実施の形態１および実施の形態２に示す作製方法で作製されたトランジスタが適用される。
【０２５３】
実施の形態１および実施の形態２に示す作製方法で作製されたトランジスタは極めてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１２（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０２５４】
図１２（Ｂ）には、いわゆるＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１２（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線ＢＬ、第２の配線ＢＬＢ及び第３の配線ＷＬをそれぞれ複数本有する。そして、所定の位置が電源電位ＶＤＤ及び接地電位ＧＮＤに接続されている。
【０２５５】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、および第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０２５６】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型トランジスタであり、実施の形態１および実施の形態２において示したトランジスタを適用すればよい。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型トランジスタであり、酸化物半導体以外の材料をチャネル形成領域に用いればよい。なお、これに限らず、上記の第１乃至第６のトランジスタ１１５１乃至１１５６のうち、ｐチャネル型トランジスタに実施の形態１または実施の形態２のトランジスタを適用してもよいし、ｎチャネル型トランジスタに酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタを適用してもよい。
【０２５７】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５８】
（実施の形態７）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を構成することができる。
【０２５９】
図１３（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１３（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（ＢｕｓＩ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭＩ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭＩ／Ｆ１１８９は、別チップに設けてもよい。もちろん、図１３（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２６０】
ＢｕｓＩ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２６１】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２６２】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２６３】
図１３（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態４乃至実施の形態６に記載した記憶素子いずれかを用いることができる。
【０２６４】
図１３（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２６５】
電源停止に関しては、図１３（Ｂ）または図１３（Ｃ）に示すように、記憶素子群と、ハイレベルの電源電位ＶＤＤまたはローレベルの電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１３（Ｂ）および図１３（Ｃ）の回路の説明を行う。
【０２６６】
図１３（Ｂ）および図１３（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０２６７】
図１３（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態４乃至実施の形態６に記載した記憶素子のいずれかを用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２６８】
図１３（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２６９】
なお、図１３（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２７０】
また、図１３（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０２７１】
また、図１３（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２７２】
記憶素子群と、ハイレベルの電源電位ＶＤＤまたはローレベルの電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２７３】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩにも応用可能である。
【０２７４】
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２７５】
（実施の形態８）
本実施の形態では、実施の形態１および実施の形態２の作製工程により作製されたトランジスタを、画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう。）を作製することができる。また、該トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【０２７６】
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）がある。さらに、電子インクなど電気的作用によりコントラストが変化する表示媒体素子もある。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）、無機ＥＬ等がある。
【０２７７】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等が実装された状態にあるモジュールとを含む。さらに、該表示装置を作製する過程において、表示素子を形成する前の一形態に相当する基板（素子基板）に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。具体的な素子基板としては、表示素子の画素電極のみが形成された状態のものや、画素電極となる導電膜を形成した後であって、エッチングして画素電極を形成する前の状態のものなど、あらゆる形態があてはまる。
【０２７８】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅｐｒｉｎｔｅｄｃｉｒｃｕｉｔ）もしくはＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）テープもしくはＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）方式によりＩＣが直接実装されたモジュールも全て表示装置に含むものとする。
【０２７９】
ここで、半導体装置の一態様に相当する液晶表示装置について説明する。
【０２８０】
まず、図１４（Ａ）は、アクティブマトリクス表示の液晶表示装置４０００の構成を示すブロック図である。図１４（Ａ）において、液晶表示装置４０００は、画素部４００２を含む液晶表示パネルと、信号線駆動回路４００３、走査線駆動回路４００４と、バックライト４１００とを含む。さらに、図１４（Ａ）には記載していないが、液晶表示装置４０００の構成として、バックライト制御回路、画像処理回路（画像エンジン）、電源回路および保護回路など液晶表示装置を動作させるために必要な回路を含んでもよい。また、信号線駆動回路４００３、走査線駆動回路４００４、バックライト制御回路、画像処理回路および電源回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。また、上記した回路の一部または全部をＩＣ等の半導体装置で実装しても良い。
【０２８１】
液晶表示パネルに含まれる画素部４００２は、マトリクス状に配置された複数の画素４２００を有する。走査線駆動回路４００４は、画素４２００を駆動するための回路であり、パルス信号である複数の表示選択信号を出力する機能を有する。また、信号線駆動回路４００３は、入力された画像信号を元に電気信号（電位）を生成し、該電気信号を後述の信号線に入力する機能を有する。
【０２８２】
図１４（Ｂ）に、液晶表示装置４０００の画素部４００２における回路図を示す。液晶表示装置４０００はアクティブマトリクス型とする。画素部４００２は、信号線ＳＬ＿１〜ＳＬ＿ａ（ａは自然数。）、走査線ＧＬ＿１〜ＧＬ＿ｂ（ｂは自然数。）および複数の画素４２００を有する。画素４２００は、トランジスタ４０１０と、容量素子４１２０と、液晶素子４１１０と、を含む。また、画素部４００２は容量素子４１２０を設けない構成としてもよい。なお、単に信号線または走査線を指す場合には、信号線ＳＬまたは走査線ＧＬと記載する。
【０２８３】
トランジスタ４０１０は、実施の形態１または実施の形態２で説明した作製方法で作製されたトランジスタであり、該トランジスタを用いることで、消費電力が小さく、電気特性が良好かつ信頼性の高い液晶表示装置を得ることができる。
【０２８４】
走査線ＧＬはトランジスタ４０１０のゲート電極と接続し、信号線ＳＬはトランジスタ４０１０のソース電極と接続し、トランジスタ４０１０のドレイン電極は、容量素子４１２０の一方の容量電極および液晶素子４１１０の一方の画素電極と接続する。容量素子４１２０の他方の容量電極および液晶素子４１１０の他方の画素電極（対向電極ともいう。）は、共通電極と接続する。なお、共通電極は、走査線ＧＬと同一の材料とすることで、走査線ＧＬを形成する工程時に形成することができる。
【０２８５】
また、信号線ＳＬは、信号線駆動回路４００３と接続される。走査線ＧＬは、走査線駆動回路４００４と接続される。信号線駆動回路４００３および走査線駆動回路４００４は、実施の形態１および実施の形態２で説明した作製方法で作製されるトランジスタを含んでもよい。
【０２８６】
なお、信号線駆動回路４００３および走査線駆動回路４００４は、画素部４００２が形成される基板に形成することができる。また、信号線駆動回路４００３および走査線駆動回路４００４のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）方式、ワイヤボンディング方法、またはＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）方法などを用いて接続してもよい。
【０２８７】
また、静電気などによりトランジスタ４０１０が破壊されることを防ぐため、画素部４００２に保護回路を設けることが好ましい。該保護回路は、非線形素子を用いる構成とすればよい。
【０２８８】
走査線ＧＬにトランジスタ４０１０のしきい値電圧以上になるように電位を印加すると、信号線ＳＬから入力された電気信号が、トランジスタ４０１０のドレイン電流となり、容量素子４１２０に電荷が蓄積される。１列分の充電後、該１列にあるトランジスタ４０１０はオフ状態となり、ソース線ＳＬから電気信号が入力されなくなるが、容量素子４１２０に蓄積された電荷によって、入力された画像信号を表示するために必要な電圧を維持することができる。その後、次の列の容量素子４１２０の充電に移る。このようにして、１列〜ａ列の充電を行う。
【０２８９】
なお、トランジスタ４０１０はオフ電流の極めて小さいトランジスタであるため、容量素子４１２０に保持された電荷が抜けにくく、容量素子４１２０の容量を小さくすることが可能となるため、充電に必要な消費電力を低減することができる。例えば、各画素４２００における液晶容量に対して１／３以下または１／５以下の容量の大きさを有する容量素子４１２０を設ければ充分である。
【０２９０】
また、容量素子４１２０に保持された電荷は抜けにくいため、入力された画像信号を表示するために必要な電圧を維持する期間を長くすることができる。これにより、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。
【０２９１】
次に、画素部４００２を含む液晶表示パネルの外観および断面について、図１５を用いて説明する。ここでの液晶表示パネルは、画素部４００２の他に走査線駆動回路４００４を含むものとして説明する。図１５（Ａ１）、（Ａ２）は該液晶表示パネルの上面図であり、図１５（Ｂ）は、図１５（Ａ１）、（Ａ２）の一点鎖線Ｍ−Ｎ間における断面図に相当する。
【０２９２】
図１５（Ａ１）、（Ａ２）より、液晶表示パネルは、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。また、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体層または多結晶半導体層で形成された信号線駆動回路４００３が実装されている。
【０２９３】
なお、別途形成した信号線駆動回路４００３の接続方法は、特に限定されるものではなく、図１５（Ａ１）は、ＣＯＧ方式により信号線駆動回路４００３を実装する例であり、図１５（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【０２９４】
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図１５（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とが、液晶表示パネルに含まれている一例を示している。
【０２９５】
図１５（Ｂ）より、液晶表示パネルは、第１の基板４００１上に形成されたトランジスタ４０１０、４０１１、容量素子４１２０および液晶素子４１１０が、第１の基板４００１、第２の基板４００６と、シール材４００５を介して封止されている。そして、トランジスタ４０１０、４０１１上には絶縁膜４０２１が設けられている。
【０２９６】
トランジスタ４０１０およびトランジスタ４０１１は、実施の形態１または実施の形態２に示した作製方法により作製されるトランジスタを適用することができる。
【０２９７】
液晶素子４１１０が有する画素電極４０３０は、容量素子４１２０を構成する容量電極４１２１と電気的に接続されている。そして液晶素子４１１０の対向電極４０３１は第２の基板４００６に形成されている。画素電極４０３０と対向電極４０３１と液晶層４００８とが重なっている部分が、液晶素子４１１０に相当する。なお、画素電極４０３０、対向電極４０３１にはそれぞれ配向膜として機能する絶縁膜４０３２、４０３３が設けられ、絶縁膜４０３２、４０３３を介して液晶層４００８を挟持している。
【０２９８】
液晶層４００８としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いることができる。
【０２９９】
画素電極４０３０および対向電極４０３１は、透光性を有する導電性材料を用いて形成すればよい。透光性を有する導電性材料としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等がある。また、画素電極４０３０および対向電極４０３１は、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することもできる。また、液晶表示パネルにおいて、少なくとも視認側の電極となる対向電極４０３１は透光性を有する導電材料により形成する必要があるが、対向電極４０３１は、透光性を有する導電性材料および導電性高分子（導電性ポリマーともいう）を含む導電性組成物の他に、チタン、モリブデン、アルミニウム、銅、タングステンもしくはタンタルなどの金属膜、または該金属膜からなる合金または積層体を用いることができる。なお、画素電極４０３０および対向電極４０３１の形成には、スパッタリング法、分子線エピタキシー法、原子層堆積法、パルスレーザー蒸着法または真空蒸着法を用いることができる。
【０３００】
なお、第１の基板４００１、第２の基板４００６としては、実施の形態１および実施の形態２で説明した基板１０１に適用できるものを適宜選択すればよい。
【０３０１】
またギャップ保持部材４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極４０３１は、トランジスタ４０１０と同一基板上に設けられる共通電極と電気的に接続される。対向電極４０３１と該共通電極とに共通接続部を設け、第１の基板４００１と第２の基板４００６との間に配置される導電性粒子を介して対向電極４０３１と該共通電極とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
【０３０２】
なお、本実施の形態に示す液晶表示パネルは、透過型液晶表示装置の他に、反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
【０３０３】
また、本実施の形態に示す液晶表示パネルは、トランジスタの表面凹凸を低減するため、およびトランジスタの信頼性を向上させるため、画素部４００２および走査線駆動回路４００４に含まれるトランジスタ４０１０、トランジスタ４０１１を平坦化絶縁膜として機能する絶縁膜４０２１で覆う構成となっている。
【０３０４】
平坦化絶縁膜として機能する絶縁膜４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜４０２１を形成してもよい。
【０３０５】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【０３０６】
絶縁膜４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０３０７】
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる電気信号（電位）は、ＦＰＣ４０１８から供給されている。
【０３０８】
接続端子電極４０１５が、液晶素子４１１０が有する画素電極４０３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極およびドレイン電極と同じ導電膜で形成されている。
【０３０９】
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０３１０】
次に、本実施の形態に示す液晶表示パネルを用いた液晶表示装置４０００の代表的な駆動方法について、幾つかの動作モードを例に挙げて説明する。液晶表示装置４０００には、液晶の駆動方法によって、基板に対して直交に電圧を印加する縦電界方式、基板に対して平行に電圧を印加する横電界方式がある。
【０３１１】
まず、図１６（Ａ１）および（Ａ２）に、ＴＮモードの液晶表示装置の画素構成を説明する断面模式図を示す。
【０３１２】
対向するように配置された第１の基板４００１および第２の基板４００６に、液晶素子４１１０が挟持されている。また、第１の基板４００１側に第１の偏光板４１０３が形成され、第２の基板４００６側に第２の偏光板４１０４が形成されている。第１の偏光板４１０３の吸収軸と、第２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置されている。
【０３１３】
なお、図示しないが、バックライト等は、第１の偏光板４１０３の外側に配置される。第１の基板４００１、および第２の基板４００６上には、それぞれ画素電極４０３０、対向電極４０３１が設けられている。そして、バックライトと反対側、つまり視認側の電極である対向電極４０３１は、透光性を有する導電材料で形成する。
【０３１４】
このような構成を有する液晶表示装置４０００において、ノーマリホワイトモードの場合、画素電極４０３０および対向電極４０３１の間に電圧が印加（縦電界方式と呼ぶ）されると、図１６（Ａ１）に示すように、液晶分子４１０５は縦に並んだ状態となる。すると、バックライトからの光は第２の偏光板４１０４の外側に到達することができず、黒色表示となる。
【０３１５】
そして図１６（Ａ２）に示すように、画素電極４０３０および対向電極４０３１の間に電圧が印加されていないときは、液晶分子４１０５は横に並び、平面内で捩れている状態となる。その結果、バックライトからの光は第２の偏光板４１０４の外側に到達することができ、白色表示となる。また、画素電極４０３０および対向電極４０３１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０３１６】
ＴＮモードに使用される液晶材料は、公知のものを使用すればよい。
【０３１７】
図１６（Ｂ１）および（Ｂ２）に、ＶＡモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＶＡモードは、無電界の時に液晶分子４１０５が基板に垂直となるように配向されているモードである。
【０３１８】
図１６（Ａ１）および（Ａ２）と同様に、第１の基板４００１、および第２の基板４００６上には、それぞれ画素電極４０３０、対向電極４０３１が設けられている。そして、バックライトと反対側、つまり視認側の電極である対向電極４０３１は、透光性を有する導電材料で形成する。そして第１の基板４００１側には、第１の偏光板４１０３が形成され、第２の基板４００６側に第２の偏光板４１０４が形成されている。また、第１の偏光板４１０３の吸収軸と、第２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置されている。
【０３１９】
このような構成を有する液晶表示装置４０００において、画素電極４０３０および対向電極４０３１の間に電圧が印加される（縦電界方式）と、図１６（Ｂ１）に示すように液晶分子４１０５は横に並んだ状態となる。すると、バックライトからの光は、第２の偏光板４１０４の外側に到達することができ、白色表示となる。
【０３２０】
そして図１６（Ｂ２）に示すように、画素電極４０３０および対向電極４０３１の間に電圧が印加されていないときは、液晶分子４１０５は縦に並んだ状態となる。その結果、第１の偏光板４１０３により偏光されたバックライトからの光は、液晶分子４１０５の複屈折の影響を受けることなくセル内を通過する。すると、偏光されたバックライトからの光は、第２の偏光板４１０４の外側に到達することができず、黒色表示となる。また、画素電極４０３０および対向電極４０３１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０３２１】
図１６（Ｃ１）および（Ｃ２）に、ＭＶＡモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＭＶＡモードは一画素を複数に分割し、それぞれの部分における液晶分子４１０５の配向方向を異なるようにし、視野角依存性を互いに補償する方法である。図１６（Ｃ１）に示すように、ＭＶＡモードでは、画素電極４０３０および対向電極４０３１上に配向制御用に断面形状が三角の突起物４１５８、４１５９が設けられている。なお、他の構成はＶＡモードと同等である。
【０３２２】
画素電極４０３０および対向電極４０３１の間に電圧が印加される（縦電界方式）と、図１６（Ｃ１）に示すように液晶分子４１０５は三角の突起物４１５８、４１５９の面に対して液晶分子４１０５の長軸が概ね垂直となるように配向する。すると、バックライトからの光は、第２の偏光板４１０４の外側に到達することができ、白色表示となる。
【０３２３】
そして図１６（Ｃ２）に示すように、画素電極４０３０および対向電極４０３１の間に電圧が印加されていないときは、液晶分子４１０５は縦に並んだ状態となる。その結果、バックライトからの光は、第２の偏光板４１０４の外側に到達することができず、黒色表示となる。また、画素電極４０３０および対向電極４０３１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０３２４】
ＭＶＡモードの他の例を上面図および断面図を図１９に示す。図１９（Ａ）において、画素電極は、連続して屈曲したパターン（ジグザグ状）に形成されており、画素電極４０３０ａ、画素電極４０３０ｂ、画素電極４０３０ｃとなっている。図１９（Ｂ）で示すように、画素電極４０３０ａ、４０３０ｂ、４０３０ｃ上に配向膜である絶縁膜４０３２が形成されている。対向電極４０３１には三角の突起物４１５８が画素電極４０３０ｂと重畳するように形成されている。また、対向電極４０３１および三角の突起物４１５８上には配向膜である絶縁膜４０３３が形成されている。
【０３２５】
図１７（Ａ１）および（Ａ２）に、ＯＣＢモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＯＣＢモードは、液晶層内で液晶分子４１０５の配列が光学的に補償状態を形成しており、これはベンド配向と呼ばれる。
【０３２６】
図１６と同様に、第１の基板４００１、および第２の基板４００６上には、それぞれ画素電極４０３０、対向電極４０３１が設けられている。そして、バックライトと反対側、つまり視認側の電極である対向電極４０３１は、透光性を有するように形成する。そして第１の基板４００１側には、第１の偏光板４１０３が形成され、第２の基板４００６側に第２の偏光板４１０４が形成されている。また、第１の偏光板４１０３の吸収軸と、第２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置されている。
【０３２７】
このような構成を有する液晶表示装置において、画素電極４０３０および対向電極４０３１に一定の電圧が印加される（縦電界方式）と、図１７（Ａ１）に示すように黒色表示が行われる。このとき液晶分子４１０５は縦に並んだ状態となっており、バックライトからの光は、第２の偏光板４１０４の外側に到達することができず、黒色表示となる。
【０３２８】
そして図１７（Ａ２）に示すように、画素電極４０３０および対向電極４０３１の間に電圧が印加されないと、液晶分子４１０５はベンド配向の状態となる。その結果、バックライトからの光は、第２の偏光板４１０４の外側に到達することができ、白色表示となる。また、画素電極４０３０および対向電極４０３１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０３２９】
このようなＯＣＢモードでは、液晶層内で液晶分子４１０５の配列により視野角依存性を補償できる。さらに、一対の積層された偏光子を含む層によりコントラスト比を高めることができる。
【０３３０】
図１７（Ｂ１）および（Ｂ２）に、ＦＬＣモードおよびＡＦＬＣモードの液晶表示装置の画素構成を説明する断面模式図を示す。
【０３３１】
図１６と同様に、第１の基板４００１、および第２の基板４００６上には、それぞれ画素電極４０３０、対向電極４０３１が設けられている。そして、バックライトと反対側、つまり視認側の電極である対向電極４０３１は、透光性を有する導電材料で形成する。そして第１の基板４００１側には、第１の偏光板４１０３が形成され、第２の基板４００６側に第２の偏光板４１０４が形成されている。また、第１の偏光板４１０３の吸収軸と、第２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置されている。
【０３３２】
このような構成を有する液晶表示装置４０００において、画素電極４０３０および対向電極４０３１に電圧が印加（縦電界方式と呼ぶ）されると、液晶分子４１０５はラビング方向からずれた方向で横に並んでいる状態となる。その結果、バックライトからの光は、第２の偏光板４１０４の外側に到達することができ、白色表示となる。
【０３３３】
そして図１７（Ｂ２）に示すように、画素電極４０３０および対向電極４０３１の間に電圧が印加されていないときは、液晶分子４１０５はラビング方向に沿って横に並んだ状態となる。すると、バックライトからの光は、第２の偏光板４１０４の外側に到達することができず、黒色表示となる。また、画素電極４０３０および対向電極４０３１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０３３４】
ＦＬＣモードおよびＡＦＬＣモードに使用される液晶材料は、公知のものを使用すればよい。
【０３３５】
図１８（Ａ１）および（Ａ２）に、ＩＰＳモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＩＰＳモードは、一方の基板側のみに設けた電極の横電界によって液晶分子４１０５を基板に対して平面内で回転させるモードである。
【０３３６】
ＩＰＳモードは一方の基板に設けられた一対の電極により液晶を制御することを特徴とする。そのため、第１の基板４００１上に一対の電極４１５０および電極４１５１が設けられている。一対の電極４１５０、電極４１５１は、それぞれ透光性を有するとよい。そして第１の基板４００１側には、第１の偏光板４１０３が形成され、第２の基板４００６側に第２の偏光板４１０４が形成されている。また、第１の偏光板４１０３の吸収軸と、第２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置されている。
【０３３７】
一対の電極４１５０および電極４１５１は、画素電極４０３０および対向電極４０３１と同様に透光性を有する導電材料により形成することができる。また、透光性を有する導電材料の他にチタン、モリブデン、アルミニウム、銅、タングステンもしくはタンタルなどの金属膜、または該金属膜からなる合金または積層体を用いることができる。
【０３３８】
このような構成を有する液晶表示装置において、一対の電極４１５０および電極４１５１に電圧が印加されると、図１８（Ａ１）に示すように液晶分子４１０５はラビング方向からずれた電気力線に沿って配向する。すると、バックライトからの光は、第２の偏光板４１０４の外側に到達することができ、白色表示となる。
【０３３９】
そして図１８（Ａ２）に示すように、一対の電極４１５０および電極４１５１の間に電圧が印加されていないとき、液晶分子４１０５は、ラビング方向に沿って横に並んだ状態となる。その結果、バックライトからの光は、第２の偏光板４１０４の外側に到達することができず、黒色表示となる。また、一対の電極４１５０および電極４１５１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０３４０】
ＩＰＳモードで用いることできる一対の電極４１５０および電極４１５１の例を図２０に示す。図２０（Ａ）乃至（Ｃ）の上面図に示すように、一対の電極４１５０および電極４１５１が互い違いとなるように形成されており、図２０（Ａ）では電極４１５０ａおよび電極４１５１ａはうねりを有する波状形状であり、図２０（Ｂ）では電極４１５０ｂおよび電極４１５１ｂは櫛歯状、且つ電極４１５０ｂおよび電極４１５１ｂの一部が重なっている形状であり、図２０（Ｃ）では電極４１５０ｃおよび電極４１５１ｃは櫛歯状であり、且つ電極４１５０ｃおよび電極４１５１ｃがかみ合うような形状である。
【０３４１】
図１８（Ｂ１）および（Ｂ２）に、ＦＦＳモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＦＦＳモードはＩＰＳモードと同じ横電界方式であるが、図１８（Ｂ１）および（Ｂ２）に示すように、電極４１５０上に絶縁膜４１５２を介して電極４１５１が形成される構造である。つまり、電極４１５０と電極４１５１とは、絶縁膜４１５２を介して対をなしている。絶縁膜４１５２は、図１５（Ｂ）の配向膜として機能する絶縁膜４０３２に相当する。
【０３４２】
電極４１５０および電極４１５１は、それぞれ透光性を有するとよい。そして第１の基板４００１側には、第１の偏光板４１０３が形成され、第２の基板４００６側に第２の偏光板４１０４が形成されている。また、第１の偏光板４１０３の吸収軸と、第２の偏光板４１０４の吸収軸は、クロスニコルの状態で配置されている。
【０３４３】
このような構成を有する液晶表示装置において、電極４１５０および電極４１５１に電圧が印加されると、図１８（Ｂ１）に示すように液晶分子４１０５はラビング方向からずれた電気力線に沿って配向する。すると、バックライトからの光は、第２の偏光板４１０４を通過することができ、白色表示となる。
【０３４４】
そして、図１８（Ｂ２）に示すように、電極４１５０および電極４１５１の間に電圧が印加されていないとき、液晶分子４１０５は、ラビング方向に沿って横に並んだ状態となる。その結果、バックライトからの光は、第２の偏光板４１０４の外側に到達することができず、黒色表示となる。また、電極４１５０および電極４１５１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０３４５】
ＦＦＳモードで用いることできる電極４１５０および４１５１の例を図２１に示す。図２１（Ａ）乃至図２１（Ｃ）の上面図に示すように、電極４１５０上に様々なパターンに形成された電極４１５１が形成されており、図２１（Ａ）では電極４１５０ａ上の電極４１５１ａは屈曲した形状であり、図２１（Ｂ）では電極４１５０ｂ上の電極４１５１ｂは櫛歯状、且つ電極４１５０ｂおよび電極４１５１ｂがかみ合うような形状であり、図２１（Ｃ）では電極４１５０ｃ上の電極４１５１ｃは櫛歯状の形状である。
【０３４６】
ＩＰＳモードおよびＦＦＳモードに使用される液晶材料は、公知のものを使用すればよい。また、ＩＰＳモードおよびＦＦＳモードに使用される液晶材料はブルー相を示す液晶を用いてもよい。ブルー相を示す液晶材料を用いることで、配向膜を用いずに液晶表示パネルを作製することができる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０３４７】
また、本実施の形態で説明した液晶表示パネルには、駆動方法として上記動作モード以外にも、ＰＶＡモード、ＡＳＭモード、ＴＢＡモードなどの動作モードを適用することが可能である。
【０３４８】
以上説明した動作モードにおいて、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第１の基板４００１側、または第２の基板４００６側のどちらに設けることもできる。
【０３４９】
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うことができる。
【０３５０】
なお、本発明の一態様は、液晶素子４１１０に代えて発光素子で画素を構成した表示装置とすることもできる。該発光素子は、発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子、無機ＥＬ素子がある。また、どちらのＥＬ素子でも液晶素子４１１０に代えて画素を構成することができる。
【０３５１】
例えば、有機ＥＬ素子は、少なくとも一対の電極間に発光する有機化合物層が挟まれた素子であり、該有機化合物層は通常、積層構造となっている。一例としては、一対の電極間（画素電極と対向電極間）に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層を積層した構造である。また、発光層に対して蛍光性色素などをドーピングしても良い。ＥＬ素子が有する各層は、低分子系の材料を用いて形成してもよいし、高分子系の材料を用いて形成してもよい。
【０３５２】
また、液晶素子４１１０を用いたアクティブマトリクス型の表示装置は、１画素において１つのトランジスタで液晶素子４１１０を制御すればよいが、発光素子で画素を構成する場合、１画素においてトランジスタを２つ以上用いて発光素子に流れる電流を厳密に制御することが好ましい。なお、該トランジスタは実施の形態１または実施の形態２で説明した作製方法で作製されるトランジスタを用いることができる。
【０３５３】
以上のように、本発明の一態様である作製方法で作製されたトランジスタ有する液晶表示パネルを用いることで、表示品位が高く、かつ信頼性が高く、消費電力の小さい液晶表示装置を得ることができる。
【０３５４】
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３５５】
（実施の形態９）
本実施の形態では、本発明の一態様の作製方法で作製されるトランジスタを用いた保護回路について、図２３を用いて説明する。
【０３５６】
保護回路に適用可能な回路の一例を図２３（Ａ）に示す。保護回路９９７はｎ型のトランジスタ９７０ａ及び９７０ｂによって構成されており、それぞれダイオードと同様の特性を示すように、ゲート電極とドレイン電極が短絡（ダイオード接続）されている。なお、トランジスタ９７０ａ及び９７０ｂは、本発明の一態様の作製方法で作製されるトランジスタを用いることができる。
【０３５７】
トランジスタ９７０ａの第１端子（ゲート電極）と第３端子（ドレイン電極）は第１の配線９４５に電気的に接続され、第２端子（ソース電極）は第２の配線９６０に電気的に接続されている。また、トランジスタ９７０ｂの第１端子（ゲート電極）と第３端子（ドレイン電極）は第２の配線９６０に電気的に接続され、第２端子（ソース電極）は第１の配線９４５に電気的に接続されている。すなわち、図２３（Ａ）で示す保護回路は、二つのトランジスタのそれぞれが整流方向を逆向きにして、第１の配線９４５と第２の配線９６０を接続する構成を備えている。言い換えると、整流方向が第１の配線９４５から第２の配線９６０に向かうトランジスタと、整流方向が第２の配線９６０から第１の配線９４５に向かうトランジスタを、第１の配線９４５と第２の配線９６０の間に有する構成である。
【０３５８】
上記の保護回路は、第２の配線９６０が静電気等により正または負に帯電した場合、その電荷を打ち消す方向に電流が流れる。例えば、第２の配線９６０が正に帯電した場合は、その正電荷を第１の配線９４５に逃がす方向に電流が流れる。この動作により、帯電した第２の配線９６０に接続している回路や素子の静電破壊または誤動作を防止することができる。また、帯電した第２の配線９６０と他の配線が絶縁層を介して交差する構成において、該絶縁層が絶縁破壊される現象を防止することができる。
【０３５９】
なお、保護回路は上記構成に限定されない。例えば、整流方向が第１の配線９４５から第２の配線９６０に向かう複数のトランジスタと、整流方向が第２の配線９６０から第１の配線９４５に向かう複数のトランジスタを有する構成であってもよい。また、奇数個のトランジスタを使って保護回路を構成することもできる。
【０３６０】
図２３（Ａ）に例示した保護回路は様々な用途に適用することができる。例えば、第１の配線９４５を表示装置の共通配線とし、第２の配線９６０を複数の信号線の一とし、その間に該保護回路を適用することができる。保護回路が設けられた信号線に接続され、画素のスイッチング素子として機能するトランジスタは、配線の帯電による静電破壊やしきい値電圧のシフト等の不具合から保護される。なお、該保護回路は表示装置以外の半導体装置にも適用することができる。
【０３６１】
次に、基板上に保護回路９９７を構成する例を説明する。保護回路９９７の上面図の一例を図２３（Ｂ）に示す。
【０３６２】
トランジスタ９７０ａはゲート電極９１１ａと、ゲート電極９１１ａと重畳する半導体膜９１３を有し、ゲート電極９１１ａは第１の配線９４５と電気的に接続している。トランジスタ９７０ａのソース電極は第２の配線９６０と電気的に接続され、ドレイン電極は、コンタクトホール９２６ａを介して電極９３０ａと電気的に接続している。また、電極９３０ａは、コンタクトホール９２５ａを介して第１の配線９４５と電気的に接続している。すなわち、トランジスタ９７０ａのゲート電極９１１ａとドレイン電極は、電極９３０ａを介して電気的に接続されている。
【０３６３】
トランジスタ９７０ｂはゲート電極９１１ｂと、ゲート電極９１１ｂと重畳する半導体膜９１３を有し、ゲート電極９１１ｂはコンタクトホール９２５ｂを介して電極９３０ｂと電気的に接続している。トランジスタ９７０ｂのソース電極は、第１の電極９１５ａ及び電極９３０ａを介して、第１の配線９４５と電気的に接続されている。トランジスタ９７０ｂのドレイン電極は、第２の配線９６０と電気的に接続されている。第２の配線９６０は、コンタクトホール９２６ｂを介して、電極９３０ｂと電気的に接続している。すなわち、トランジスタ９７０ｂのゲート電極９１１ｂとドレイン電極は、電極９３０ｂを介して電気的に接続されている。
【０３６４】
また、トランジスタ９７０ａおよびトランジスタ９７０ｂは、本発明の一態様の作製方法で作製されるトランジスタであることから、半導体膜９１３の端部は、第２の配線９６０および第１の電極９１５ａの端部より外側に位置する。つまり、第２の配線９６０および第１の電極９１５ａは、半導体膜９１３と上面でのみ接して設けられる。
【０３６５】
また、コンタクトホールを介して接続される電極と配線の接触抵抗を低減するため、コンタクトホール９２５ａ、９２５ｂ、９２６ａ、及び９２６ｂは、極力大きい面積もしくは、コンタクトホールの数を複数とすることが好ましい。
【０３６６】
本実施の形態で開示する保護回路を表示装置に適用する場合、電極９３０ａ及び電極９３０ｂは、表示装置の画素電極を形成する際に形成することができる。
【０３６７】
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３６８】
（実施の形態１０）
実施の形態８で説明した表示装置は、さまざまな電子機器に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などが挙げられる。さらには、屋内でのデジタルサイネージ（ＤｉｇｉｔａｌＳｉｇｎａｇｅ：電子看板）、ＰＩＤ（ＰｕｂｌｉｃＩｎｆｏｒｍａｔｉｏｎＤｉｓｐｌａｙ）、電車などの乗り物の車内広告、等に適用することができる。特に、本発明の一態様である表示装置は、消費電力が低減されているため、長時間画像を表示させる上記電子機器として用いることは有用である。そこで、本発明の一態様である表示装置を用いた電子機器の一例を、図２４に示す。
【０３６９】
図２４（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置１０００は、筐体１００１に表示部１００２が組み込まれている。表示部１００２により、映像を表示することが可能である。また、ここでは、筐体１００４により筐体１００１を支持した構成を示している。さらに、テレビジョン装置１０００は、スピーカ１００３、操作キー１００５（電源スイッチ、または操作スイッチを含む）、接続端子１００６、センサ１００７（力、位置、距離、光、磁気、温度、時間、電場、電力、湿度、傾度、振動、または赤外線を測定する機能を含むもの）、マイクロフォン１００８、等が組み込まれている。
【０３７０】
テレビジョン装置１０００の操作は、操作スイッチや、別体のリモコン操作機１０１０により行うことができる。リモコン操作機１０１０が備える操作キー１００９により、チャンネルや音量の操作を行うことができ、表示部１００２に表示される映像を操作することができる。また、リモコン操作機１０１０に、リモコン操作機１０１０から出力する情報を表示する表示部１０１１を設ける構成としてもよい。
【０３７１】
なお、テレビジョン装置１０００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３７２】
図２４（Ｂ）は、デジタルサイネージの一例を示している。例えば、デジタルサイネージ２０００は、２つの筐体２００２および筐体２００４から構成されている。筐体２００２には、表示部２００６および２つのスピーカ２００８、２０１０が備わっている。さらに、デジタルサイネージ２０００には、ほかにセンサを設けて、人が近くにいないときは画像が表示されないなど他の構成を設けてもよい。
【０３７３】
実施の形態８で説明した表示装置は、テレビジョン装置１０００における表示部１００２、およびデジタルサイネージ２０００における表示部２００６に用いることができ、消費電力が低減されている特徴を有することから、テレビジョン装置１０００およびデジタルサイネージ２０００の消費電力を低減させることができる。
【０３７４】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０３７５】
１００トランジスタ
１０１基板
１０２下地絶縁膜
１０３ゲート電極
１０４ゲート絶縁膜
１０５酸化物半導体膜
１０６ａソース電極
１０６ｂドレイン電極
１０７保護絶縁膜
１０８チャネル保護膜
１１０ａ低抵抗膜
１１０ｂ低抵抗膜
１１５第１の酸化物半導体膜
１１７第２の酸化物半導体膜
１１８導電膜
１１９レジストマスク
１２０第３の酸化物半導体膜
１２１導電膜
１２２ａレジストマスク
１２２ｂレジストマスク
２００トランジスタ
３００基板
３０１ａ半透過層
３０１ｂ遮光層
３０１ｃ遮光層
３１０トランジスタ
４００基板
４０１遮光部
４０２回折格子部
４０３グレートーンマスク
４１１基板
４１２半透光部
４１３遮光部
４１４ハーフトーンマスク
９１１ａゲート電極
９１１ｂゲート電極
９１３半導体膜
９１５ａ第１の電極
９２５ａコンタクトホール
９２５ｂコンタクトホール
９２６ａコンタクトホール
９２６ｂコンタクトホール
９３０ａ電極
９３０ｂ電極
９４５第１の配線
９６０第２の配線
９７０ａトランジスタ
９７０ｂトランジスタ
９９７保護回路
１０００テレビジョン装置
１００１筐体
１００２表示部
１００４筐体
１００３スピーカ
１００５操作キー
１００６接続端子
１００７センサ
１００９操作キー
１０１０リモコン操作機
１０１１表示部
１１００メモリセル
１１１１駆動回路
１１１２回路
１１１３駆動回路
１１２０メモリセルアレイ
１１３０メモリセル
１１３１トランジスタ
１１３２容量素子
１１４０メモリセルアレイ
１１４１スイッチング素子
１１４２記憶素子
１１４３記憶素子群
１１５０メモリセル
１１５１トランジスタ
１１５２トランジスタ
１１５３トランジスタ
１１５４トランジスタ
１１５５トランジスタ
１１５６トランジスタ
１１６０トランジスタ
１１６１トランジスタ
１１６２トランジスタ
１１６３トランジスタ
１１６４トランジスタ
１１７０メモリセル
１１７１トランジスタ
１１７２トランジスタ
１１７３容量素子
１１８０メモリセル
１１８１トランジスタ
１１８２トランジスタ
１１８３容量素子
１１８９ＲＯＭインターフェース
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
２０００デジタルサイネージ
２００２筐体
２００４筐体
２００６表示部
２００８スピーカ
２０１０スピーカ
４０００液晶表示装置
４００１第１の基板
４００２画素部
４００３信号線駆動回路
４００４走査線駆動回路
４００５シール材
４００６第２の基板
４００８液晶層
４０１０トランジスタ
４０１１トランジスタ
４０１５接続端子電極
４０１６端子電極
４０１８ＦＰＣ
４０１９異方性導電膜
４０２１絶縁膜
４１２０容量素子
４１２１容量電極
４０３０画素電極
４０３０ａ画素電極
４０３０ｂ画素電極
４０３０ｃ画素電極
４０３１対向電極
４０３３絶縁膜
４０３２絶縁膜
４０３５ギャップ保持部材
４１００バックライト
４１０３第１の偏光板
４１０４第２の偏光板
４１１０液晶素子
４１５０電極
４１５０ａ電極
４１５０ｂ電極
４１５０ｃ電極
４１５１ａ電極
４１５１ｂ電極
４１５１ｃ電極
４１５１電極
４１５２絶縁膜
４１５８突起物
４１５９突起物
４２００画素

【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の酸化物半導体膜を形成し、
前記第１の酸化物半導体膜を形成した後、加熱処理をして第２の酸化物半導体膜を形成し、
前記第２の酸化物半導体膜上に第１の導電膜を形成し、
前記第１の導電膜上に厚さの異なる領域を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第２の酸化物半導体膜および前記第１の導電膜の一部を選択的に除去することで第３の酸化物半導体膜および第２の導電膜を形成し、
前記第１のレジストマスクを縮小させることで、少なくとも前記第２の導電膜の前記第３の酸化物半導体膜のチャネル形成領域と重畳する領域を露出させつつ、第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜の一部を選択的に除去することでソース電極およびドレイン電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の酸化物半導体膜を形成し、
前記第１の酸化物半導体膜上に第１の導電膜を形成し、
前記第１の導電膜を形成した後、加熱処理をして第２の酸化物半導体膜を形成し、
前記加熱処理をした前記第１の導電膜上に厚さの異なる領域を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第２の前記酸化物半導体膜および前記加熱処理をした前記第１の導電膜の一部を選択的に除去することで第３の酸化物半導体膜および第２の導電膜を形成し、
前記第１のレジストマスクを縮小させることで、少なくとも前記第２の導電膜の前記第３の酸化物半導体膜のチャネル形成領域と重畳する領域を露出させつつ、第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜の一部を選択的に除去することでソース電極およびドレイン電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記ソース電極および前記ドレイン電極を形成した後、前記ゲート絶縁膜、前記第３の酸化物半導体膜、前記ソース電極および前記ドレイン電極上に保護絶縁膜を形成し、
前記保護絶縁膜を形成した後、さらなる加熱処理をすることを特徴とする半導体装置の作製方法。
【請求項４】
請求項３において、
前記ゲート絶縁膜および前記保護絶縁膜の少なくとも一方は、酸化物絶縁膜であることを特徴とする半導体装置の作製方法。
【請求項５】
請求項３において、
前記ゲート絶縁膜および前記保護絶縁膜の少なくとも一方は、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上である絶縁膜であることを特徴とする半導体装置の作製方法。
【請求項６】
請求項３において、
前記ゲート絶縁膜および前記保護絶縁膜の少なくとも一方は、化学量論比より過剰な酸素を含む酸化物絶縁膜であることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記加熱処理は、前記第１の酸化物半導体膜から水素を脱離させると共に、前記ゲート絶縁膜に含まれる酸素を前記第１の酸化物半導体膜に拡散させる温度で加熱することを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記第２の酸化物半導体膜および前記第３の酸化物半導体膜の水素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満であることを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記第１の酸化物半導体膜、前記第２の酸化物半導体膜および前記第３の酸化物半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含むことを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記第１の酸化物半導体膜、前記第２の酸化物半導体膜および前記第３の酸化物半導体膜は、非単結晶であり、且つｃ軸配向の結晶領域を有する酸化物半導体膜であることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、
前記第１のレジストマスクは、多階調マスクを用いて形成することを特徴とする半導体装置の作製方法。

【図１】