【課題】信頼できる非常に小型の記憶素子を含む、３次元集積回路メモリ用の構造を低い製造コストで提供すること。
【解決手段】３次元メモリデバイスは、絶縁材料によって分離され、復号化回路を介してセンスアンプに結合可能なストリングとして配置された複数の隆起した形状スタック含む。ダイオードは、ストリングのストリング選択端部又は共通ソース選択端部のどちらか一方においてビット線構造に接続される。導電材料の帯片は、隆起した形状のスタックのサイドに側面を有する。ワード線として配列された複数の導電線は、行デコーダに結合することができ、複数の隆起した形状のスタックの上で直交して延びる。記憶素子は、スタック上の電導性帯片の側面と導電線との間の交点における界面領域の多層アレイに設けられる。 （もっと読む）

【課題】高集積化を図り、単位面積あたりの記憶容量を増加させた新たな構造の半導体装置を提供することを目的の一とする。高集積化に伴い増加する回路素子数の低減が可能で、かつ、素子数低減による電力削減が可能な、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ビット線と、ｍ（ｍは３以上の自然数）本のワード線と、ソース線と、ｍ本の信号線と、第１乃至ｍのメモリセルと、駆動回路と、を有する半導体装置において、メモリセルは、第１のトランジスタ、容量素子に蓄積された電荷を保持する第２のトランジスタを含み、第２のトランジスタは酸化物半導体層で形成されるチャネルを有する。上記構成において、駆動回路は、第ｊ（ｊは３以上の自然数）の信号線に出力される信号を用いて第（ｊ−１）の信号線に出力される信号を生成する。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】平坦な表面上に絶縁膜を形成し、絶縁膜上に第１のマスクを形成し、第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、第２のマスクを用いて絶縁膜にエッチング処理を行うことにより、絶縁層を形成し、絶縁層を覆うように酸化物半導体層を形成し、酸化物半導体層を覆うように導電膜を形成し、導電膜に研磨処理を行うことにより導電膜表面を平坦化し、導電膜をエッチング処理して導電層とすることにより酸化物半導体層の最上部の表面よりも導電層の表面を低くし、導電層と酸化物半導体層に接するゲート絶縁膜を形成し、ゲート絶縁膜の上で絶縁層と重畳する領域にゲート電極を形成する。 （もっと読む）

【課題】周辺回路領域の素子の寿命が劣化するのを抑制しつつ、浮遊ゲート電極と制御ゲート電極とのカップリング性を確保する。
【解決手段】シリコン基板１１は、セル領域および周辺回路領域が設けられている。トンネル絶縁膜１２は、セル領域および周辺回路領域のシリコン基板１１上に形成されている。浮遊ゲート電極膜１３は、セル領域および周辺回路領域のトンネル絶縁膜１２上に形成されている。電極間絶縁膜１６は、セル領域の浮遊ゲート電極膜１３上に形成されている。シリコン酸化膜１４および電極間絶縁膜１６は、周辺回路領域の浮遊ゲート電極膜１３上に形成されている。制御ゲート電極膜１７は、セル領域および周辺回路領域の電極間絶縁膜１６上に形成されている。 （もっと読む）

【課題】専有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、該記憶ゲートを絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１及び第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された読み出し信号線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】メモリセル間の短絡を防止した上で、活性領域上にシリコン膜が十分に形成された半導体装置を提供する。
【解決手段】半導体基板２の表層に埋め込み形成された素子分離膜８によって、活性領域７が区画された半導体装置１であって、前記活性領域７の側面１７が露出するように、前記素子分離膜８の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域７の上面７ｄ及び前記側面１７と接するように設けられたシリコン膜１０と、を有することを特徴とする。 （もっと読む）

【課題】 フィルム、またはＲがＺｒとＨｆから選択されたＲ−Ｇｅ−Ｔｉ−Ｏを備えた誘電材料とその製造方法を提供する。
【解決手段】 本発明は、ＲがＺｒとＨｆから選択される、Ｒ−Ｇｅ−Ｔｉ−Ｏのフィルムを備えた誘電材料に関し、また、その製造方法に関連する。誘電材料は、公式Ｒ_x−Ｇｅ_y−Ｔｉ_z−Ｏ_wを有することが好ましく、ここで、．０５≧ｘ≦１、．０５≦ｙ≦１、０．１≧ｚ≦１、１≧ｗ≦２、ｘ＋ｙ＋ｚ≡１であり、さらに好ましくは、０．１５≧ｘ≦０．７、．０５≧ｙ≦０．３、０．２５≧ｚ≦０．７、１．９５≧ｗ≦２．０５であり、ｘ＋ｙ＋ｚ≡１である。本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置のコンデンサを備えたシリコンチップ集積回路装置での使用に特に有用である。 （もっと読む）

【課題】ゲート電極間絶縁膜のリーク電流を抑制し、電気的信頼性を向上した不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板上に行列状に形成された複数のメモリ素子と、同一列方向のメモリ素子に選択的に接続される複数のビット線と、同一行方向のメモリ素子に接続される複数のワード線とを具備し、各メモリ素子は、半導体基板上に順次形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜、制御電極と、電荷蓄積層の対向する側面に沿って、前記シリコン基板上面に形成された１対の不純物注入層とを具備し、ビット線に垂直な方向に沿った断面における電荷蓄積層の上部コーナー部が曲面を有し、上部コーナー部が前記第１のゲート絶縁膜の上方にある。 （もっと読む）

【課題】低消費電力であり、信頼性の高い不揮発性のメモリ素子を提供する。
【解決手段】電極１１上に絶縁層１２を間にして非晶質半導体層１３が設けられ、非晶質半導体層１３表面には電極１４および電極１５が設けられる。電極１５と非晶質半導体層１３との間には固体電解質層１６が介在している。電極１１にパルス電圧を印加すると、可動イオンが固体電解質層１６と非晶質半導体層１３との間で移動し、非晶質半導体層１３の一部の伝導型が変化する。電極１４と電極１５との間の抵抗状態を選択でき、多値記録が可能である。抵抗変化の原理が第二種相転移であるので、潜熱の放出・吸収、非晶質半導体層の融点を超える温度上昇および体積変化を伴わず、消費電力が低減されると共に、信頼性が向上する。 （もっと読む）

【課題】半導体装置とその製造方法において、キャパシタ誘電体膜の劣化を防止すること。
【解決手段】半導体基板の上方に絶縁膜２７を形成する工程と、絶縁膜２７の上に、下部電極３１ａ、強誘電体材料を含むキャパシタ誘電体膜３２ａ、及び上部電極３３ａを備えたキャパシタQを形成する工程と、キャパシタQの側面と上面に、スパッタ法で第２の保護絶縁膜４３を形成する工程と、第２の保護絶縁膜４３の上に、原子層堆積法により第３の保護絶縁膜４４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】低消費電力であり、信頼性の高いメモリ素子を提供する。
【解決手段】半導体層１４と可動イオンを含む固体電解質層１６との間に非晶質半導体層１３を有する。半導体層１４と非晶質半導体層１３との伝導型が異なる。セットあるいはリセット電圧の印加により、可動イオンが固体電解質層１６と非晶質半導体層１３との間で移動し、非晶質半導体層１３の伝導型が変化することにより、データの書き込み・消去が行われる。伝導型と共に電気抵抗も変化するため、高い抵抗分離特性が得られる。この非晶質半導体層１３の変化は第二種相転移であり、潜熱の放出・吸収、非晶質半導体層の融点を超える温度上昇および体積変化を伴わず、消費電力が低く、高い信頼性を示す。 （もっと読む）

【課題】エンデュランス特性の良好な動作が可能な抵抗変化素子の駆動方法を提供する。
【解決手段】第１の極性を有する書き込み電圧パルスを印加することによって、遷移金属酸化物層３の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、第１の極性とは異なる第２の極性を有する消去電圧パルスを印加することによって、遷移金属酸化物層３の抵抗状態を低抵抗状態から高抵抗状態へ変化させる消去過程と、第１回目の書き込み過程の前に、第２の極性を有する初期電圧パルスを印加することによって、遷移金属酸化物層３に導電パスを形成し初期状態の抵抗値を低下させるブレーク過程と、ブレーク過程の後であって第１回目の書き込み過程の前に、消去電圧パルス以上の電圧値を有する第２の極性を有する追加処理電圧パルスを印加することによって、ブレーク後の遷移金属酸化物層３の抵抗値をさらに低下させる追加処理過程とを有する。 （もっと読む）

【課題】 フォーミング処理の完了に伴う急峻な電流を抑制することで、特性のばらつきが低減され、安定的にスイッチング動作を行うことが可能な可変抵抗素子、および当該可変抵抗素子を備える不揮発性半導体記憶装置を実現する。
【解決手段】
第１電極１２ａと第２電極１４の間に抵抗変化層１３を挟持してなる可変抵抗素子２を情報の記憶に用いる不揮発性半導体記憶装置であり、可変抵抗素子２は、スイッチング界面が形成される第１電極１２ａと抵抗変化層１３の間にバッファ層１２ｂが挿入されてなる。バッファ層１２ｂと抵抗変化層１３はともにｎ型の金属酸化物を含んで構成され、バッファ層１２ｂを構成するｎ型の金属酸化物の伝導帯の底のエネルギーが抵抗変化層１３を構成するｎ型の金属酸化物のそれよりも低くなるように、バッファ層１２ａおよび抵抗変化層１３の材料が選択される。 （もっと読む）

【課題】フローティングゲートとコントロールゲートとが積層されたスタック構造のゲート電極を有する半導体装置に関し、隣接メモリセル間やメモリセルとビット線との間における短絡不良を防止しうる半導体装置及びその製造方法を提供する。
【解決手段】トンネルゲート絶縁膜２２上に、第１の幅を有する導電膜２４、ＯＮＯ膜２８、コントロールゲート４０を形成する。コントロールゲート４０をマスクとして導電膜２４をエッチングしてフローティングゲート２６を形成した後、層間絶縁膜８０を形成し、第１の方向の幅が第１の幅よりも広いコンタクトホール８４を形成する。その後、コンタクトホール８４の内壁に、サイドウォールスペーサ８８を形成する。 （もっと読む）

【課題】ビット線に拡散層を用いる半導体記憶装置のチャネル領域に発生する２次電子を抑制して信頼性を向上できるようにする。
【解決手段】半導体記憶装置１００は、Ｐ型の半導体基板１０１の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層１０８と、半導体基板１０１の上で、且つそれぞれが各ビット線拡散層１０８と交差する方向に互いに並行に延びるように形成された複数のワード線電極１１０とを有している。さらに、半導体基板１０１における各ワード線電極１１０の下方の領域には、周囲よりも濃度が低いＰ型の複数の第３の不純物層１１１Ａがそれぞれ自己整合的に形成されている。 （もっと読む）

【課題】誤書き込みの虞の小さい半導体記憶装置を提供する。
【解決手段】実施の形態の半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子とスイッチング素子を直列接続してなるメモリセルを備える。可変抵抗素子は、低抵抗状態と高抵抗状態との間で抵抗値を変化させるように構成された可変抵抗層を備える。可変抵抗層は、遷移金属酸化物にて構成されている。遷移金属酸化物を構成する遷移金属に対する酸素の割合は、第１配線から第２配線へ向かう第１方向に沿って１：１から１：２までの間で変化する。 （もっと読む）

【課題】高集積化が可能な不揮発性記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、下部電極層と、前記下部電極層上に設けられ、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられた上部電極層と、を備える。そして、前記上部電極層の少なくとも下部には、前記微小導電体の一部が埋め込まれている。 （もっと読む）

【課題】電圧による抵抗変化の制御性が向上した記憶素子および記憶装置を提供する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０は抵抗変化層２２と、抵抗変化層２２よりも高い抵抗値を示すイオン源層２１とを有する。これにより電圧または電流パルスを印加した際の低抵抗部（伝導パス）の形成速度が抑えられ抵抗変化層の抵抗値の変化を緩やかになるため、印加電圧による抵抗値の制御性が向上する。 （もっと読む）

【課題】キャパシタ特性の劣化を抑制し、かつ耐疲労特性を制御可能とする。
【解決手段】半導体基板１０の上方に下部電極１６を形成する工程と、下部電極１６上に第１誘電体膜１８を形成する工程と、酸化性ガスを含む雰囲気中で６０５℃以上の温度において熱処理することにより、第１誘電体膜１８を結晶化する工程と、第１誘電体膜１８上に第２誘電体膜２０を形成する工程と、第２誘電体膜２０を形成した後に熱処理を行なわず上部電極の少なくとも一部の層２２を形成する工程と、酸化性ガスを含む雰囲気で熱処理することにより、第２誘電体膜２０を結晶化する工程と、第２誘電体膜２０および第１誘電体膜１８をエッチングする工程と、エッチングする工程の後、側面が露出した状態において酸化性ガスを含む雰囲気中で５５０℃以上の温度で熱処理する工程と、を含み、第２誘電体膜２０の膜厚は第１誘電体膜１８の膜厚の３０％以上である半導体装置の製造方法。 （もっと読む）

【課題】 隣接メモリセル間の電荷の移動を抑制することができ、メモリセルの電荷保持特性の向上をはかる。
【解決手段】 シリコン基板１０上に柱状に形成されたシリコン層７０と、シリコン層７０を囲むようにトンネル絶縁膜６０，電荷蓄積層５０，及びブロック絶縁膜４０が形成されたゲート絶縁膜部と、ゲート絶縁膜部を囲むように形成され、且つ基板１０上に複数の層間絶縁膜２０と複数の制御ゲート電極層３０が交互に積層された積層構造部とを有し、シリコン層７０，トンネル絶縁膜６０，電荷蓄積層５０，ブロック絶縁膜４０，及び制御ゲート電極層３０からなる縦型トランジスタでメモリセルを構成した半導体記憶装置であって、電荷蓄積層５０は、縦方向に隣接するメモリセル間に電荷蓄積層５０のメモリセルに隣接する部分よりもトラップ準位の低い領域を有する。 （もっと読む）