可変抵抗メモリセル構造およびその形成方法である。方法は、第一の電極を形成すること、前記第一の電極の上に絶縁材料を形成すること、前記第一の電極の表面を露出させるために前記絶縁材料にビアを形成すること、ガスクラスターイオンビームを使用して前記ビア内にヒーター材料を形成すること、前記ビア内に可変抵抗材料を形成すること、および、前記第一および第二の電極の間に前記ヒーター材料および可変抵抗材料が提供されるように第二の電極を形成すること、を含む。
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【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】隣接したメモリセル間の干渉を抑制できるようにする。
【解決手段】素子分離絶縁膜４の空洞部の形成領域Ｒが、浮遊ゲート電極ＦＧａと、浮遊ゲート電極ＦＧｃ、ＦＧｄの直下方に位置する活性領域Ｓａとの間に対向した領域内に設けられるため、当該浮遊ゲート電極ＦＧａと素子分離領域Ｓｂを挟んで対向する活性領域Ｓａとの間の結合容量を低減できる。 （もっと読む）

【課題】ワード線間に空隙を有する不揮発性半導体記憶装置で、従来に比してワード線間の容量の増大を抑えることができる不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１上にゲート絶縁膜１１、多結晶シリコン膜１２、電極間絶縁膜１３および多結晶シリコン膜１４が順に積層された積層ゲート構造ＭＧと、積層ゲート構造ＭＧの下部のチャネル領域を挟んで形成されるソース／ドレイン領域と、を有するメモリセルトランジスタが複数隣接して配置され、隣接する積層ゲート構造ＭＧ間に空隙ＡＧ１，ＡＧ２ができるように連続したシリコン酸化膜がメモリセルトランジスタ上に形成され、電極間絶縁膜１３の形成位置よりも高い位置での基板面に平行な空隙ＡＧ１，ＡＧ２の開口面積が、その位置よりも低い位置での基板面に平行な空隙ＡＧ１，ＡＧ２の開口面積よりも狭くなるように、積層ゲート構造ＭＧの側面にシリコン酸化膜２０，２１が形成される。 （もっと読む）

【課題】微細な構造でも安定して製造可能な不揮発性記憶装置の製造方法を提供する。
【解決手段】第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、を有する不揮発性記憶装置の製造方法であって、前記第１の配線の層を形成する工程と、前記第１の配線の層の主面上に前記記録層の層を形成する工程と、前記記録層の層と前記第１の配線の層を選択的にエッチングして、前記第１の方向に延在する複数の積層体を形成する工程と、前記複数の積層体の間隙の表面に、気相成長法を用いて第１の絶縁層を形成する工程と、前記第１の絶縁層の上に、塗布法を用いて第２の絶縁層を形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法を提供する。 （もっと読む）

【課題】微細ピッチで配列するに好ましい垂直配線構造を持つ半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、回路が形成された半導体基板と、前記半導体基板上に複数層積層された機能素子アレイと、前記機能素子アレイの信号線を前記半導体基板上の回路に接続するための垂直配線とを備え、前記垂直配線は、ストライプ状溝が形成されたあとの絶縁層の前記ストライプ状溝の長手方向に分散的に配置されたメタル層の積み重ね構造として構成されている。 （もっと読む）

【課題】固体電解質メモリには書き換えを繰り返すことで固体電解質中のイオンＡ量及び電極の形状が変化してしまうため、安定した書き換えが困難であるという課題がある。
【解決手段】固体電解質層の抵抗変化によって情報を記憶または回路接続を変化させる半導体装置において、固体電解質層を例えばＣｕ−Ｔａ−Ｓ、それに隣接または近接するイオン供給層をＣｕ−Ｔａ−Ｏの組成にして、イオン供給層から供給されたイオンが固体電解質層内に導電パスを形成することにより、抵抗の高低により情報が記憶されるようにし、電気パルスを印加することで抵抗を変化させることができる。上記イオン供給層は例えばＣｕ−Ｔａ−Ｏ＝１：２：６の組成比を持つ結晶であり、安定して書換え動作を行うことができる。 （もっと読む）

【課題】動作速度が向上し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０１上に所定間隔を空けて形成され、順に積層された第１の絶縁膜１０２、電荷蓄積層１０３、金属酸化物を含む第２の絶縁膜１０４、及び制御ゲート電極１０５をそれぞれ有する複数のワードラインと、ワードラインの側面及びワードライン間の半導体基板表面を覆う膜厚が１５ｎｍ以下の第３の絶縁膜１１０と、互いに隣接ワードラインの制御ゲート電極１０５間に形成された第４の絶縁膜１１１と、第３の絶縁膜１１０及び第４の絶縁膜１１１に囲まれ、互いに隣接するワードラインの電荷蓄積層間１０３に位置する空洞部１１２と、を備える。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】プログラムディスターバンス特性を向上させることができ、メモリセルの間の干渉現象を減らすことができるフラッシュメモリ素子の製造方法を提供する。
【解決手段】セレクトトランジスタ及びメモリセルを形成し、半導体基板にジャンクションを形成した後、ハードマスクパターン１１２を用いてセレクトトランジスタ及びこれと隣接したメモリセルの間１１１ｂの半導体基板１００を過度エッチングすることにより、電子の移動を抑制することができるため、プログラムディスターバンス特性を向上させることができ、メモリセルの間にボイド１１３を形成することにより、メモリセルの間の干渉現象を減らすことができるため、フラッシュメモリ素子の信頼性を向上させることができる方法について開示する。 （もっと読む）

【課題】シリコンピラーを用いた縦型トランジスタを有する改良されたＤＲＡＭや相変化メモリ等の半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、シリコンピラー１０によってセルトランジスタＴｒが構成され、シリコンピラー１０の下部に位置する第１の拡散層１１が基準電位配線ＰＬに共通接続されている。ワード線方向に隣接するシリコンピラー１０を覆うゲート電極１４は互いに接触している。また、ゲート電極１４は、ダミーゲート電極と補助ワード線を介して上層の配線に接続されている。層間絶縁膜６１と層間絶縁膜６２との間には、空洞６０が形成されている。隣り合うキャパシタＣｐの大部分は、空洞６０を介して隣接することから、キャパシタ間の容量が大幅に低減する。 （もっと読む）

【課題】ボンディングパッドやヒューズ窓の形成に際して、ＭＩＳＦＥＴの特性の劣化を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板の上部に、ＭＩＳＦＥＴに接続された配線１５を形成するステップと、配線１５上にパッシベーション膜１６を形成するステップと、パッシベーション膜１６をエッチングし、配線１５の所定部分を露出する開口１８を形成するステップと、開口１８から露出した配線１５を含む半導体基板を、Ｈ_２ガス雰囲気中でアニールするステップと、を有する。配線１５は、順次に積層された、バリアメタル層１２、メタル層１３、及び、キャップメタル層１４を含む。 （もっと読む）

【課題】記憶機能の信頼性の高い有機化合物を含む層を有する素子が設けられたフレキシブルな記憶装置及び半導体装置を提供する。
【解決手段】第１の電極層及１０３び第２の電極層１０６からなる一対の電極間に有機化合物を含む層１０５を有する記憶素子と、当該記憶素子を有する素子層と、素子層上に形成される封止層１１１を有し、封止層１１１には吸湿材１０８が含まれている記憶装置及び半導体装置である。吸湿材１０８としては、溶融シリカ、結晶シリカ、アルミナ、窒化珪素、窒化アルミニウム、窒化ホウ素、ゼオライト、アルカリ土類金属の酸化物、硫酸塩、または高吸水性ポリマーの粒子で形成される。 （もっと読む）

【課題】ＤＲＡＭメモリセルをさらに縮小させると同時に、最適な特性を得る改良されたアクセストランジスタと，その製造方法を提供する。
【解決手段】集積回路のトランジスタ６１，６２は、第１及び第２のソース／ドレイン領域５１，５２と、第１及び第２のソース／ドレイン領域５１，５２に接続するチャネル領域５３と、チャネルに流れる電流を制御するように構成されたゲート電極２３とを備えている。ゲート電極２３は、ゲート溝２５に配されており、半導体基板の上表面１０に規定されている。第１及び第２のソース／ドレイン領域５１，５２は、少なくとも深さｄ１で延びている。ここで、深さｄ１は、上記基板の上表面１０から測定される。ゲート電極２３の上表面２３ａは、上表面１０に対する距離が深さｄ１未満になるように、半導体基板の上表面１０の下に配されている。 （もっと読む）

【課題】メモリセルごとに書き込まれる電位のばらつきを抑えることが可能な半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法を提供する。
【解決手段】半導体記憶装置１００は、半導体基板１１と、半導体基板１１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、半導体基板１１上部であってゲート電極１５下を挟む一対の領域に形成された低濃度拡散領域１６と、低濃度拡散領域１６上に形成された電荷蓄積部１８とを含むメモリセル１と、メモリセル１を覆うように半導体基板１１上に形成され、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション２１と、第１パッシベーション２１上に形成され、ＵＶレーザ光を遮断し、電荷蓄積部１８上に開口を有する第２パッシベーション２３とを有する。 （もっと読む）

【課題】 半導体装置の面積を増大させること無く、半導体装置のドレイン電流を向上させることができる半導体装置を提供する。
【解決手段】 半導体基板１０と、半導体基板１０上に形成され、ゲート絶縁膜１６を介して形成されるゲート電極１８と、半導体基板１０に形成され、ゲート電極１８の両側方に位置する領域に形成されるｎ型のソース／ドレイン拡散層２４と、半導体基板１０上のゲート電極１８両側部に形成され、ゲート電極１８のチャネル領域に応力を与えるtensile膜２６と、ソース／ドレイン拡散層２４上にtensile膜２６を貫通して形成される、導電体材料が埋め込まれたコンタクト３０を備える。そして、ゲート電極１８とソースコンタクト３４間距離が、ゲート電極１８とドレインコンタクト３２間距離よりも広いことを特徴としている。 （もっと読む）

【課題】 配線及びパターンの特定箇所を選択的に細らせて配線間隔を広げ、カバレッジの良い成膜条件でもエアギャップを形成することができ、所望の配線間の静電容量を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】 隣接するフローティングゲート電極層について互いの距離が上層から下地基板面までの間で徐々に離れるように上層から下地基板面へ向けて互いの層形状を選択的に細らせ、互いの距離が離れたフローティングゲート電極層の間にエアギャップを有する層間絶縁膜を備える。 （もっと読む）

【課題】 ランディングプラグコンタクト形成のためのＣＭＰ工程時、ポリシリコン膜とゲートハードマスク窒化膜との間の段差を防止できる半導体素子のランディングプラグコンタクト形成方法を提供すること。
【解決手段】 本発明では、ランディングプラグコンタクト(ＬＰＣ)の分離のためのポリシリコンリセス(Ｒｅｃｅｓｓ)のために、既存のＣＭＰ工程を用いず、２ステップのエッチバック工程を用いる。すなわち、第１エッチバック工程では、等方性ドライエッチング(部分エッチング)を通してゲート電極パターンの間の空間(コンタクトホール上部)に発生したポリシリコン膜のシーム(Ｓｅａｍ)を除去し、第２エッチバック工程では、ポリシリコン膜とハードマスク窒化膜とのエッチング速度が類似したレシピ(Ｒｅｃｉｐｅ)を適用して、非等方性ドライエッチングを行う。 （もっと読む）

【課題】 本発明は、短チャネル効果を抑制すると共に、半導体基板の表面上に形成された表面ストラップと孔内に形成された導電層との界面に生じる抵抗を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１００の表面部分において、孔１４０の底部付近の内部表面を覆うキャパシタ絶縁膜１５０と、孔１４０の内部を埋め込むキャパシタ電極１６０と、孔１４０の内部表面を覆う絶縁膜１８０と、キャパシタ電極１６０上に絶縁膜１８０で覆われた内部を埋め込むように形成された所定の不純物を含む導電層１９０、２１０と、導電層２１０とソース領域２９０又はドレイン領域３００とを電気的に接続するための表面接続層３４０と、孔１４０の内部表面を覆うように形成され、表面接続層３４０と導電層２１０との界面から所定の深さまで形成された、絶縁膜１８０より膜厚が薄い不純物拡散防止膜２００とを備えることを特徴とする。 （もっと読む）

【課題】
薄膜キャパシタに発生する応力を分散・低減して、リーク電流特性の劣化を抑え、歩留まりや信頼性の向上を図る。
【解決手段】
薄膜キャパシタの上部電極１８の端部であって、直線的な傾斜２０Ａを有するように、層間絶縁膜２０が形成される。すなわち、Ａ点から上部電極１８の端部までの距離をＬとし、Ａ−Ｂの主面上における距離をＷとしたときに、Ｗ／２＞Ｌの大小関係が成り立つように、層間絶縁膜２０の傾斜２０Ａが形成される。これにより、該界面において薄膜キャパシタ側に生ずる応力が傾斜に沿って分散され、薄膜キャパシタの外に逃げるようになる。従って、薄膜キャパシタ内部に生ずる応力場の集中が緩和され、更にはリーク電流特性の劣化が抑制されるようになる。 （もっと読む）