不揮発性記憶装置の製造方法
【課題】微細な構造でも安定して製造可能な不揮発性記憶装置の製造方法を提供する。
【解決手段】第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、を有する不揮発性記憶装置の製造方法であって、前記第１の配線の層を形成する工程と、前記第１の配線の層の主面上に前記記録層の層を形成する工程と、前記記録層の層と前記第１の配線の層を選択的にエッチングして、前記第１の方向に延在する複数の積層体を形成する工程と、前記複数の積層体の間隙の表面に、気相成長法を用いて第１の絶縁層を形成する工程と、前記第１の絶縁層の上に、塗布法を用いて第２の絶縁層を形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法を提供する。
【解決手段】第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、を有する不揮発性記憶装置の製造方法であって、前記第１の配線の層を形成する工程と、前記第１の配線の層の主面上に前記記録層の層を形成する工程と、前記記録層の層と前記第１の配線の層を選択的にエッチングして、前記第１の方向に延在する複数の積層体を形成する工程と、前記複数の積層体の間隙の表面に、気相成長法を用いて第１の絶縁層を形成する工程と、前記第１の絶縁層の上に、塗布法を用いて第２の絶縁層を形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置の製造方法に関し、より詳細には、素子間を電気的に絶縁する素子間絶縁層を備えた不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタを用いたＮＡＮＤ型の不揮発性記憶装置においては、装置の微細化に伴い、いわゆる短チャネル効果の影響により、デバイス動作が困難となってきている。「短チャネル効果」とは、装置の微細化によってソース部とドレイン部との距離が近くなることによって生じる現象であり、具体例にはソースとドレインとの間に生じるリーク電流の増加等である。このため、トランジスタを用いた記憶装置に代わる記憶装置が求められており、その一つとして、遷移金属絶縁膜等に電界パルスを印加することで物質の抵抗が変化する特性を利用した不揮発性記憶装置（抵抗変化型メモリ、ＲｅＲＡＭ）が検討されている。
【０００３】
抵抗変化型メモリは、抵抗変化膜に電界パルスを印加することによって高抵抗状態と低抵抗状態との間を可逆的に変化させ、この特性を利用して情報を書き換え可能なように、かつ、電源を切っても情報が消えないように記憶する装置である。抵抗変化膜の高抵抗及び低抵抗の状態がそれぞれ安定であるため、不揮発性を実現することができる。抵抗変化型メモリは記憶部にトランジスタを用いないため、より高密度の集積化が可能であり、また上述した短チャネル効果の問題もない。
現在、ビット線とワード線とが交叉する部分に抵抗変化素子を配置したクロスポイント型の抵抗変化型メモリが検討されている。これによれば、セル面積を理論上ＮＡＮＤ型不揮発性記憶装置と同じ４Ｆ２（「Ｆ」は、設計ルール（最小設計寸法））とすることができる。また、抵抗変化型メモリは、複数の記録部を積層することができるため集積度をさらに上げることができるという利点を有する。
【０００４】
クロスポイントセルの作成においては、配線（ビット線／ワード線）方向にセルを加工した後に、異なる素子（セル）の間を電気的に分離するため、一般に素子間絶縁層が形成される。ここで、メモリの微細化を進めると、素子間絶縁層を形成する部分のアスペクト比（溝幅に対する深さの比）が大きくなる。アスペクト比が大きい場合には、素子間絶縁層を良好に堆積することが比較的難しく、これを考慮に入れた抵抗変化型メモリの製造方法がいくつか提案されている（例えば、特許文献１）。
【特許文献１】特開２００７−１５８１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、微細な構造でも安定して製造可能な不揮発性記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、を有する不揮発性記憶装置の製造方法であって、前記第１の配線の層を形成する工程と、前記第１の配線の層の主面上に前記記録層の層を形成する工程と、前記記録層の層と前記第１の配線の層を選択的にエッチングして、前記第１の方向に延在する複数の積層体を形成する工程と、前記複数の積層体の間隙の表面に、気相成長法を用いて第１の絶縁層を形成する工程と、前記第１の絶縁層の上に、塗布法を用いて第２の絶縁層を形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、微細な構造でも安定して製造可能な不揮発性記憶装置の製造方法が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
図４〜図７は、本発明の実施の形態に係る不揮発性記憶装置の製造方法を表す工程図である。本実施形態の製造方法を説明する前に、まず、本発明の実施形態に係る製造方法によって製造される不揮発性記憶装置の一例（具体例１）について、図１〜図３を参照しつつ説明する。
【００１０】
図１は、具体例１に係る不揮発性記憶装置２の模式図である。図１（ａ）は、不揮発性記憶装置２の模式斜視図であり、図１（ｂ）は、不揮発性記憶装置２の模式回路図である。また、図２は、不揮発性記憶装置２の模式断面図である。図２（ａ）は、不揮発性記憶装置２を第１の方向（Ｘ軸方向）から見た模式断面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ線断面図である。
【００１１】
図１に表したように、不揮発性記憶装置２は、基板１０と、基板１０の主面上に設けられ、第１の方向（Ｘ軸方向）に延在する第１の配線２０（ビット線ＢＬ）と、第１の方向と非平行な（交叉する）第２の方向（Ｙ軸方向）に延在する第２の配線５０（ワード線ＷＬ）と、第１の配線２０と第２の配線５０との間に挟持され、第１の配線２０と第２の配線５０とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層４４と、を備える。また、第１の配線２０と記録層４４との間に、これらによって挟持される整流素子３０を備えてもよい。ここで、「主面」とは、第１の配線２０、整流素子３０、記録層４４などが積層する方向（図１において、Ｚ軸方向、上下方向）に対して垂直な面（図１において、ＸＹ面）をいう。
【００１２】
また、図２に表したように、記録層４４のＺ軸方向両側に、記録層４４を挟持する電極層４２、４６を備えていてもよい。ここで、記録層４４と、電極層４２、４６とを併せて「記録部４０」と呼ぶこととする。また、第１の配線２０と整流素子３０との間に、後述するバリア層３２を備えていてもよい。
【００１３】
配線Ｌ（第１の配線２０及び第２の配線５０）には、導電性を有する材料を用いることができ、さらに耐熱性を有する材料を用いることができる。具体的には、例えば、導電性と耐熱性とを具備するタングステン（Ｗ）が挙げられる。
【００１４】
また、図１及び図２に表したように、記録層４４（記録部４０）と第２の配線５０との間には、製造工程における平坦化工程で用いられるストッパー層５２が設けられていてもよい。例えば、平坦化工程としてＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）を用いる場合には、ストッパー層５２はＣＭＰストッパー層となる。ストッパー層５２は、必要に応じて設けられる。このため、例えば後述する電極層４６の厚さを十分大きくして、ストッパー層の機能を電極層４６に付与するのであれば、ストッパー層５２を設ける必要はない。
【００１５】
ここで、ストッパー層５２及び第２の配線５０の材料が同じである場合には、両者は一体化して第２の配線の機能を担うことになる。このような場合の第２の配線を、「第２の配線５４」と呼ぶこととする。すなわち、第２の配線５４は、各セルにおいて記録層４４側に突出した突出部（突出部５２）を有する。
【００１６】
整流素子３０は、整流特性を有し、記録層４４に印加される電圧の極性に方向性を持たせるために設けられる。整流素子３０には、例えば、ツェナーダイオード、ＰＮ接合ダイオード、ショットキーダイオード等を用いることができる。図１では、整流素子３０が、ビット線ＢＬと電極層４２との間に設けられている具体例を表したが、整流素子３０は、ワード線ＷＬと電極層４６との間に設けられてもよい。また、整流素子３０は、ビット線ＢＬとワード線ＷＬとが対向する領域以外の領域に設けてもよい。
【００１７】
第１の配線２０と整流素子３０との間には、両構成要素間の元素の拡散などを防止するバリア層３２が設けられていてもよい。
記録部４０については、後に詳述する。
１つの第１の配線２０と１つの第２の配線５０とが交叉する領域に設けられた１つの記録部４０が１つの記録用単位要素であり、これを「セル」という。
【００１８】
第１の配線２０と第２の配線５０とに与える電位の組合せによって、各記録部４０に印加される電圧が変化し、その時の記録部４０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。なお、各セルの間には、図２に表したように素子間絶縁層７０が設けられている。
【００１９】
また、セルの位置を基準として配線Ｌ（第１の配線２０及び第２の配線５０、ビット線ＢＬ及びワード線ＷＬ）の配線延在方向外側には、図示しないコンタクトプラグが取り付けられている。コンタクトプラグは、データの書込み及び読出しを行うための読出し／書込み回路等の周辺回路と接続している（図示せず）。記録部４０には、コンタクトプラグ及び配線Ｌを通じて電流が流され、これにより記録部４０の書込みや消去等の各種動作を行うことが可能となる。
【００２０】
このように、不揮発性記憶装置２は、ビット線ＢＬとワード線ＷＬとが交叉する部分に記録部４０が設けられた、いわゆるクロスポイント型不揮発性記憶装置（メモリ）である。
なお、上記の１層型の不揮発性記憶装置２は、Ｚ軸方向に積層してもよく（いわゆる「多層型不揮発性記憶装置」）、これも具体例１に係る不揮発性記憶装置２に含まれる。以下、１層からなる不揮発性記憶装置２を「単位装置２Ａ」と呼ぶことがある。
また、図１では、主面において第１の配線２０及び第２の配線５０がそれぞれ４本設けられており、セルは１６設けられているが、これらは別の数だけ設けられていてもよい。
【００２１】
また、具体例１では、第１の配線２０を「ビット線ＢＬ」、第２の配線５０を「ワード線ＷＬ」と呼んでいるが、逆に、第１の配線２０を「ワード線ＷＬ」、第２の配線５０を「ビット線ＢＬ」と呼んでもよい。
不揮発性記憶装置２が多層型不揮発性記憶装置である場合、上下方向に隣接する単位装置２Ａの構成要素（第１の配線２０、整流素子３０、記録層４４、第２の配線５０等）の配置関係は上下方向に同じであっても異なってもよい。特に、上下方向に対称であってもよい。
【００２２】
また、不揮発性記憶装置２が多層型不揮発性記憶装置である場合、上下方向に隣接する単位装置２Ａ間で第１の配線２０または第２の配線５０が共有されていてもよく、共有されていなくてもよい。また、不揮発性記憶装置２の上下方向の両端においては、同種配線（２つのビット線ＢＬまたは２つのワード線ＷＬ）が配置されてもよく、異種配線（ビット線ＢＬ及びワード線ＷＬ）が配置されてもよい。
【００２３】
次に、記録部４０について、図３を参照しつつ説明する。
図３は、セルの構成の一例を表す模式断面図である。図３に表したように、記録部４０は、記録層４４と、記録層４４を上下方向から挟持する電極層４２、４６とを有する。
【００２４】
電極層４２、４６は、記録層４４に対して電気的な接続を得るために設けられ、必要に応じて設けられる。また、電極層４２、４６は、例えば、記録層４４とその上下の構成要素との間の元素の拡散などを防止するバリア層としての機能を併有していてもよい。
【００２５】
また、リセット（消去）動作において記録層４４の加熱を効率よく行うために、記録層４４の陰極側（ここでは、ワード線ＷＬ側）に、ヒータ層（抵抗率が約１０−５Ωｃｍ以上の材料）を設けてもよい。この場合、ヒータ層とワード線ＷＬとの間にバリア層を設けてもよい。
【００２６】
次に、記録層４４について説明する。
前述したように、本具体例に係る不揮発性記憶装置２は、第１の配線２０と第２の配線５０とに与える電位の組合せによって、各記録部４０に印加される電圧が変化し、その時の記録部４０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。このため、記録層４４には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、抵抗値が可逆的に遷移可能な可変抵抗層や、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが挙げられる。
【００２７】
このような材料の具体例としては、例えば、金属酸化物が挙げられる。具体的には、例えば、クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、あるいは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのいわゆる希土類元素などの酸化物が挙げられる。また、酸化アルミニウム（Ａｌ２Ｏ３）、酸化銅（ＣｕＯ）、酸化シリコン（ＳｉＯ２）等も挙げられる。
【００２８】
また、複合酸化物として、例えば、チタン酸バリウム（ＢａＴｉＯ３）及びチタン酸ストロンチウム（ＳｒＴｉＯ３）の他、チタン酸カルシウム（ＣａＴｉＯ３）、ニオブ酸カリウム（ＫＮｂＯ３）、ビスマス酸化鉄（ＢｉＦｅＯ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）、バナジウム酸ナトリウム（Ｎａ３ＶＯ４）、バナジウム酸鉄（ＦｅＶＯ３）、チタン酸バナジウム（ＴｉＶＯ３）、クロム酸バナジウム（ＣｒＶＯ３）、バナジウム酸ニッケル（ＮｉＶＯ３）、バナジウム酸マグネシウム（ＭｇＶＯ３）、バナジウム酸カルシウム（ＣａＶＯ３）、バナジウム酸ランタン（ＬａＶＯ３）、モリブデン酸バナジウム（ＶＭｏＯ５）、モリブデン酸バナジウム（Ｖ２ＭｏＯ８）、バナジウム酸リチウム（ＬｉＶ２Ｏ５）、珪酸マグネシウム（Ｍｇ２ＳｉＯ４）、珪酸マグネシウム（ＭｇＳｉＯ３）、チタン酸ジルコニウム（ＺｒＴｉＯ４）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、マグネシウム酸鉛（ＰｂＭｇＯ３）、ニオブ酸鉛（ＰｂＮｂＯ３）、ホウ酸バリウム（ＢａＢ２Ｏ４）、クロム酸ランタン（ＬａＣｒＯ３）、チタン酸リチウム（ＬｉＴｉ２Ｏ４）、銅酸ランタン（ＬａＣｕＯ４）、チタン酸亜鉛（ＺｎＴｉＯ３）、タングステン酸カルシウム（ＣａＷＯ４）等が薄膜形成可能となる。
【００２９】
また、カルコゲナイド系の可変抵抗材料も挙げられる。カルコゲナイドとは、Ｓｅ、Ｔｅ等の１６族元素を含む化合物の総称であり、１６族元素がカルコゲンと呼ばれることに由来する。このカルコゲナイド系材料は、電圧を印加することによって結晶状態と非晶質状態との間で変化する、可変抵抗材料の一種である。
【００３０】
次に、メモリセルの記録、再生、及び消去動作を実行する場合について説明する。
記録（セット動作）は、選択されたメモリセルに電圧を印加し、そのメモリセル内に電位勾配を発生させて電流パルスを流せばよい。例えば、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作る。例えば、ビット線ＢＬを接地電位とすれば、ワード線ＷＬに負の電位を与えればよい。選択されたメモリセルは、相変化等により電子伝導性を有するようになるため、記録（セット動作）が完了する。
【００３１】
記録のための電流パルスは、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に高い状態を作ることにより発生させてもよい。
【００３２】
再生に関しては、電流パルスを選択されたメモリセルに流し、そのメモリセルの抵抗値を検出することにより行う。ただし、電流パルスは、メモリセルを構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
【００３３】
消去（リセット）動作に関しては、選択されたメモリセルを大電流パルスによりジュール加熱して、そのメモリセルの抵抗状態を元に戻せばよい。
【００３４】
（不揮発性記憶装置の製造方法）
（製造方法例１）
次に、不揮発性記憶装置２の製造方法の一例（製造方法例１）について、図４〜図７を参照しつつ説明する。
本実施形態に係る不揮発性記憶装置２の製造方法は、第１の配線２０の層を形成する工程と、第１の配線２０の層の主面上に記録層４４の層を形成する工程と、加工体をエッチングして第１の方向に延在する複数の積層体を形成する工程と、複数の積層体の間隙（エッチングにより生じた空間）に素子間絶縁層７０を形成する工程と、を備える。
【００３５】
ここで、素子間絶縁層７０を形成する工程は、エッチングにより生じた空間を形成する表面に気相成長法（気相堆積法）を用いて第１の絶縁層７０Ａを形成する工程と、第１の絶縁層７０Ａの表面に塗布法を用いて第２の絶縁層７０Ｂを形成する工程とを有する。気相成長法としては、例えば、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相堆積）、熱ＣＶＤ、ＡＬＤ（Atomic Layer Deposition：原子層堆積）等が挙げられる。また、塗布法としては、例えば、スピンコート法等が挙げられる。塗布法に用いる塗布剤としては、例えば、ケイ素、酸素、及び窒素を含む材料が挙げられ、具体的にはポリシラザンやＨＳＱ（水素シルセスキオキサン）などが挙げられる。
【００３６】
また、記録層４４の層を形成する工程と、エッチングする工程との間に、加工体の主面上に、第２の配線５０の材料と同じ材料からなる平坦化のストッパー層５２を形成する工程をさらに備えてもよい。この場合、第２の絶縁層７０Ｂを形成する工程の後に、ストッパー層５２が露出するまで加工体の主面を平坦化する。その後、加工体の主面に第２の配線５０の層を形成することにより、ストッパー層５２と第２の配線５０とは一体化して、各セルにおいて記録層４４側に突出した突出部５２を有する第２の配線５４が形成される。
【００３７】
以下、具体的な製造方法について説明する。
図４〜図７は、製造方法例１を表す模式工程断面図である。本製造方法例では、周辺回路を作製した後の配線形成工程において、図２に関して前述したクロスポイント型の不揮発性記憶装置２を作製する。また、ストッパー層５２は、第２の配線５０（ワード線）と同じ材料からなり、第２の配線５４が形成される。
【００３８】
まず、図４（ａ）に表したように、基板１０の上に、第１の配線２０（ビット線）、バリア層３２、整流素子３０、電極層４２、記録層４４、電極層４６、ストッパー層５２、及びエッチングマスク６０の層を、下からこの順番で形成する。形成方法としては、例えばスパッタリングや熱ＣＶＤ、プラズマＣＶＤが挙げられる。
【００３９】
第１の配線２０の材料としては、例えばタングステンが挙げられる。整流素子３０としては、例えばＰＩＮ（ｐ型半導体／絶縁体／ｎ型半導体）ダイオードやＭＩＭ（金属／絶縁体／金属）キャパシタ（コンデンサ）が挙げられる。ストッパー層５２の材料には、第２の配線５０（ワード線）の材料と同じ材料を用いる（例えば、タングステンなど）。エッチングマスク６０の材料としては、例えばＳｉＯ２が挙げられる。バリア層３２、及び電極層４２、４６は、必要に応じて設けるものである。これらの材料としては、例えば、チタンや窒化チタンが挙げられる。
【００４０】
次に、図４（ｂ）に表したように、加工体に第１の方向（Ｘ軸方向）のエッチング加工を行う。エッチングは、基板１０と第１の配線２０との界面深さまで行う。ここで、エッチングにより生じた領域を、「素子分離領域８０」と呼ぶこととする。
【００４１】
次に、図４（ｃ）に表したように、素子分離領域８０を形成する表面に、例えばプラズマＣＶＤを用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＨ４／Ｏ２が挙げられる。これにより、記録部４０や整流素子３０の側面を含むセル側壁に、不純物の少ない高品質な絶縁層が形成される。
【００４２】
第１の絶縁層７０Ａは、素子分離領域８０を形成する表面と、エッチングマスク６０の主面とに形成される。この結果、素子分離領域８０及びその近傍に、溝９０が形成される。
【００４３】
ここで、プラズマＣＶＤは、溝９０の開口部９０ａが第１の絶縁層７０Ａによって閉塞される前に停止する。具体的には、開口部９０ａの幅（開口部幅Ｌ１）が、後の塗布工程において塗布剤が通過し得る幅（例えば、５ｎｍ程度以上）である時に停止する。以下、塗布工程における塗布剤が通過することのできる幅を、「塗布剤通過幅」という。
【００４４】
なお、この段階でプラズマＣＶＤを停止しなければ、第１の絶縁層７０Ａは開口部９０ａに比較的多く堆積すると考えられるところ、開口部９０ａが第１の絶縁層７０Ａによって閉塞された時点において素子分離領域８０には空隙が生じている可能性がある。特に、素子分離領域８０のアスペクト比が高い場合には、空隙が生じやすいと考えられる。これにより、素子分離領域８０の絶縁性が低下するおそれがある。
【００４５】
ここで、溝９０を適切な形状に形成するため、プラズマＣＶＤによる堆積の異方性を高める、すなわち、原料ガスが素子分離領域８０の底面等の主面上に比較的多く堆積するようにすることができる。これにより、開口部９０ａは第１の絶縁層７０Ａによって閉塞されにくくなる。異方性を高めるには、例えば、バイアス電力やガス圧力などの工程条件を変えてプラズマ雰囲気中のイオンの比率を高めることができる。
【００４６】
その後、必要に応じ、適切な開口部幅Ｌ１を確保するために、例えばＣＭＰを用いて加工体上面（加工体の主面）の平坦化を行ったり、素子分離領域８０にエッチングを行ってもよい（図示せず）。
【００４７】
次に、図４（ｄ）に表したように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。塗布剤としては、例えばポリシラザンが挙げられる。この結果、溝９０には塗布剤が充填され、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞される。これにより、Ｘ軸方向の素子間絶縁層７０が形成される。
【００４８】
次に、図５（ａ）に表したように、加工体上面を、例えばＣＭＰを用いて平坦化する。平坦化は、ストッパー層５２が露出するように行う。これにより、Ｘ軸方向の加工が完了する。
【００４９】
次に、Ｙ軸方向の加工を行う。図５（ｂ）は、図５（ａ）に表した加工体のＡ−Ａ線断面図である。
図５（ｃ）に表したように、加工体上面に第２の配線５０の層を形成する。形成方法としては、例えばスパッタリングが挙げられる。前述したように、第２の配線５０（ワード線）及びストッパー層５２には同じ材料を用い、これらは一体化して第２の配線５４を形成する。その後、図６（ａ）に表したように、加工体上面に、例えばプラズマＣＶＤを用いてエッチングマスク６０の層を形成する。
【００５０】
次に、図６（ｂ）に表したように、加工体に第２の方向（Ｙ軸方向）のエッチング加工を行う。エッチングは、第１の配線２０とバリア層３２との界面深さまで行う。この結果、Ｙ軸方向の素子分離領域８０が形成される。
【００５１】
次に、図６（ｃ）に表したように、素子分離領域８０を形成する表面に、例えばプラズマＣＶＤを用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＨ４／Ｏ２が挙げられる。これにより、記録部４０や整流素子３０の側面を含むセル側壁に、不純物の少ない高品質な絶縁層が形成される。
【００５２】
第１の絶縁層７０Ａは、素子分離領域８０を形成する表面と、エッチングマスク６０の主面とに形成される。この結果、素子分離領域８０及びその近傍に、溝９０が形成される。ここで、図４（ｃ）に関して前述したように、プラズマＣＶＤは、開口部９０ａが第１の絶縁層７０Ａによって閉塞される前に停止する。具体的には、開口部幅Ｌ１が塗布剤通過幅（例えば、５ｎｍ程度以上）である時に停止する。
【００５３】
ここで、前述したように、溝９０を適切な形状に形成するため、プラズマＣＶＤによる堆積の異方性を高めることができる。
その後、必要に応じ、適切な開口部幅Ｌ１を確保するために、例えばＣＭＰを用いて加工体上面の平坦化を行ったり、素子分離領域８０にエッチングを行ってもよい（図示せず）。
【００５４】
次に、図７（ａ）に表したように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。塗布剤としては、例えばポリシラザンが挙げられる。この結果、溝９０には塗布剤が充填され、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞される。これにより、Ｙ軸方向の素子間絶縁層７０が形成される。
【００５５】
次に、図７（ｂ）に表したように、加工体上面を、例えばＣＭＰを用いて平坦化する。平坦化は、第２の配線５４が露出するように行う。これにより、Ｙ軸方向の加工が完了する。
その後、必要に応じ、塗布法によって形成された第２の絶縁層７０Ｂの質を改善するため、例えば４００℃以下の低温アニール等の熱処理を行う。
【００５６】
以上の工程により、不揮発性記憶装置２が作製される。多層型不揮発性記憶装置を作製する場合には、上記の手順を繰り返せばよい。
なお、プラズマＣＶＤによって形成される第１の絶縁層７０Ａと、スピンコート法によって形成される第２の絶縁層７０Ｂとの界面には、低温アニール等の熱処理により、第２の絶縁層７０Ｂのポリシラザンに含まれる窒素（Ｎ）が析出する可能性がある。しかし、この窒素は絶縁性に影響を与えることはなく、絶縁性は十全に確保される。
【００５７】
（本実施形態の効果）
次に、本実施形態の効果について、図８〜図１０を参照しつつ説明する。
図８は、本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【００５８】
比較例１では、気相成長法のみを用いて素子間絶縁層を形成する。
まず、図４（ａ）及び図４（ｂ）に関して前述した工程を実施する（図８（ａ））。これにより、Ｘ軸方向に素子分離領域８０が形成される。次に、図８（ｂ）に表したように、素子分離領域８０を形成する表面に、プラズマＣＶＤのみを用いて絶縁層１００を形成する。ここで、図４（ｃ）に関して前述したように、素子分離領域８０及びその近傍に溝９０が形成されるが、プラズマＣＶＤは、溝９０の開口部９０ａが絶縁層１００によって閉塞されるまで行う。これにより、Ｘ軸方向の素子間絶縁層が形成される。
【００５９】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の素子分離領域８０に、Ｘ軸方向と同様にプラズマＣＶＤのみを用いて絶縁層１００を形成する。プラズマＣＶＤは、開口部９０ａが絶縁層１００によって閉塞されるまで行う。これにより、Ｙ軸方向の素子間絶縁層が形成される。
【００６０】
この場合、前述したように、プラズマＣＶＤによる絶縁層１００は開口部９０ａに比較的多く堆積すると考えられる。このため、図８（ｂ）に表したように、素子分離領域８０に空隙（ボイド）９４が生じる可能性がある。特に、素子分離領域８０のアスペクト比が高い場合（例えば、アスペクト比が１０程度以上の場合）には、空隙９４が生じやすいと考えられる。この結果、素子分離領域８０の絶縁性を十全に確保することが困難となる。
【００６１】
これに対し、本実施形態によれば、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞され、これにより素子分離領域８０の絶縁性は十全に確保される。
【００６２】
次に、別の比較例（比較例２）と対比しつつ説明する。
図９は、比較例２に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【００６３】
比較例２では、比較例１に係る問題、すなわち、素子分離領域８０に空隙９４が生じるという問題を解消するために、エッチングを行うものである。
まず、図９（ａ）に表したように、比較例１と同様に、Ｘ軸方向の素子分離領域８０にプラズマＣＶＤのみを用いて絶縁層１００Ａを形成する。プラズマＣＶＤは、開口部９０ａが絶縁層１００Ａによって閉塞されるまで行う。この結果、比較例１に関して前述したように、素子分離領域８０に空隙９４Ａが生じる可能性がある。
【００６４】
次に、図９（ｂ）に表したように、素子分離領域８０にエッチングを行う。エッチングは、空隙９４Ａが開口するまで行う。これにより、溝９０が形成される。
【００６５】
次に、図９（ｃ）に表したように、絶縁層１００Ａの表面に、再度プラズマＣＶＤのみを用いて絶縁層１００Ｂを形成する。プラズマＣＶＤは、開口部９０ａが絶縁層１００Ｂによって閉塞されるまで行う。この結果、素子分離領域８０に空隙９４Ｂが生じる可能性がある。ただし、空隙９４Ｂの大きさは、図９（ａ）に関して前述した工程において発生する空隙９４Ａより小さくなる。その後、同様の手順を繰り返して、素子分離領域８０を絶縁層１００Ａ、１００Ｂ、１００Ｃ等からなる絶縁層１００で閉塞する。これにより、Ｘ軸方向の素子間絶縁層が形成される。
【００６６】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の素子分離領域８０に、Ｘ軸方向と同様の手順で絶縁層１００Ａ、１００Ｂ、１００Ｃ等を形成し、素子分離領域８０を絶縁層１００で閉塞する。これにより、Ｙ軸方向の素子間絶縁層が形成される。
【００６７】
このように、比較例２では、Ｘ軸方向及びＹ軸方向のそれぞれにおいて、プラズマＣＶＤ及びエッチングをそれぞれ複数回行うことになる。このため、工程費用が比較的高くなる。
これに対し、本実施形態によれば、Ｘ軸方向及びＹ軸方向のそれぞれにおいて、気相成長法及び塗布法をそれぞれ１回行うだけでよい。このため、工程費用は比較的低い。
【００６８】
次に、さらに別の比較例（比較例３）と対比しつつ説明する。
図１０は、比較例３に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【００６９】
比較例３では、塗布法のみを用いて素子間絶縁層を形成する。
まず、図４（ａ）及び図４（ｂ）に関して前述した工程を実施する（図１０（ａ））。これにより、Ｘ軸方向に素子分離領域８０が形成される。次に、図１０（ｂ）に表したように、素子分離領域８０に、スピンコート法のみを用いて絶縁層１０４を形成する。これにより、Ｘ軸方向の素子間絶縁層が形成される。
【００７０】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の素子分離領域８０に、Ｘ軸方向と同様にスピンコート法のみを用いて絶縁層１０４を形成する。これにより、Ｙ軸方向の素子間絶縁層が形成される。
【００７１】
ここで、スピンコート法によって形成される絶縁層は、プラズマＣＶＤによって形成される絶縁層と異なり、例えば炭素などの不純物を比較的多く含む。このため、記録部４０や整流素子３０の側面を含むセル側壁に、比較的不純物の多い塗布層が形成される。この結果、不純物が記録部４０等に拡散し、動作特性の劣化を招来するおそれがある。
【００７２】
これに対し、本実施形態によれば、セル側壁には、プラズマＣＶＤによって形成される不純物の少ない高品質な第１の絶縁層７０Ａが形成される。このため、良好な動作特性が確保される。
【００７３】
なお、本実施形態で用いるプラズマＣＶＤ、ＡＬＤ等の気相成長法やスピンコート法等の塗布法は、室温等の比較的低温で実施することができる。このため、本実施形態によれば、熱による素子の劣化が抑制され、良好な動作特性が確保される。
【００７４】
以上説明したように、本実施形態によれば、高アスペクト比を有する素子分離領域８０（特に、メモリセル部の側壁近傍）に、高品質な素子間絶縁層７０Ａを導入することができる。これにより、スイッチング特性の劣化やばらつきを抑制することができる。また、素子間絶縁層７０の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７０を形成することができるため、熱による素子の劣化を抑制することができる。
【００７５】
すなわち、本実施形態によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【００７６】
（製造方法例２）
次に、不揮発性記憶装置２の製造方法の他の例（製造方法例２）について、図１１及び図１２を参照しつつ説明する。
製造方法例２は、製造方法例１と基本的に同じであるが、第１の絶縁層７０Ａを形成する工程と、第２の絶縁層７０Ｂを形成する工程との間に、加工体の主面を平坦化する工程をさらに備えている。
【００７７】
以下、具体的な製造方法について説明する。
図１１及び図１２は、製造方法例２を表す模式工程断面図である。本製造方法例では、製造方法例１と同様に、周辺回路を作製した後の配線形成工程において、図２に関して前述したクロスポイント型の不揮発性記憶装置２を作製する。また、ストッパー層５２は、第２の配線５０（ワード線）と同じ材料からなり、第２の配線５４が形成される。
【００７８】
まず、図１１（ａ）に表したように、基板１０の上に、第１の配線２０（ビット線）、バリア層３２、整流素子３０、電極層４２、記録層４４、電極層４６、ストッパー層５２、及びエッチングマスク６０の層を、下からこの順番で形成する。形成方法としては、例えばスパッタリングや熱ＣＶＤ、プラズマＣＶＤが挙げられる。それぞれの材料等は、製造方法例１に関して前述した通りである。
【００７９】
次に、図１１（ｂ）に表したように、加工体にＸ軸方向のエッチング加工を行う。エッチングは、基板１０と第１の配線２０との界面深さまで行う。この結果、素子分離領域８０が形成される。
【００８０】
次に、図１１（ｃ）に表したように、素子分離領域８０を形成する表面に、例えばプラズマＣＶＤを用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＯ２が挙げられる。これにより、記録部４０や整流素子３０の側面を含むセル側壁に、不純物の少ない高品質な絶縁層が形成される。
【００８１】
ここで、図４（ｃ）に関して前述したように、素子分離領域８０及びその近傍に溝９０が形成されるが、プラズマＣＶＤは、溝９０の開口部９０ａが第１の絶縁層７０Ａによって閉塞されるまで行う。これにより、工程管理が容易になる。すなわち、製造方法例１においては、図４（ｃ）に関して前述した工程において、プラズマＣＶＤは開口部９０ａが第１の絶縁層７０Ａによって閉塞される前に停止するところ、本製造方法例ではかかる工程停止時期の制限がない。このため、工程停止時期は、比較的広い範囲から選択することができる。
【００８２】
これにより、比較例１と同様に（図８（ｂ））、素子分離領域８０に空隙９４が生じる可能性がある。
ここで、空隙９４を適切な形状に形成するため、プラズマＣＶＤによる堆積の異方性を高める、すなわち、原料ガスが素子分離領域８０の底面等の主面上に比較的多く堆積するようにすることができる。これにより、開口部９０ａは比較的遅い段階で第１の絶縁層７０Ａによって閉塞され、空隙９４の上端（Ｚ軸正側端）は、比較的上方（Ｚ軸正側）に位置すると考えられる。異方性を高めるには、例えば、バイアス電力やガス圧力などの工程条件を変えてプラズマ雰囲気中のイオンの比率を高めることができる。
【００８３】
空隙９４の幅（空隙幅Ｌ２）は、塗布剤通過幅を有してもよく、後述するディッシングの効果により、有さなくてもよい。塗布剤通過幅を有する場合、空隙幅Ｌ２が塗布剤通過幅である部分のＺ軸上の位置は、ストッパー層５２やエッチングマスク６０などの比較的上方（Ｚ軸正側）に存在してよく、あるいはこれより下方（Ｚ軸負側）に存在してもよい。
【００８４】
次に、図１２（ａ）に表したように、加工体上面を、例えばＣＭＰを用いて平坦化する。平坦化は、空隙９４が開口し、溝９０が形成されるまで行う。具体的には、Ｚ軸方向において、ストッパー層５２内の位置であって、開口部幅Ｌ１が塗布剤通過幅（例えば、５ｎｍ程度以上）となる位置まで行う。
【００８５】
ここで、溝９０が形成された後のＣＭＰにおいては、開口部９０ａの部分がより多く研磨される可能性がある。本明細書において、この現象を「ディッシング」と呼ぶこととする。このため、平坦化された面（加工体上面）が、空隙幅Ｌ２が塗布剤通過幅である部分のＺ軸上の位置に達する前に、すなわち、この位置よりも上方（Ｚ軸正側）に位置する時に、開口部幅Ｌ１が塗布剤通過幅に達し得ると考えられる。あるいは、空隙幅Ｌ２が塗布剤通過幅を有さない場合であっても、ディッシングにより、塗布剤通過幅を有する開口部幅Ｌ１を持つ溝９０が形成される場合があると考えられる。
【００８６】
なお、平坦化を行うことにより、溝９０のアスペクト比が小さくなり、後の塗布工程において第２の絶縁層７０Ｂが容易に形成され得る。
その後、ＣＭＰで使用した薬液を、洗浄により除去する。
【００８７】
次に、図１２（ｂ）に表したように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。塗布剤としては、例えばポリシラザンが挙げられる。この結果、溝９０には塗布剤が充填され、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞される。これにより、Ｘ軸方向の素子間絶縁層７０が形成される。
【００８８】
次に、図１２（ｃ）に表したように、加工体上面を、例えばＣＭＰを用いて平坦化する。平坦化は、ストッパー層５２が露出するように行う。これにより、Ｘ軸方向の加工が完了する。
【００８９】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の加工を上記Ｘ軸方向の加工と同様に行う。その後、必要に応じ、塗布法によって形成された第２の絶縁層７０Ｂの質を改善するため、例えば４００℃以下の低温アニール等の熱処理を行う。
【００９０】
以上の工程により、不揮発性記憶装置２が作製される。多層型不揮発性記憶装置を作製する場合には、上記の手順を繰り返せばよい。
なお、製造方法例１と同様に、第１の絶縁層７０Ａと第２の絶縁層７０Ｂとの界面には、窒素が析出する可能性があるが、これにより絶縁性が損なわれることはない。
【００９１】
本製造方法例でも、製造方法例１と同じ効果が得られる。すなわち、高アスペクト比を有する素子分離領域８０（特に、メモリセル部の側壁近傍）に高品質な素子間絶縁層７０Ａを導入することにより、スイッチング特性の劣化やばらつきが抑制される。また、素子間絶縁層７０の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７０を形成することができるため、熱による素子の劣化を抑制することができる。すなわち、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【００９２】
（製造方法例３）
次に、不揮発性記憶装置２の製造方法の他の例（製造方法例３）について、図１３を参照しつつ説明する。
製造方法例３は、製造方法例１と基本的に同じであるが、第１の絶縁層７０Ａを形成する工程と、第２の絶縁層７０Ｂを形成する工程との間に、素子分離領域８０にエッチングを行う工程をさらに備えている。すなわち、製造方法例２で導入された平坦化工程の代わりに、エッチング工程を導入するものである。
【００９３】
以下、具体的な製造方法について説明する。
図１３は、製造方法例３を表す模式工程断面図である。
図１３（ａ）に表したように、製造方法例２に係る図１１（ａ）〜（ｃ）に関して前述した要領で、第１の絶縁層７０Ａを形成する。この結果、素子分離領域８０に空隙９４が形成される。
【００９４】
次に、図１３（ｂ）に表したように、素子分離領域８０にエッチングを行う。エッチングは、空隙９４が開口し、溝９０が形成されるまで行う。具体的には、Ｚ軸方向において、ストッパー層５２内の位置であって、開口部幅Ｌ１が塗布剤通過幅（例えば、５ｎｍ程度以上）となる位置まで行う。
【００９５】
エッチングは、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）、ＣＤＥ（Chemical Dry Etching：化学ドライエッチング）等のドライエッチングや、ウェットエッチングを用いることができる。ドライエッチングの場合、エッチング方向に異方性があるため、セル側壁部のエッチングを抑え、開口部９０ａ近傍のみをエッチングすることができる。一方ウェットエッチングは、工程費用が比較的低いという利点がある。
【００９６】
次に、図１３（ｃ）に表したように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。塗布剤としては、例えばポリシラザンが挙げられる。この結果、溝９０には塗布剤が充填され、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞される。これにより、素子間絶縁層７０が形成される。
【００９７】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の加工を上記Ｘ軸方向の加工と同様に行う。その後、必要に応じ、塗布法によって形成された第２の絶縁層７０Ｂの質を改善するため、例えば４００℃以下の低温アニール等の熱処理を行う。
【００９８】
以上の工程により、不揮発性記憶装置２が作製される。多層型不揮発性記憶装置を作製する場合には、上記の手順を繰り返せばよい。
なお、製造方法例１と同様に、第１の絶縁層７０Ａと第２の絶縁層７０Ｂとの界面には、窒素が析出する可能性があるが、これにより絶縁性が損なわれることはない。
【００９９】
本製造方法例でも、製造方法例１と同じ効果が得られる。すなわち、高アスペクト比を有する素子分離領域８０（特に、メモリセル部の側壁近傍）に高品質な素子間絶縁層７０Ａを導入することにより、スイッチング特性の劣化やばらつきが抑制される。また、素子間絶縁層７０の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７０を形成することができるため、熱による素子の劣化を抑制することができる。すなわち、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【０１００】
なお、上記では、気相成長法にプラズマＣＶＤを、塗布法にスピンコート法を用いた場合を中心に説明したが、これら以外の気相成長法及び塗布法を用いてもよい。
【０１０１】
（応用例）
以下、本実施形態に係る不揮発性記憶装置の製造方法の応用例について説明する。
本実施形態に係る不揮発性記憶装置の製造方法を、プローブメモリに適用した場合及びフラッシュメモリに適用した場合について説明する。
【０１０２】
（プローブメモリ）
まず、プローブメモリに適用した場合について説明する。
図１４及び図１５は、本実施形態に係るプローブメモリを表す模式図である。
ＸＹスキャナー１６０上には、図１〜図３に関して前述した記録部が設けられた記録媒体が配置される。この記録媒体に対向する形で、プローブアレイが配置される。
【０１０３】
プローブアレイは、基板２３０と、基板２３０の一面側にアレイ状に配置される複数のプローブ（ヘッド）２４０と、を有する。複数のプローブ２４０の各々は、例えば、カンチレバーから構成され、マルチプレクスドライバ２５０，２６０により駆動される。
複数のプローブ２４０は、それぞれ、基板２３０内のマイクロアクチュエータを用いて個別に動作可能であるが、ここでは、全てをまとめて同じ動作をさせて記録媒体のデータエリアに対するアクセスを行う例を説明する。
【０１０４】
まず、マルチプレクスドライバ２５０，２６０を用いて、全てのプローブ２４０をＸ方向に一定周期で往復動作させ、記録媒体のサーボエリアからＹ方向の位置情報を読み出す。Ｙ方向の位置情報は、ドライバ１５０に転送される。
ドライバ１５０は、この位置情報に基づいてＸＹスキャナー１６０を駆動し、記録媒体をＹ方向に移動させ、記録媒体とプローブとの位置決めを行う。
両者の位置決めが完了したら、データエリア上のプローブ２４０の全てに対して、同時、かつ、連続的に、データの読み出しまたは書き込みを行う。
【０１０５】
データの読み出し及び書き込みは、プローブ２４０がＸ方向に往復動作していることから連続的に行われる。また、データの読み出し及び書き込みは、記録媒体のＹ方向の位置を順次変えることにより、データエリアに対して、一行ずつ、実施される。
なお、記録媒体をＸ方向に一定周期で往復運動させて記録媒体から位置情報を読み出し、プローブ２４０をＹ方向に移動させるようにしてもよい。
【０１０６】
記録媒体は、例えば、基板２００と、基板２００上の電極層２１０と、電極層２１０上の記録層２２０とから構成される。
記録層２２０は、複数のデータエリア、並びに、複数のデータエリアのＸ方向の両端にそれぞれ配置されるサーボエリアを有する。複数のデータエリアは、記録層２２０の主要部を占める。
【０１０７】
サーボエリア内には、サーボバースト信号が記録される。サーボバースト信号は、データエリア内のＹ方向の位置情報を示している。
記録層２２０内には、これらの情報の他に、さらに、アドレスデータが記録されるアドレスエリア及び同期をとるためのプリアンブルエリアが配置される。
データ及びサーボバースト信号は、記録ビット（電気抵抗変動）として記録層２２０に記録される。記録ビットの“１”，“０”情報は、記録層２２０の電気抵抗を検出することにより読み出す。
【０１０８】
本例では、１つのデータエリアに対応して１つのプローブ（ヘッド）が設けられ、１つのサーボエリアに対して１つのプローブが設けられる。
データエリアは、複数のトラックから構成される。アドレスエリアから読み出されるアドレス信号によりデータエリアのトラックが特定される。また、サーボエリアから読み出されるサーボバースト信号は、プローブ２４０をトラックの中心に移動させ、記録ビットの読み取り誤差をなくすためのものである。
ここで、Ｘ方向をダウントラック方向、Ｙ方向をトラック方向に対応させることにより、ＨＤＤのヘッド位置制御技術を利用することが可能になる。
【０１０９】
次に、このプローブメモリの記録／再生動作について説明する。
図１６は、記録（セット動作）時の状態を説明するための概念図である。
記録媒体は、基板（例えば、半導体チップ）２００の上に一様に設けられた電極層２１０と、電極層２１０の上に設けられた複数のセル状の記録層２２０及び電極層１３０と、複数のセルの間に設けられた素子間絶縁層７００と、電極層１３０及び素子間絶縁層７００の上に設けられたコンタクト電極層１３０Ｃと、コンタクト電極層１３０Ｃの上に設けられた保護層１３０Ｂとから構成されるものとする。保護層１３０Ｂは、例えば、薄い絶縁体から構成される。
【０１１０】
記録動作は、記録層２２０表面に電圧を印加し、記録層２２０に電位勾配を発生させることにより行う。具体的には、電流／電圧パルスを記録層２２０に与えればよい。
再生に関しては、電流パルスを記録層２２０に流し、記録層２２０の抵抗値を検出することにより行う。ただし、電流パルスは、記録層２２０を構成する材料が抵抗変化を起こさない程度の微小な値とする。
【０１１１】
例えば、センスアンプＳ／Ａにより発生した読み出し電流（電流パルス）をプローブ２４０から記録層２２０に流し、センスアンプＳ／Ａにより記録層２２０の抵抗値を測定する。
なお、再生では、記録媒体上をプローブ２４０により走査（スキャン）することで、連続再生が可能となる。
【０１１２】
消去（リセット）動作に関しては、記録層２２０を大電流パルスによりジュール加熱して、記録層２２０の抵抗状態を元に戻せばよい。あるいは、セット動作時とは逆向きの電位差を与えるパルスを印加してもよい。
消去動作は、セルごとに行うことができ、複数のセルをまとめて行うこともできる。
【０１１３】
ここで、素子間絶縁層７００は、本実施形態に係る製造方法を用いて作製する。これにより、前述した効果が得られる。すなわち、高アスペクト比を有する素子分離領域（特に、メモリセル部の側壁近傍）に高品質な素子間絶縁層７００Ａを導入することにより、スイッチング特性の劣化やばらつきが抑制される。また、素子間絶縁層７００の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７００を形成することができるため、熱による素子の劣化を抑制することができる。すなわち、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【０１１４】
（フラッシュメモリ）
上記では、クロスポイント型の抵抗変化型または相変化型の不揮発性記憶装置を取り上げて説明したが、本実施形態の適用対象は、かかる装置に限られない。本実施形態は、素子間を電気的に絶縁することが求められる任意の記憶装置に適用することができる。以下、本実施形態をフラッシュメモリに適用した場合について説明する。
図１７は、本実施形態に係るフラッシュメモリのメモリセルを表す模式断面図である。
【０１１５】
フラッシュメモリのメモリセルは、ＭＩＳ（metal-insulator-semiconductor）トランジスタから構成される。
半導体基板４１０の表面領域には、拡散層４２０が形成される。拡散層４２０の間のチャネル領域上には、ゲート絶縁層４３０が形成される。ゲート絶縁層４３０上には、図１〜図３に関して前述した記録部４４０（記録層（ＲＲＡＭ：Resistive ＲＡＭ）及び上下電極層）が形成される。記録部４４０上には、コントロールゲート電極４５０が形成される。
【０１１６】
半導体基板４１０は、ウェル領域でもよく、また、半導体基板４１０と拡散層４２０とは、互いに逆の導電型を有する。コントロールゲート電極４５０は、ワード線となり、例えば、導電性ポリシリコンから構成される。各セル間には、図示しない素子間絶縁層が設けられている。
【０１１７】
図１７を参照しつつ、その基本動作について説明する。
セット（書き込み）動作は、コントロールゲート電極４５０に電位Ｖ１を与え、半導体基板４１０に電位Ｖ２を与えることにより実行する。
電位Ｖ１，Ｖ２の差は、記録部４４０が相変化または抵抗変化するのに十分な大きさであることが必要であるが、その向きについては、特に、限定されない。
すなわち、Ｖ１＞Ｖ２及びＶ１＜Ｖ２のいずれでもよい。
例えば、初期状態（リセット状態）において、記録部４４０が絶縁体（抵抗大）であると仮定すると、実質的にゲート絶縁層４３０が厚くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
【０１１８】
この状態から電位Ｖ１，Ｖ２を与えて記録部４４０を導電体（抵抗小）に変化させると、実質的にゲート絶縁層４３０が薄くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、低くなる。
なお、電位Ｖ２は、半導体基板４１０に与えたが、これに代えて、メモリセルのチャネル領域に拡散層４２０から電位Ｖ２を転送するようにしてもよい。
【０１１９】
リセット（消去）動作は、コントロールゲート電極４５０に電位Ｖ１’を与え、拡散層４２０の一方に電位Ｖ３を与え、拡散層４２０の他方に電位Ｖ４（＜Ｖ３）を与えることにより実行する。
電位Ｖ１’は、セット状態のメモリセルの閾値を越える値にする。
この時、メモリセルは、オンになり、電子が拡散層４２０の他方から一方に向かって流れると共に、ホットエレクトロンが発生する。このホットエレクトロンは、ゲート絶縁層４３０を介して記録部４４０に注入されるため、記録部４４０の温度が上昇する。
【０１２０】
これにより、記録部４４０は、導電体（抵抗小）から絶縁体（抵抗大）に変化するため、実質的にゲート絶縁層４３０が厚くなったことになり、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
【０１２１】
（ＮＡＮＤ型フラッシュメモリ）
図１８は、ＮＡＮＤセルユニットの回路図である。
また、図１９は、本実施形態に係るＮＡＮＤセルユニットの構造を表す模式図である。
【０１２２】
Ｐ型半導体基板４１０ａ内には、Ｎ型ウェル領域４１０ｂ及びＰ型ウェル領域４１０ｃが形成される。Ｐ型ウェル領域４１０ｃ内に、ＮＡＮＤセルユニットが形成される。各セル間には、素子間絶縁層７００が設けられている。
ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＳＴとから構成される。
【０１２３】
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、同じ構造を有する。具体的には、これらは、Ｎ型拡散層４２０と、Ｎ型拡散層４２０の間のチャネル領域上のゲート絶縁層４３０と、ゲート絶縁層４３０上の記録部４４０（記録層（ＲＲＡＭ）及び上下電極層）と、記録部４４０上のコントロールゲート電極４５０と、から構成される。
【０１２４】
メモリセルＭＣの記録部４４０の状態（絶縁体／導電体）は、上述した基本動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記録部４４０は、セット状態、すなわち、導電体（抵抗小）に固定される。
セレクトゲートトランジスタＳＴの１つは、ソース線ＳＬに接続され、他の１つは、ビット線ＢＬに接続される。
【０１２５】
セット（書き込み）動作前には、ＮＡＮＤセルユニット内の全てのメモリセルは、リセット状態（抵抗大）になっているものとする。
セット（書き込み）動作は、ソース線ＳＬ側のメモリセルＭＣからビット線ＢＬ側のメモリセルに向かって１つずつ順番に行われる。
選択されたワード線（コントロールゲート電極）ＷＬに書き込み電位としてＶ１（プラス電位）を与え、非選択のワード線ＷＬに転送電位（メモリセルＭＣがオンになる電位）としてＶpassを与える。
【０１２６】
ソース線ＳＬ側のセレクトゲートトランジスタＳＴをオフ、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域にプログラムデータを転送する。
例えば、プログラムデータが“１”のときは、選択されたメモリセルＭＣのチャネル領域に書き込み禁止電位（例えば、Ｖ１と同じ程度の電位）を転送し、選択されたメモリセルＭＣの記録部４４０の抵抗値が高い状態から低い状態に変化しないようにする。
また、プログラムデータが“０”のときは、選択されたメモリセルＭＣのチャネル領域にＶ２（＜Ｖ１）を転送し、選択されたメモリセルＭＣの記録部４４０の抵抗値を高い状態から低い状態に変化させる。
【０１２７】
リセット（消去）動作では、例えば、全てのワード線（コントロールゲート電極）ＷＬにＶ１’を与え、ＮＡＮＤセルユニット内の全てのメモリセルＭＣをオンにする。また、２つのセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬにＶ３を与え、ソース線ＳＬにＶ４（＜Ｖ３）を与える。
この時、ホットエレクトロンがＮＡＮＤセルユニット内の全てのメモリセルＭＣの記録部４４０に注入されるため、ＮＡＮＤセルユニット内の全てのメモリセルＭＣに対して一括してリセット動作が実行される。
【０１２８】
読み出し動作は、選択されたワード線（コントロールゲート電極）ＷＬに読み出し電位（プラス電位）を与え、非選択のワード線（コントロールゲート電極）ＷＬには、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる電位を与える。
また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。
選択されたメモリセルＭＣは、読み出し電位が印加されると、それに記憶されたデータの値に応じてオンまたはオフになるため、例えば、読み出し電流の変化を検出することにより、データを読み出すことができる。
【０１２９】
なお、図１９に表した構造では、セレクトゲートトランジスタＳＴは、メモリセルＭＣと同じ構造を有しているが、例えば、図２０に表したように、セレクトゲートトランジスタＳＴについては、記録部を形成せずに、通常のＭＩＳトランジスタとすることも可能である。
【０１３０】
図２１は、ＮＡＮＤ型フラッシュメモリの変形例を表す模式図である。
この変形例は、ＮＡＮＤストリングを構成する複数のメモリセルＭＣのゲート絶縁層がＰ型半導体層４７０に置き換えられている構造を有する。
高集積化が進み、メモリセルＭＣが微細化されると、電圧を与えていない状態で、Ｐ型半導体層４７０は、空乏層で満たされることになる。
【０１３１】
セット（書き込み）時には、選択されたメモリセルＭＣのコントロールゲート電極４５０にプラスの書き込み電位（例えば、３．５Ｖ）を与え、かつ、非選択のメモリセルＭＣのコントロールゲート電極４５０にプラスの転送電位（例えば、１Ｖ）を与える。
この時、ＮＡＮＤストリング内の複数のメモリセルＭＣのＰ型ウェル領域４１０ｃの表面がＰ型からＮ型に反転し、チャネルが形成される。
【０１３２】
そこで、上述したように、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域にプログラムデータ“０”を転送すれば、セット動作を行うことができる。
【０１３３】
リセット（消去）は、例えば、全てのコントロールゲート電極４５０にマイナスの消去電位（例えば、−３．５Ｖ）を与え、Ｐ型ウェル領域４１０ｃ及びＰ型半導体層４７０に接地電位（０Ｖ）を与えれば、ＮＡＮＤストリングを構成する全てのメモリセルＭＣに対して一括して行うことができる。
【０１３４】
読み出し時には、選択されたメモリセルＭＣのコントロールゲート電極４５０にプラスの読み出し電位（例えば、０．５Ｖ）を与え、かつ、非選択のメモリセルＭＣのコントロールゲート電極４５０に、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる転送電位（例えば、１Ｖ）を与える。
【０１３５】
ただし、“１”状態のメモリセルＭＣの閾値電圧Ｖｔｈ”１”は、０Ｖ＜Ｖｔｈ”１”＜０．５Ｖの範囲内にあるものとし、“０”状態のメモリセルＭＣの閾値電圧Ｖｔｈ”０”は、０．５Ｖ＜Ｖｔｈ”０”＜１Ｖの範囲内にあるものとする。
また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。
このような状態にすれば、選択されたメモリセルＭＣに記憶されたデータの値に応じてＮＡＮＤストリングに流れる電流量が変わるため、この変化を検出することにより、データを読み出すことができる。
【０１３６】
なお、この変形例においては、Ｐ型半導体層４７０のホールドープ量がＰ型ウェル領域４１０ｃのそれよりも多く、かつ、Ｐ型半導体層４７０のフェルミレベルがＰ型ウェル領域４１０ｃのそれよりも０．５Ｖ程度深くなっていることが望ましい。
これは、コントロールゲート電極４５０にプラスの電位を与えたときに、Ｎ型拡散層４２０間のＰ型ウェル領域４１０ｃの表面部分からＰ型からＮ型への反転が開始し、チャネルが形成されるようにするためである。
【０１３７】
このようにすることで、例えば、書き込み時には、非選択のメモリセルＭＣのチャネルは、Ｐ型ウェル領域４１０ｃとＰ型半導体層４７０の界面のみに形成され、読み出し時には、ＮＡＮＤストリング内の複数のメモリセルＭＣのチャネルは、Ｐ型ウェル領域４１０ｃとＰ型半導体層４７０の界面のみに形成される。
つまり、メモリセルＭＣの記録部４４０が導電体（セット状態）であっても、拡散層４２０とコントロールゲート電極４５０とが短絡することはない。
【０１３８】
（ＮＯＲ型フラッシュメモリ）
図２２は、ＮＯＲセルユニットの回路図である。
また、図２３は、本実施形態に係るＮＯＲセルユニットの構造を表す模式図である。
【０１３９】
Ｐ型半導体基板４１０ａ内には、Ｎ型ウェル領域４１０ｂ及びＰ型ウェル領域４１０ｃが形成されている。Ｐ型ウェル領域４１０ｃ内に、ＮＯＲセルが形成されている。各セル間には、素子間絶縁層７００が設けられている。
ＮＯＲセルは、ビット線ＢＬとソース線ＳＬとの間に接続される１つのメモリセル（ＭＩＳトランジスタ）ＭＣから構成される。
【０１４０】
メモリセルＭＣは、Ｎ型拡散層４２０と、Ｎ型拡散層４２０の間のチャネル領域上のゲート絶縁層４３０と、ゲート絶縁層４３０上の記録部４４０（記録層（ＲＲＡＭ）及び上下電極層）と、記録部４４０上のコントロールゲート電極４５０と、から構成される。メモリセルＭＣの記録部４４０の状態（絶縁体／導電体）は、上述の基本動作により変化させることが可能である。
【０１４１】
（２トランジスタ型フラッシュメモリ）
図２４は、２トランジスタ型セルユニットの回路図である。
また、図２５は、本実施形態に係る２トラセルユニットの構造を表す模式図である。
【０１４２】
２トランジスタ型セルユニットは、ＮＡＮＤセルユニットの特徴とＮＯＲセルの特徴とを併せ持った新たなセル構造として最近開発されたものである。
Ｐ型半導体基板４１０ａ内には、Ｎ型ウェル領域４１０ｂ及びＰ型ウェル領域４１０ｃが形成される。Ｐ型ウェル領域４１０ｃ内に、２トランジスタ型セルユニットが形成される。各セル間には、素子間絶縁層７００が設けられている。
【０１４３】
２トランジスタ型セルユニットは、直列接続される１つのメモリセルＭＣと１つのセレクトゲートトランジスタＳＴとから構成される。
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、同じ構造を有する。具体的には、これらは、Ｎ型拡散層４２０と、Ｎ型拡散層４２０の間のチャネル領域上のゲート絶縁層４３０と、ゲート絶縁層４３０上の記録部（記録層（ＲＲＡＭ）及び上下電極層）と、記録部４４０上のコントロールゲート電極４５０と、から構成される。
メモリセルＭＣの記録部４４０の状態（絶縁体／導電体）は、上述の基本動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記録部４４０は、セット状態、すなわち、導電体（抵抗小）に固定される。
【０１４４】
セレクトゲートトランジスタＳＴは、ソース線ＳＬに接続され、メモリセルＭＣは、ビット線ＢＬに接続される。
メモリセルＭＣの記録部４４０の状態（絶縁体／導電体）は、上述の基本動作により変化させることが可能である。
図２５に表した構造では、セレクトゲートトランジスタＳＴは、メモリセルＭＣと同じ構造を有しているが、例えば、図２６に表したように、セレクトゲートトランジスタＳＴについては、記録部を形成せずに、通常のＭＩＳトランジスタとすることも可能である。
【０１４５】
これらフラッシュメモリにおいて、素子間絶縁層７００は、本実施形態に係る製造方法を用いて作製する。これにより、前述した効果が得られる。すなわち、高アスペクト比を有する素子分離領域（特に、メモリセル部の側壁近傍）に高品質な素子間絶縁層７００Ａを導入することにより、スイッチング特性の劣化やばらつきが抑制される。また、素子間絶縁層７００の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７００を形成することができるため、熱による素子の劣化を抑制することができる。すなわち、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【０１４６】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【図面の簡単な説明】
【０１４７】
【図１】具体例１に係る不揮発性記憶装置２の模式図である。
【図２】不揮発性記憶装置２の模式断面図である。
【図３】セルの構成の一例を表す模式断面図である。
【図４】製造方法例１を表す模式工程断面図である。
【図５】製造方法例１を表す模式工程断面図である。
【図６】製造方法例１を表す模式工程断面図である。
【図７】製造方法例１を表す模式工程断面図である。
【図８】本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【図９】比較例２に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【図１０】比較例３に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【図１１】製造方法例２を表す模式工程断面図である。
【図１２】製造方法例２を表す模式工程断面図である。
【図１３】製造方法例３を表す模式工程断面図である。
【図１４】本実施形態に係るプローブメモリを表す模式図である。
【図１５】本実施形態に係るプローブメモリを表す模式図である。
【図１６】記録（セット動作）時の状態を説明するための概念図である。
【図１７】本実施形態に係るフラッシュメモリのメモリセルを表す模式断面図である。
【図１８】ＮＡＮＤセルユニットの回路図である。
【図１９】本実施形態に係るＮＡＮＤセルユニットの構造を表す模式図である。
【図２０】通常のＭＩＳトランジスタを用いた具体例を表す模式図である。
【図２１】ＮＡＮＤ型フラッシュメモリの変形例を表す模式図である。
【図２２】ＮＯＲセルユニットの回路図である。
【図２３】本実施形態に係るＮＯＲセルユニットの構造を表す模式図である。
【図２４】２トランジスタ型セルユニットの回路図である。
【図２５】本実施形態に係る２トラセルユニットの構造を表す模式図である。
【図２６】通常のＭＩＳトランジスタを用いた具体例を表す模式図である。
【符号の説明】
【０１４８】
２ 不揮発性記憶装置
１０ 基板
２０ 第１の配線
３２ バリア層
３０ 整流素子
４０ 記録部
４２ 電極層
４４ 記録層
４６ 電極層
５０ 第２の配線
５２ ストッパー層、突出部
５４ 第２の配線
６０ エッチングマスク
７０ 素子間絶縁層
７０Ａ 第１の絶縁層
７０Ｂ 第２の絶縁層
８０ 素子分離領域
９０ 溝
９０ａ 開口部
９４ 空隙
９４Ａ 空隙
９４Ｂ 空隙
１００ 絶縁層
１００Ａ 絶縁層
１００Ｂ 絶縁層
１０４ 絶縁層
１３０ 電極層
１３０Ｂ 保護層
１３０Ｃ コンタクト電極層
１５０ ドライバ
１６０ ＸＹスキャナー
２００ 基板
２１０ 電極層
２２０ 記録層
２３０ 基板
２４０ プローブ
２５０，２６０ マルチプレクスドライバ
４１０ 半導体基板
４１０ａ Ｐ型半導体基板
４１０ｂ Ｎ型ウェル領域
４１０ｃ Ｐ型ウェル領域
４２０ 拡散層
４２０ｄ 拡散層（ドレイン）
４２０ｓ 拡散層（ソース）
４３０ ゲート絶縁層
４４０ 記録部
４５０ コントロールゲート電極
４６０ セレクトゲート
４７０ Ｐ型半導体層
７００ 素子間絶縁層
ＢＬ ビット線
Ｌ１ 開口部幅
Ｌ２ 空隙幅
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、不揮発性記憶装置の製造方法に関し、より詳細には、素子間を電気的に絶縁する素子間絶縁層を備えた不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタを用いたＮＡＮＤ型の不揮発性記憶装置においては、装置の微細化に伴い、いわゆる短チャネル効果の影響により、デバイス動作が困難となってきている。「短チャネル効果」とは、装置の微細化によってソース部とドレイン部との距離が近くなることによって生じる現象であり、具体例にはソースとドレインとの間に生じるリーク電流の増加等である。このため、トランジスタを用いた記憶装置に代わる記憶装置が求められており、その一つとして、遷移金属絶縁膜等に電界パルスを印加することで物質の抵抗が変化する特性を利用した不揮発性記憶装置（抵抗変化型メモリ、ＲｅＲＡＭ）が検討されている。
【０００３】
抵抗変化型メモリは、抵抗変化膜に電界パルスを印加することによって高抵抗状態と低抵抗状態との間を可逆的に変化させ、この特性を利用して情報を書き換え可能なように、かつ、電源を切っても情報が消えないように記憶する装置である。抵抗変化膜の高抵抗及び低抵抗の状態がそれぞれ安定であるため、不揮発性を実現することができる。抵抗変化型メモリは記憶部にトランジスタを用いないため、より高密度の集積化が可能であり、また上述した短チャネル効果の問題もない。
現在、ビット線とワード線とが交叉する部分に抵抗変化素子を配置したクロスポイント型の抵抗変化型メモリが検討されている。これによれば、セル面積を理論上ＮＡＮＤ型不揮発性記憶装置と同じ４Ｆ２（「Ｆ」は、設計ルール（最小設計寸法））とすることができる。また、抵抗変化型メモリは、複数の記録部を積層することができるため集積度をさらに上げることができるという利点を有する。
【０００４】
クロスポイントセルの作成においては、配線（ビット線／ワード線）方向にセルを加工した後に、異なる素子（セル）の間を電気的に分離するため、一般に素子間絶縁層が形成される。ここで、メモリの微細化を進めると、素子間絶縁層を形成する部分のアスペクト比（溝幅に対する深さの比）が大きくなる。アスペクト比が大きい場合には、素子間絶縁層を良好に堆積することが比較的難しく、これを考慮に入れた抵抗変化型メモリの製造方法がいくつか提案されている（例えば、特許文献１）。
【特許文献１】特開２００７−１５８１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、微細な構造でも安定して製造可能な不揮発性記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、を有する不揮発性記憶装置の製造方法であって、前記第１の配線の層を形成する工程と、前記第１の配線の層の主面上に前記記録層の層を形成する工程と、前記記録層の層と前記第１の配線の層を選択的にエッチングして、前記第１の方向に延在する複数の積層体を形成する工程と、前記複数の積層体の間隙の表面に、気相成長法を用いて第１の絶縁層を形成する工程と、前記第１の絶縁層の上に、塗布法を用いて第２の絶縁層を形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、微細な構造でも安定して製造可能な不揮発性記憶装置の製造方法が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
図４〜図７は、本発明の実施の形態に係る不揮発性記憶装置の製造方法を表す工程図である。本実施形態の製造方法を説明する前に、まず、本発明の実施形態に係る製造方法によって製造される不揮発性記憶装置の一例（具体例１）について、図１〜図３を参照しつつ説明する。
【００１０】
図１は、具体例１に係る不揮発性記憶装置２の模式図である。図１（ａ）は、不揮発性記憶装置２の模式斜視図であり、図１（ｂ）は、不揮発性記憶装置２の模式回路図である。また、図２は、不揮発性記憶装置２の模式断面図である。図２（ａ）は、不揮発性記憶装置２を第１の方向（Ｘ軸方向）から見た模式断面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ線断面図である。
【００１１】
図１に表したように、不揮発性記憶装置２は、基板１０と、基板１０の主面上に設けられ、第１の方向（Ｘ軸方向）に延在する第１の配線２０（ビット線ＢＬ）と、第１の方向と非平行な（交叉する）第２の方向（Ｙ軸方向）に延在する第２の配線５０（ワード線ＷＬ）と、第１の配線２０と第２の配線５０との間に挟持され、第１の配線２０と第２の配線５０とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層４４と、を備える。また、第１の配線２０と記録層４４との間に、これらによって挟持される整流素子３０を備えてもよい。ここで、「主面」とは、第１の配線２０、整流素子３０、記録層４４などが積層する方向（図１において、Ｚ軸方向、上下方向）に対して垂直な面（図１において、ＸＹ面）をいう。
【００１２】
また、図２に表したように、記録層４４のＺ軸方向両側に、記録層４４を挟持する電極層４２、４６を備えていてもよい。ここで、記録層４４と、電極層４２、４６とを併せて「記録部４０」と呼ぶこととする。また、第１の配線２０と整流素子３０との間に、後述するバリア層３２を備えていてもよい。
【００１３】
配線Ｌ（第１の配線２０及び第２の配線５０）には、導電性を有する材料を用いることができ、さらに耐熱性を有する材料を用いることができる。具体的には、例えば、導電性と耐熱性とを具備するタングステン（Ｗ）が挙げられる。
【００１４】
また、図１及び図２に表したように、記録層４４（記録部４０）と第２の配線５０との間には、製造工程における平坦化工程で用いられるストッパー層５２が設けられていてもよい。例えば、平坦化工程としてＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）を用いる場合には、ストッパー層５２はＣＭＰストッパー層となる。ストッパー層５２は、必要に応じて設けられる。このため、例えば後述する電極層４６の厚さを十分大きくして、ストッパー層の機能を電極層４６に付与するのであれば、ストッパー層５２を設ける必要はない。
【００１５】
ここで、ストッパー層５２及び第２の配線５０の材料が同じである場合には、両者は一体化して第２の配線の機能を担うことになる。このような場合の第２の配線を、「第２の配線５４」と呼ぶこととする。すなわち、第２の配線５４は、各セルにおいて記録層４４側に突出した突出部（突出部５２）を有する。
【００１６】
整流素子３０は、整流特性を有し、記録層４４に印加される電圧の極性に方向性を持たせるために設けられる。整流素子３０には、例えば、ツェナーダイオード、ＰＮ接合ダイオード、ショットキーダイオード等を用いることができる。図１では、整流素子３０が、ビット線ＢＬと電極層４２との間に設けられている具体例を表したが、整流素子３０は、ワード線ＷＬと電極層４６との間に設けられてもよい。また、整流素子３０は、ビット線ＢＬとワード線ＷＬとが対向する領域以外の領域に設けてもよい。
【００１７】
第１の配線２０と整流素子３０との間には、両構成要素間の元素の拡散などを防止するバリア層３２が設けられていてもよい。
記録部４０については、後に詳述する。
１つの第１の配線２０と１つの第２の配線５０とが交叉する領域に設けられた１つの記録部４０が１つの記録用単位要素であり、これを「セル」という。
【００１８】
第１の配線２０と第２の配線５０とに与える電位の組合せによって、各記録部４０に印加される電圧が変化し、その時の記録部４０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。なお、各セルの間には、図２に表したように素子間絶縁層７０が設けられている。
【００１９】
また、セルの位置を基準として配線Ｌ（第１の配線２０及び第２の配線５０、ビット線ＢＬ及びワード線ＷＬ）の配線延在方向外側には、図示しないコンタクトプラグが取り付けられている。コンタクトプラグは、データの書込み及び読出しを行うための読出し／書込み回路等の周辺回路と接続している（図示せず）。記録部４０には、コンタクトプラグ及び配線Ｌを通じて電流が流され、これにより記録部４０の書込みや消去等の各種動作を行うことが可能となる。
【００２０】
このように、不揮発性記憶装置２は、ビット線ＢＬとワード線ＷＬとが交叉する部分に記録部４０が設けられた、いわゆるクロスポイント型不揮発性記憶装置（メモリ）である。
なお、上記の１層型の不揮発性記憶装置２は、Ｚ軸方向に積層してもよく（いわゆる「多層型不揮発性記憶装置」）、これも具体例１に係る不揮発性記憶装置２に含まれる。以下、１層からなる不揮発性記憶装置２を「単位装置２Ａ」と呼ぶことがある。
また、図１では、主面において第１の配線２０及び第２の配線５０がそれぞれ４本設けられており、セルは１６設けられているが、これらは別の数だけ設けられていてもよい。
【００２１】
また、具体例１では、第１の配線２０を「ビット線ＢＬ」、第２の配線５０を「ワード線ＷＬ」と呼んでいるが、逆に、第１の配線２０を「ワード線ＷＬ」、第２の配線５０を「ビット線ＢＬ」と呼んでもよい。
不揮発性記憶装置２が多層型不揮発性記憶装置である場合、上下方向に隣接する単位装置２Ａの構成要素（第１の配線２０、整流素子３０、記録層４４、第２の配線５０等）の配置関係は上下方向に同じであっても異なってもよい。特に、上下方向に対称であってもよい。
【００２２】
また、不揮発性記憶装置２が多層型不揮発性記憶装置である場合、上下方向に隣接する単位装置２Ａ間で第１の配線２０または第２の配線５０が共有されていてもよく、共有されていなくてもよい。また、不揮発性記憶装置２の上下方向の両端においては、同種配線（２つのビット線ＢＬまたは２つのワード線ＷＬ）が配置されてもよく、異種配線（ビット線ＢＬ及びワード線ＷＬ）が配置されてもよい。
【００２３】
次に、記録部４０について、図３を参照しつつ説明する。
図３は、セルの構成の一例を表す模式断面図である。図３に表したように、記録部４０は、記録層４４と、記録層４４を上下方向から挟持する電極層４２、４６とを有する。
【００２４】
電極層４２、４６は、記録層４４に対して電気的な接続を得るために設けられ、必要に応じて設けられる。また、電極層４２、４６は、例えば、記録層４４とその上下の構成要素との間の元素の拡散などを防止するバリア層としての機能を併有していてもよい。
【００２５】
また、リセット（消去）動作において記録層４４の加熱を効率よく行うために、記録層４４の陰極側（ここでは、ワード線ＷＬ側）に、ヒータ層（抵抗率が約１０−５Ωｃｍ以上の材料）を設けてもよい。この場合、ヒータ層とワード線ＷＬとの間にバリア層を設けてもよい。
【００２６】
次に、記録層４４について説明する。
前述したように、本具体例に係る不揮発性記憶装置２は、第１の配線２０と第２の配線５０とに与える電位の組合せによって、各記録部４０に印加される電圧が変化し、その時の記録部４０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。このため、記録層４４には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、抵抗値が可逆的に遷移可能な可変抵抗層や、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが挙げられる。
【００２７】
このような材料の具体例としては、例えば、金属酸化物が挙げられる。具体的には、例えば、クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、あるいは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのいわゆる希土類元素などの酸化物が挙げられる。また、酸化アルミニウム（Ａｌ２Ｏ３）、酸化銅（ＣｕＯ）、酸化シリコン（ＳｉＯ２）等も挙げられる。
【００２８】
また、複合酸化物として、例えば、チタン酸バリウム（ＢａＴｉＯ３）及びチタン酸ストロンチウム（ＳｒＴｉＯ３）の他、チタン酸カルシウム（ＣａＴｉＯ３）、ニオブ酸カリウム（ＫＮｂＯ３）、ビスマス酸化鉄（ＢｉＦｅＯ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）、バナジウム酸ナトリウム（Ｎａ３ＶＯ４）、バナジウム酸鉄（ＦｅＶＯ３）、チタン酸バナジウム（ＴｉＶＯ３）、クロム酸バナジウム（ＣｒＶＯ３）、バナジウム酸ニッケル（ＮｉＶＯ３）、バナジウム酸マグネシウム（ＭｇＶＯ３）、バナジウム酸カルシウム（ＣａＶＯ３）、バナジウム酸ランタン（ＬａＶＯ３）、モリブデン酸バナジウム（ＶＭｏＯ５）、モリブデン酸バナジウム（Ｖ２ＭｏＯ８）、バナジウム酸リチウム（ＬｉＶ２Ｏ５）、珪酸マグネシウム（Ｍｇ２ＳｉＯ４）、珪酸マグネシウム（ＭｇＳｉＯ３）、チタン酸ジルコニウム（ＺｒＴｉＯ４）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、マグネシウム酸鉛（ＰｂＭｇＯ３）、ニオブ酸鉛（ＰｂＮｂＯ３）、ホウ酸バリウム（ＢａＢ２Ｏ４）、クロム酸ランタン（ＬａＣｒＯ３）、チタン酸リチウム（ＬｉＴｉ２Ｏ４）、銅酸ランタン（ＬａＣｕＯ４）、チタン酸亜鉛（ＺｎＴｉＯ３）、タングステン酸カルシウム（ＣａＷＯ４）等が薄膜形成可能となる。
【００２９】
また、カルコゲナイド系の可変抵抗材料も挙げられる。カルコゲナイドとは、Ｓｅ、Ｔｅ等の１６族元素を含む化合物の総称であり、１６族元素がカルコゲンと呼ばれることに由来する。このカルコゲナイド系材料は、電圧を印加することによって結晶状態と非晶質状態との間で変化する、可変抵抗材料の一種である。
【００３０】
次に、メモリセルの記録、再生、及び消去動作を実行する場合について説明する。
記録（セット動作）は、選択されたメモリセルに電圧を印加し、そのメモリセル内に電位勾配を発生させて電流パルスを流せばよい。例えば、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作る。例えば、ビット線ＢＬを接地電位とすれば、ワード線ＷＬに負の電位を与えればよい。選択されたメモリセルは、相変化等により電子伝導性を有するようになるため、記録（セット動作）が完了する。
【００３１】
記録のための電流パルスは、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に高い状態を作ることにより発生させてもよい。
【００３２】
再生に関しては、電流パルスを選択されたメモリセルに流し、そのメモリセルの抵抗値を検出することにより行う。ただし、電流パルスは、メモリセルを構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
【００３３】
消去（リセット）動作に関しては、選択されたメモリセルを大電流パルスによりジュール加熱して、そのメモリセルの抵抗状態を元に戻せばよい。
【００３４】
（不揮発性記憶装置の製造方法）
（製造方法例１）
次に、不揮発性記憶装置２の製造方法の一例（製造方法例１）について、図４〜図７を参照しつつ説明する。
本実施形態に係る不揮発性記憶装置２の製造方法は、第１の配線２０の層を形成する工程と、第１の配線２０の層の主面上に記録層４４の層を形成する工程と、加工体をエッチングして第１の方向に延在する複数の積層体を形成する工程と、複数の積層体の間隙（エッチングにより生じた空間）に素子間絶縁層７０を形成する工程と、を備える。
【００３５】
ここで、素子間絶縁層７０を形成する工程は、エッチングにより生じた空間を形成する表面に気相成長法（気相堆積法）を用いて第１の絶縁層７０Ａを形成する工程と、第１の絶縁層７０Ａの表面に塗布法を用いて第２の絶縁層７０Ｂを形成する工程とを有する。気相成長法としては、例えば、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相堆積）、熱ＣＶＤ、ＡＬＤ（Atomic Layer Deposition：原子層堆積）等が挙げられる。また、塗布法としては、例えば、スピンコート法等が挙げられる。塗布法に用いる塗布剤としては、例えば、ケイ素、酸素、及び窒素を含む材料が挙げられ、具体的にはポリシラザンやＨＳＱ（水素シルセスキオキサン）などが挙げられる。
【００３６】
また、記録層４４の層を形成する工程と、エッチングする工程との間に、加工体の主面上に、第２の配線５０の材料と同じ材料からなる平坦化のストッパー層５２を形成する工程をさらに備えてもよい。この場合、第２の絶縁層７０Ｂを形成する工程の後に、ストッパー層５２が露出するまで加工体の主面を平坦化する。その後、加工体の主面に第２の配線５０の層を形成することにより、ストッパー層５２と第２の配線５０とは一体化して、各セルにおいて記録層４４側に突出した突出部５２を有する第２の配線５４が形成される。
【００３７】
以下、具体的な製造方法について説明する。
図４〜図７は、製造方法例１を表す模式工程断面図である。本製造方法例では、周辺回路を作製した後の配線形成工程において、図２に関して前述したクロスポイント型の不揮発性記憶装置２を作製する。また、ストッパー層５２は、第２の配線５０（ワード線）と同じ材料からなり、第２の配線５４が形成される。
【００３８】
まず、図４（ａ）に表したように、基板１０の上に、第１の配線２０（ビット線）、バリア層３２、整流素子３０、電極層４２、記録層４４、電極層４６、ストッパー層５２、及びエッチングマスク６０の層を、下からこの順番で形成する。形成方法としては、例えばスパッタリングや熱ＣＶＤ、プラズマＣＶＤが挙げられる。
【００３９】
第１の配線２０の材料としては、例えばタングステンが挙げられる。整流素子３０としては、例えばＰＩＮ（ｐ型半導体／絶縁体／ｎ型半導体）ダイオードやＭＩＭ（金属／絶縁体／金属）キャパシタ（コンデンサ）が挙げられる。ストッパー層５２の材料には、第２の配線５０（ワード線）の材料と同じ材料を用いる（例えば、タングステンなど）。エッチングマスク６０の材料としては、例えばＳｉＯ２が挙げられる。バリア層３２、及び電極層４２、４６は、必要に応じて設けるものである。これらの材料としては、例えば、チタンや窒化チタンが挙げられる。
【００４０】
次に、図４（ｂ）に表したように、加工体に第１の方向（Ｘ軸方向）のエッチング加工を行う。エッチングは、基板１０と第１の配線２０との界面深さまで行う。ここで、エッチングにより生じた領域を、「素子分離領域８０」と呼ぶこととする。
【００４１】
次に、図４（ｃ）に表したように、素子分離領域８０を形成する表面に、例えばプラズマＣＶＤを用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＨ４／Ｏ２が挙げられる。これにより、記録部４０や整流素子３０の側面を含むセル側壁に、不純物の少ない高品質な絶縁層が形成される。
【００４２】
第１の絶縁層７０Ａは、素子分離領域８０を形成する表面と、エッチングマスク６０の主面とに形成される。この結果、素子分離領域８０及びその近傍に、溝９０が形成される。
【００４３】
ここで、プラズマＣＶＤは、溝９０の開口部９０ａが第１の絶縁層７０Ａによって閉塞される前に停止する。具体的には、開口部９０ａの幅（開口部幅Ｌ１）が、後の塗布工程において塗布剤が通過し得る幅（例えば、５ｎｍ程度以上）である時に停止する。以下、塗布工程における塗布剤が通過することのできる幅を、「塗布剤通過幅」という。
【００４４】
なお、この段階でプラズマＣＶＤを停止しなければ、第１の絶縁層７０Ａは開口部９０ａに比較的多く堆積すると考えられるところ、開口部９０ａが第１の絶縁層７０Ａによって閉塞された時点において素子分離領域８０には空隙が生じている可能性がある。特に、素子分離領域８０のアスペクト比が高い場合には、空隙が生じやすいと考えられる。これにより、素子分離領域８０の絶縁性が低下するおそれがある。
【００４５】
ここで、溝９０を適切な形状に形成するため、プラズマＣＶＤによる堆積の異方性を高める、すなわち、原料ガスが素子分離領域８０の底面等の主面上に比較的多く堆積するようにすることができる。これにより、開口部９０ａは第１の絶縁層７０Ａによって閉塞されにくくなる。異方性を高めるには、例えば、バイアス電力やガス圧力などの工程条件を変えてプラズマ雰囲気中のイオンの比率を高めることができる。
【００４６】
その後、必要に応じ、適切な開口部幅Ｌ１を確保するために、例えばＣＭＰを用いて加工体上面（加工体の主面）の平坦化を行ったり、素子分離領域８０にエッチングを行ってもよい（図示せず）。
【００４７】
次に、図４（ｄ）に表したように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。塗布剤としては、例えばポリシラザンが挙げられる。この結果、溝９０には塗布剤が充填され、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞される。これにより、Ｘ軸方向の素子間絶縁層７０が形成される。
【００４８】
次に、図５（ａ）に表したように、加工体上面を、例えばＣＭＰを用いて平坦化する。平坦化は、ストッパー層５２が露出するように行う。これにより、Ｘ軸方向の加工が完了する。
【００４９】
次に、Ｙ軸方向の加工を行う。図５（ｂ）は、図５（ａ）に表した加工体のＡ−Ａ線断面図である。
図５（ｃ）に表したように、加工体上面に第２の配線５０の層を形成する。形成方法としては、例えばスパッタリングが挙げられる。前述したように、第２の配線５０（ワード線）及びストッパー層５２には同じ材料を用い、これらは一体化して第２の配線５４を形成する。その後、図６（ａ）に表したように、加工体上面に、例えばプラズマＣＶＤを用いてエッチングマスク６０の層を形成する。
【００５０】
次に、図６（ｂ）に表したように、加工体に第２の方向（Ｙ軸方向）のエッチング加工を行う。エッチングは、第１の配線２０とバリア層３２との界面深さまで行う。この結果、Ｙ軸方向の素子分離領域８０が形成される。
【００５１】
次に、図６（ｃ）に表したように、素子分離領域８０を形成する表面に、例えばプラズマＣＶＤを用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＨ４／Ｏ２が挙げられる。これにより、記録部４０や整流素子３０の側面を含むセル側壁に、不純物の少ない高品質な絶縁層が形成される。
【００５２】
第１の絶縁層７０Ａは、素子分離領域８０を形成する表面と、エッチングマスク６０の主面とに形成される。この結果、素子分離領域８０及びその近傍に、溝９０が形成される。ここで、図４（ｃ）に関して前述したように、プラズマＣＶＤは、開口部９０ａが第１の絶縁層７０Ａによって閉塞される前に停止する。具体的には、開口部幅Ｌ１が塗布剤通過幅（例えば、５ｎｍ程度以上）である時に停止する。
【００５３】
ここで、前述したように、溝９０を適切な形状に形成するため、プラズマＣＶＤによる堆積の異方性を高めることができる。
その後、必要に応じ、適切な開口部幅Ｌ１を確保するために、例えばＣＭＰを用いて加工体上面の平坦化を行ったり、素子分離領域８０にエッチングを行ってもよい（図示せず）。
【００５４】
次に、図７（ａ）に表したように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。塗布剤としては、例えばポリシラザンが挙げられる。この結果、溝９０には塗布剤が充填され、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞される。これにより、Ｙ軸方向の素子間絶縁層７０が形成される。
【００５５】
次に、図７（ｂ）に表したように、加工体上面を、例えばＣＭＰを用いて平坦化する。平坦化は、第２の配線５４が露出するように行う。これにより、Ｙ軸方向の加工が完了する。
その後、必要に応じ、塗布法によって形成された第２の絶縁層７０Ｂの質を改善するため、例えば４００℃以下の低温アニール等の熱処理を行う。
【００５６】
以上の工程により、不揮発性記憶装置２が作製される。多層型不揮発性記憶装置を作製する場合には、上記の手順を繰り返せばよい。
なお、プラズマＣＶＤによって形成される第１の絶縁層７０Ａと、スピンコート法によって形成される第２の絶縁層７０Ｂとの界面には、低温アニール等の熱処理により、第２の絶縁層７０Ｂのポリシラザンに含まれる窒素（Ｎ）が析出する可能性がある。しかし、この窒素は絶縁性に影響を与えることはなく、絶縁性は十全に確保される。
【００５７】
（本実施形態の効果）
次に、本実施形態の効果について、図８〜図１０を参照しつつ説明する。
図８は、本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【００５８】
比較例１では、気相成長法のみを用いて素子間絶縁層を形成する。
まず、図４（ａ）及び図４（ｂ）に関して前述した工程を実施する（図８（ａ））。これにより、Ｘ軸方向に素子分離領域８０が形成される。次に、図８（ｂ）に表したように、素子分離領域８０を形成する表面に、プラズマＣＶＤのみを用いて絶縁層１００を形成する。ここで、図４（ｃ）に関して前述したように、素子分離領域８０及びその近傍に溝９０が形成されるが、プラズマＣＶＤは、溝９０の開口部９０ａが絶縁層１００によって閉塞されるまで行う。これにより、Ｘ軸方向の素子間絶縁層が形成される。
【００５９】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の素子分離領域８０に、Ｘ軸方向と同様にプラズマＣＶＤのみを用いて絶縁層１００を形成する。プラズマＣＶＤは、開口部９０ａが絶縁層１００によって閉塞されるまで行う。これにより、Ｙ軸方向の素子間絶縁層が形成される。
【００６０】
この場合、前述したように、プラズマＣＶＤによる絶縁層１００は開口部９０ａに比較的多く堆積すると考えられる。このため、図８（ｂ）に表したように、素子分離領域８０に空隙（ボイド）９４が生じる可能性がある。特に、素子分離領域８０のアスペクト比が高い場合（例えば、アスペクト比が１０程度以上の場合）には、空隙９４が生じやすいと考えられる。この結果、素子分離領域８０の絶縁性を十全に確保することが困難となる。
【００６１】
これに対し、本実施形態によれば、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞され、これにより素子分離領域８０の絶縁性は十全に確保される。
【００６２】
次に、別の比較例（比較例２）と対比しつつ説明する。
図９は、比較例２に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【００６３】
比較例２では、比較例１に係る問題、すなわち、素子分離領域８０に空隙９４が生じるという問題を解消するために、エッチングを行うものである。
まず、図９（ａ）に表したように、比較例１と同様に、Ｘ軸方向の素子分離領域８０にプラズマＣＶＤのみを用いて絶縁層１００Ａを形成する。プラズマＣＶＤは、開口部９０ａが絶縁層１００Ａによって閉塞されるまで行う。この結果、比較例１に関して前述したように、素子分離領域８０に空隙９４Ａが生じる可能性がある。
【００６４】
次に、図９（ｂ）に表したように、素子分離領域８０にエッチングを行う。エッチングは、空隙９４Ａが開口するまで行う。これにより、溝９０が形成される。
【００６５】
次に、図９（ｃ）に表したように、絶縁層１００Ａの表面に、再度プラズマＣＶＤのみを用いて絶縁層１００Ｂを形成する。プラズマＣＶＤは、開口部９０ａが絶縁層１００Ｂによって閉塞されるまで行う。この結果、素子分離領域８０に空隙９４Ｂが生じる可能性がある。ただし、空隙９４Ｂの大きさは、図９（ａ）に関して前述した工程において発生する空隙９４Ａより小さくなる。その後、同様の手順を繰り返して、素子分離領域８０を絶縁層１００Ａ、１００Ｂ、１００Ｃ等からなる絶縁層１００で閉塞する。これにより、Ｘ軸方向の素子間絶縁層が形成される。
【００６６】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の素子分離領域８０に、Ｘ軸方向と同様の手順で絶縁層１００Ａ、１００Ｂ、１００Ｃ等を形成し、素子分離領域８０を絶縁層１００で閉塞する。これにより、Ｙ軸方向の素子間絶縁層が形成される。
【００６７】
このように、比較例２では、Ｘ軸方向及びＹ軸方向のそれぞれにおいて、プラズマＣＶＤ及びエッチングをそれぞれ複数回行うことになる。このため、工程費用が比較的高くなる。
これに対し、本実施形態によれば、Ｘ軸方向及びＹ軸方向のそれぞれにおいて、気相成長法及び塗布法をそれぞれ１回行うだけでよい。このため、工程費用は比較的低い。
【００６８】
次に、さらに別の比較例（比較例３）と対比しつつ説明する。
図１０は、比較例３に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【００６９】
比較例３では、塗布法のみを用いて素子間絶縁層を形成する。
まず、図４（ａ）及び図４（ｂ）に関して前述した工程を実施する（図１０（ａ））。これにより、Ｘ軸方向に素子分離領域８０が形成される。次に、図１０（ｂ）に表したように、素子分離領域８０に、スピンコート法のみを用いて絶縁層１０４を形成する。これにより、Ｘ軸方向の素子間絶縁層が形成される。
【００７０】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の素子分離領域８０に、Ｘ軸方向と同様にスピンコート法のみを用いて絶縁層１０４を形成する。これにより、Ｙ軸方向の素子間絶縁層が形成される。
【００７１】
ここで、スピンコート法によって形成される絶縁層は、プラズマＣＶＤによって形成される絶縁層と異なり、例えば炭素などの不純物を比較的多く含む。このため、記録部４０や整流素子３０の側面を含むセル側壁に、比較的不純物の多い塗布層が形成される。この結果、不純物が記録部４０等に拡散し、動作特性の劣化を招来するおそれがある。
【００７２】
これに対し、本実施形態によれば、セル側壁には、プラズマＣＶＤによって形成される不純物の少ない高品質な第１の絶縁層７０Ａが形成される。このため、良好な動作特性が確保される。
【００７３】
なお、本実施形態で用いるプラズマＣＶＤ、ＡＬＤ等の気相成長法やスピンコート法等の塗布法は、室温等の比較的低温で実施することができる。このため、本実施形態によれば、熱による素子の劣化が抑制され、良好な動作特性が確保される。
【００７４】
以上説明したように、本実施形態によれば、高アスペクト比を有する素子分離領域８０（特に、メモリセル部の側壁近傍）に、高品質な素子間絶縁層７０Ａを導入することができる。これにより、スイッチング特性の劣化やばらつきを抑制することができる。また、素子間絶縁層７０の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７０を形成することができるため、熱による素子の劣化を抑制することができる。
【００７５】
すなわち、本実施形態によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【００７６】
（製造方法例２）
次に、不揮発性記憶装置２の製造方法の他の例（製造方法例２）について、図１１及び図１２を参照しつつ説明する。
製造方法例２は、製造方法例１と基本的に同じであるが、第１の絶縁層７０Ａを形成する工程と、第２の絶縁層７０Ｂを形成する工程との間に、加工体の主面を平坦化する工程をさらに備えている。
【００７７】
以下、具体的な製造方法について説明する。
図１１及び図１２は、製造方法例２を表す模式工程断面図である。本製造方法例では、製造方法例１と同様に、周辺回路を作製した後の配線形成工程において、図２に関して前述したクロスポイント型の不揮発性記憶装置２を作製する。また、ストッパー層５２は、第２の配線５０（ワード線）と同じ材料からなり、第２の配線５４が形成される。
【００７８】
まず、図１１（ａ）に表したように、基板１０の上に、第１の配線２０（ビット線）、バリア層３２、整流素子３０、電極層４２、記録層４４、電極層４６、ストッパー層５２、及びエッチングマスク６０の層を、下からこの順番で形成する。形成方法としては、例えばスパッタリングや熱ＣＶＤ、プラズマＣＶＤが挙げられる。それぞれの材料等は、製造方法例１に関して前述した通りである。
【００７９】
次に、図１１（ｂ）に表したように、加工体にＸ軸方向のエッチング加工を行う。エッチングは、基板１０と第１の配線２０との界面深さまで行う。この結果、素子分離領域８０が形成される。
【００８０】
次に、図１１（ｃ）に表したように、素子分離領域８０を形成する表面に、例えばプラズマＣＶＤを用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＯ２が挙げられる。これにより、記録部４０や整流素子３０の側面を含むセル側壁に、不純物の少ない高品質な絶縁層が形成される。
【００８１】
ここで、図４（ｃ）に関して前述したように、素子分離領域８０及びその近傍に溝９０が形成されるが、プラズマＣＶＤは、溝９０の開口部９０ａが第１の絶縁層７０Ａによって閉塞されるまで行う。これにより、工程管理が容易になる。すなわち、製造方法例１においては、図４（ｃ）に関して前述した工程において、プラズマＣＶＤは開口部９０ａが第１の絶縁層７０Ａによって閉塞される前に停止するところ、本製造方法例ではかかる工程停止時期の制限がない。このため、工程停止時期は、比較的広い範囲から選択することができる。
【００８２】
これにより、比較例１と同様に（図８（ｂ））、素子分離領域８０に空隙９４が生じる可能性がある。
ここで、空隙９４を適切な形状に形成するため、プラズマＣＶＤによる堆積の異方性を高める、すなわち、原料ガスが素子分離領域８０の底面等の主面上に比較的多く堆積するようにすることができる。これにより、開口部９０ａは比較的遅い段階で第１の絶縁層７０Ａによって閉塞され、空隙９４の上端（Ｚ軸正側端）は、比較的上方（Ｚ軸正側）に位置すると考えられる。異方性を高めるには、例えば、バイアス電力やガス圧力などの工程条件を変えてプラズマ雰囲気中のイオンの比率を高めることができる。
【００８３】
空隙９４の幅（空隙幅Ｌ２）は、塗布剤通過幅を有してもよく、後述するディッシングの効果により、有さなくてもよい。塗布剤通過幅を有する場合、空隙幅Ｌ２が塗布剤通過幅である部分のＺ軸上の位置は、ストッパー層５２やエッチングマスク６０などの比較的上方（Ｚ軸正側）に存在してよく、あるいはこれより下方（Ｚ軸負側）に存在してもよい。
【００８４】
次に、図１２（ａ）に表したように、加工体上面を、例えばＣＭＰを用いて平坦化する。平坦化は、空隙９４が開口し、溝９０が形成されるまで行う。具体的には、Ｚ軸方向において、ストッパー層５２内の位置であって、開口部幅Ｌ１が塗布剤通過幅（例えば、５ｎｍ程度以上）となる位置まで行う。
【００８５】
ここで、溝９０が形成された後のＣＭＰにおいては、開口部９０ａの部分がより多く研磨される可能性がある。本明細書において、この現象を「ディッシング」と呼ぶこととする。このため、平坦化された面（加工体上面）が、空隙幅Ｌ２が塗布剤通過幅である部分のＺ軸上の位置に達する前に、すなわち、この位置よりも上方（Ｚ軸正側）に位置する時に、開口部幅Ｌ１が塗布剤通過幅に達し得ると考えられる。あるいは、空隙幅Ｌ２が塗布剤通過幅を有さない場合であっても、ディッシングにより、塗布剤通過幅を有する開口部幅Ｌ１を持つ溝９０が形成される場合があると考えられる。
【００８６】
なお、平坦化を行うことにより、溝９０のアスペクト比が小さくなり、後の塗布工程において第２の絶縁層７０Ｂが容易に形成され得る。
その後、ＣＭＰで使用した薬液を、洗浄により除去する。
【００８７】
次に、図１２（ｂ）に表したように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。塗布剤としては、例えばポリシラザンが挙げられる。この結果、溝９０には塗布剤が充填され、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞される。これにより、Ｘ軸方向の素子間絶縁層７０が形成される。
【００８８】
次に、図１２（ｃ）に表したように、加工体上面を、例えばＣＭＰを用いて平坦化する。平坦化は、ストッパー層５２が露出するように行う。これにより、Ｘ軸方向の加工が完了する。
【００８９】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の加工を上記Ｘ軸方向の加工と同様に行う。その後、必要に応じ、塗布法によって形成された第２の絶縁層７０Ｂの質を改善するため、例えば４００℃以下の低温アニール等の熱処理を行う。
【００９０】
以上の工程により、不揮発性記憶装置２が作製される。多層型不揮発性記憶装置を作製する場合には、上記の手順を繰り返せばよい。
なお、製造方法例１と同様に、第１の絶縁層７０Ａと第２の絶縁層７０Ｂとの界面には、窒素が析出する可能性があるが、これにより絶縁性が損なわれることはない。
【００９１】
本製造方法例でも、製造方法例１と同じ効果が得られる。すなわち、高アスペクト比を有する素子分離領域８０（特に、メモリセル部の側壁近傍）に高品質な素子間絶縁層７０Ａを導入することにより、スイッチング特性の劣化やばらつきが抑制される。また、素子間絶縁層７０の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７０を形成することができるため、熱による素子の劣化を抑制することができる。すなわち、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【００９２】
（製造方法例３）
次に、不揮発性記憶装置２の製造方法の他の例（製造方法例３）について、図１３を参照しつつ説明する。
製造方法例３は、製造方法例１と基本的に同じであるが、第１の絶縁層７０Ａを形成する工程と、第２の絶縁層７０Ｂを形成する工程との間に、素子分離領域８０にエッチングを行う工程をさらに備えている。すなわち、製造方法例２で導入された平坦化工程の代わりに、エッチング工程を導入するものである。
【００９３】
以下、具体的な製造方法について説明する。
図１３は、製造方法例３を表す模式工程断面図である。
図１３（ａ）に表したように、製造方法例２に係る図１１（ａ）〜（ｃ）に関して前述した要領で、第１の絶縁層７０Ａを形成する。この結果、素子分離領域８０に空隙９４が形成される。
【００９４】
次に、図１３（ｂ）に表したように、素子分離領域８０にエッチングを行う。エッチングは、空隙９４が開口し、溝９０が形成されるまで行う。具体的には、Ｚ軸方向において、ストッパー層５２内の位置であって、開口部幅Ｌ１が塗布剤通過幅（例えば、５ｎｍ程度以上）となる位置まで行う。
【００９５】
エッチングは、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）、ＣＤＥ（Chemical Dry Etching：化学ドライエッチング）等のドライエッチングや、ウェットエッチングを用いることができる。ドライエッチングの場合、エッチング方向に異方性があるため、セル側壁部のエッチングを抑え、開口部９０ａ近傍のみをエッチングすることができる。一方ウェットエッチングは、工程費用が比較的低いという利点がある。
【００９６】
次に、図１３（ｃ）に表したように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。塗布剤としては、例えばポリシラザンが挙げられる。この結果、溝９０には塗布剤が充填され、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって閉塞される。これにより、素子間絶縁層７０が形成される。
【００９７】
その後、図示しないが、図５（ａ）〜図６（ｂ）に関して前述した工程を実施し、さらにその後、Ｙ軸方向の加工を上記Ｘ軸方向の加工と同様に行う。その後、必要に応じ、塗布法によって形成された第２の絶縁層７０Ｂの質を改善するため、例えば４００℃以下の低温アニール等の熱処理を行う。
【００９８】
以上の工程により、不揮発性記憶装置２が作製される。多層型不揮発性記憶装置を作製する場合には、上記の手順を繰り返せばよい。
なお、製造方法例１と同様に、第１の絶縁層７０Ａと第２の絶縁層７０Ｂとの界面には、窒素が析出する可能性があるが、これにより絶縁性が損なわれることはない。
【００９９】
本製造方法例でも、製造方法例１と同じ効果が得られる。すなわち、高アスペクト比を有する素子分離領域８０（特に、メモリセル部の側壁近傍）に高品質な素子間絶縁層７０Ａを導入することにより、スイッチング特性の劣化やばらつきが抑制される。また、素子間絶縁層７０の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７０を形成することができるため、熱による素子の劣化を抑制することができる。すなわち、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【０１００】
なお、上記では、気相成長法にプラズマＣＶＤを、塗布法にスピンコート法を用いた場合を中心に説明したが、これら以外の気相成長法及び塗布法を用いてもよい。
【０１０１】
（応用例）
以下、本実施形態に係る不揮発性記憶装置の製造方法の応用例について説明する。
本実施形態に係る不揮発性記憶装置の製造方法を、プローブメモリに適用した場合及びフラッシュメモリに適用した場合について説明する。
【０１０２】
（プローブメモリ）
まず、プローブメモリに適用した場合について説明する。
図１４及び図１５は、本実施形態に係るプローブメモリを表す模式図である。
ＸＹスキャナー１６０上には、図１〜図３に関して前述した記録部が設けられた記録媒体が配置される。この記録媒体に対向する形で、プローブアレイが配置される。
【０１０３】
プローブアレイは、基板２３０と、基板２３０の一面側にアレイ状に配置される複数のプローブ（ヘッド）２４０と、を有する。複数のプローブ２４０の各々は、例えば、カンチレバーから構成され、マルチプレクスドライバ２５０，２６０により駆動される。
複数のプローブ２４０は、それぞれ、基板２３０内のマイクロアクチュエータを用いて個別に動作可能であるが、ここでは、全てをまとめて同じ動作をさせて記録媒体のデータエリアに対するアクセスを行う例を説明する。
【０１０４】
まず、マルチプレクスドライバ２５０，２６０を用いて、全てのプローブ２４０をＸ方向に一定周期で往復動作させ、記録媒体のサーボエリアからＹ方向の位置情報を読み出す。Ｙ方向の位置情報は、ドライバ１５０に転送される。
ドライバ１５０は、この位置情報に基づいてＸＹスキャナー１６０を駆動し、記録媒体をＹ方向に移動させ、記録媒体とプローブとの位置決めを行う。
両者の位置決めが完了したら、データエリア上のプローブ２４０の全てに対して、同時、かつ、連続的に、データの読み出しまたは書き込みを行う。
【０１０５】
データの読み出し及び書き込みは、プローブ２４０がＸ方向に往復動作していることから連続的に行われる。また、データの読み出し及び書き込みは、記録媒体のＹ方向の位置を順次変えることにより、データエリアに対して、一行ずつ、実施される。
なお、記録媒体をＸ方向に一定周期で往復運動させて記録媒体から位置情報を読み出し、プローブ２４０をＹ方向に移動させるようにしてもよい。
【０１０６】
記録媒体は、例えば、基板２００と、基板２００上の電極層２１０と、電極層２１０上の記録層２２０とから構成される。
記録層２２０は、複数のデータエリア、並びに、複数のデータエリアのＸ方向の両端にそれぞれ配置されるサーボエリアを有する。複数のデータエリアは、記録層２２０の主要部を占める。
【０１０７】
サーボエリア内には、サーボバースト信号が記録される。サーボバースト信号は、データエリア内のＹ方向の位置情報を示している。
記録層２２０内には、これらの情報の他に、さらに、アドレスデータが記録されるアドレスエリア及び同期をとるためのプリアンブルエリアが配置される。
データ及びサーボバースト信号は、記録ビット（電気抵抗変動）として記録層２２０に記録される。記録ビットの“１”，“０”情報は、記録層２２０の電気抵抗を検出することにより読み出す。
【０１０８】
本例では、１つのデータエリアに対応して１つのプローブ（ヘッド）が設けられ、１つのサーボエリアに対して１つのプローブが設けられる。
データエリアは、複数のトラックから構成される。アドレスエリアから読み出されるアドレス信号によりデータエリアのトラックが特定される。また、サーボエリアから読み出されるサーボバースト信号は、プローブ２４０をトラックの中心に移動させ、記録ビットの読み取り誤差をなくすためのものである。
ここで、Ｘ方向をダウントラック方向、Ｙ方向をトラック方向に対応させることにより、ＨＤＤのヘッド位置制御技術を利用することが可能になる。
【０１０９】
次に、このプローブメモリの記録／再生動作について説明する。
図１６は、記録（セット動作）時の状態を説明するための概念図である。
記録媒体は、基板（例えば、半導体チップ）２００の上に一様に設けられた電極層２１０と、電極層２１０の上に設けられた複数のセル状の記録層２２０及び電極層１３０と、複数のセルの間に設けられた素子間絶縁層７００と、電極層１３０及び素子間絶縁層７００の上に設けられたコンタクト電極層１３０Ｃと、コンタクト電極層１３０Ｃの上に設けられた保護層１３０Ｂとから構成されるものとする。保護層１３０Ｂは、例えば、薄い絶縁体から構成される。
【０１１０】
記録動作は、記録層２２０表面に電圧を印加し、記録層２２０に電位勾配を発生させることにより行う。具体的には、電流／電圧パルスを記録層２２０に与えればよい。
再生に関しては、電流パルスを記録層２２０に流し、記録層２２０の抵抗値を検出することにより行う。ただし、電流パルスは、記録層２２０を構成する材料が抵抗変化を起こさない程度の微小な値とする。
【０１１１】
例えば、センスアンプＳ／Ａにより発生した読み出し電流（電流パルス）をプローブ２４０から記録層２２０に流し、センスアンプＳ／Ａにより記録層２２０の抵抗値を測定する。
なお、再生では、記録媒体上をプローブ２４０により走査（スキャン）することで、連続再生が可能となる。
【０１１２】
消去（リセット）動作に関しては、記録層２２０を大電流パルスによりジュール加熱して、記録層２２０の抵抗状態を元に戻せばよい。あるいは、セット動作時とは逆向きの電位差を与えるパルスを印加してもよい。
消去動作は、セルごとに行うことができ、複数のセルをまとめて行うこともできる。
【０１１３】
ここで、素子間絶縁層７００は、本実施形態に係る製造方法を用いて作製する。これにより、前述した効果が得られる。すなわち、高アスペクト比を有する素子分離領域（特に、メモリセル部の側壁近傍）に高品質な素子間絶縁層７００Ａを導入することにより、スイッチング特性の劣化やばらつきが抑制される。また、素子間絶縁層７００の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７００を形成することができるため、熱による素子の劣化を抑制することができる。すなわち、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【０１１４】
（フラッシュメモリ）
上記では、クロスポイント型の抵抗変化型または相変化型の不揮発性記憶装置を取り上げて説明したが、本実施形態の適用対象は、かかる装置に限られない。本実施形態は、素子間を電気的に絶縁することが求められる任意の記憶装置に適用することができる。以下、本実施形態をフラッシュメモリに適用した場合について説明する。
図１７は、本実施形態に係るフラッシュメモリのメモリセルを表す模式断面図である。
【０１１５】
フラッシュメモリのメモリセルは、ＭＩＳ（metal-insulator-semiconductor）トランジスタから構成される。
半導体基板４１０の表面領域には、拡散層４２０が形成される。拡散層４２０の間のチャネル領域上には、ゲート絶縁層４３０が形成される。ゲート絶縁層４３０上には、図１〜図３に関して前述した記録部４４０（記録層（ＲＲＡＭ：Resistive ＲＡＭ）及び上下電極層）が形成される。記録部４４０上には、コントロールゲート電極４５０が形成される。
【０１１６】
半導体基板４１０は、ウェル領域でもよく、また、半導体基板４１０と拡散層４２０とは、互いに逆の導電型を有する。コントロールゲート電極４５０は、ワード線となり、例えば、導電性ポリシリコンから構成される。各セル間には、図示しない素子間絶縁層が設けられている。
【０１１７】
図１７を参照しつつ、その基本動作について説明する。
セット（書き込み）動作は、コントロールゲート電極４５０に電位Ｖ１を与え、半導体基板４１０に電位Ｖ２を与えることにより実行する。
電位Ｖ１，Ｖ２の差は、記録部４４０が相変化または抵抗変化するのに十分な大きさであることが必要であるが、その向きについては、特に、限定されない。
すなわち、Ｖ１＞Ｖ２及びＶ１＜Ｖ２のいずれでもよい。
例えば、初期状態（リセット状態）において、記録部４４０が絶縁体（抵抗大）であると仮定すると、実質的にゲート絶縁層４３０が厚くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
【０１１８】
この状態から電位Ｖ１，Ｖ２を与えて記録部４４０を導電体（抵抗小）に変化させると、実質的にゲート絶縁層４３０が薄くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、低くなる。
なお、電位Ｖ２は、半導体基板４１０に与えたが、これに代えて、メモリセルのチャネル領域に拡散層４２０から電位Ｖ２を転送するようにしてもよい。
【０１１９】
リセット（消去）動作は、コントロールゲート電極４５０に電位Ｖ１’を与え、拡散層４２０の一方に電位Ｖ３を与え、拡散層４２０の他方に電位Ｖ４（＜Ｖ３）を与えることにより実行する。
電位Ｖ１’は、セット状態のメモリセルの閾値を越える値にする。
この時、メモリセルは、オンになり、電子が拡散層４２０の他方から一方に向かって流れると共に、ホットエレクトロンが発生する。このホットエレクトロンは、ゲート絶縁層４３０を介して記録部４４０に注入されるため、記録部４４０の温度が上昇する。
【０１２０】
これにより、記録部４４０は、導電体（抵抗小）から絶縁体（抵抗大）に変化するため、実質的にゲート絶縁層４３０が厚くなったことになり、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
【０１２１】
（ＮＡＮＤ型フラッシュメモリ）
図１８は、ＮＡＮＤセルユニットの回路図である。
また、図１９は、本実施形態に係るＮＡＮＤセルユニットの構造を表す模式図である。
【０１２２】
Ｐ型半導体基板４１０ａ内には、Ｎ型ウェル領域４１０ｂ及びＰ型ウェル領域４１０ｃが形成される。Ｐ型ウェル領域４１０ｃ内に、ＮＡＮＤセルユニットが形成される。各セル間には、素子間絶縁層７００が設けられている。
ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＳＴとから構成される。
【０１２３】
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、同じ構造を有する。具体的には、これらは、Ｎ型拡散層４２０と、Ｎ型拡散層４２０の間のチャネル領域上のゲート絶縁層４３０と、ゲート絶縁層４３０上の記録部４４０（記録層（ＲＲＡＭ）及び上下電極層）と、記録部４４０上のコントロールゲート電極４５０と、から構成される。
【０１２４】
メモリセルＭＣの記録部４４０の状態（絶縁体／導電体）は、上述した基本動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記録部４４０は、セット状態、すなわち、導電体（抵抗小）に固定される。
セレクトゲートトランジスタＳＴの１つは、ソース線ＳＬに接続され、他の１つは、ビット線ＢＬに接続される。
【０１２５】
セット（書き込み）動作前には、ＮＡＮＤセルユニット内の全てのメモリセルは、リセット状態（抵抗大）になっているものとする。
セット（書き込み）動作は、ソース線ＳＬ側のメモリセルＭＣからビット線ＢＬ側のメモリセルに向かって１つずつ順番に行われる。
選択されたワード線（コントロールゲート電極）ＷＬに書き込み電位としてＶ１（プラス電位）を与え、非選択のワード線ＷＬに転送電位（メモリセルＭＣがオンになる電位）としてＶpassを与える。
【０１２６】
ソース線ＳＬ側のセレクトゲートトランジスタＳＴをオフ、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域にプログラムデータを転送する。
例えば、プログラムデータが“１”のときは、選択されたメモリセルＭＣのチャネル領域に書き込み禁止電位（例えば、Ｖ１と同じ程度の電位）を転送し、選択されたメモリセルＭＣの記録部４４０の抵抗値が高い状態から低い状態に変化しないようにする。
また、プログラムデータが“０”のときは、選択されたメモリセルＭＣのチャネル領域にＶ２（＜Ｖ１）を転送し、選択されたメモリセルＭＣの記録部４４０の抵抗値を高い状態から低い状態に変化させる。
【０１２７】
リセット（消去）動作では、例えば、全てのワード線（コントロールゲート電極）ＷＬにＶ１’を与え、ＮＡＮＤセルユニット内の全てのメモリセルＭＣをオンにする。また、２つのセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬにＶ３を与え、ソース線ＳＬにＶ４（＜Ｖ３）を与える。
この時、ホットエレクトロンがＮＡＮＤセルユニット内の全てのメモリセルＭＣの記録部４４０に注入されるため、ＮＡＮＤセルユニット内の全てのメモリセルＭＣに対して一括してリセット動作が実行される。
【０１２８】
読み出し動作は、選択されたワード線（コントロールゲート電極）ＷＬに読み出し電位（プラス電位）を与え、非選択のワード線（コントロールゲート電極）ＷＬには、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる電位を与える。
また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。
選択されたメモリセルＭＣは、読み出し電位が印加されると、それに記憶されたデータの値に応じてオンまたはオフになるため、例えば、読み出し電流の変化を検出することにより、データを読み出すことができる。
【０１２９】
なお、図１９に表した構造では、セレクトゲートトランジスタＳＴは、メモリセルＭＣと同じ構造を有しているが、例えば、図２０に表したように、セレクトゲートトランジスタＳＴについては、記録部を形成せずに、通常のＭＩＳトランジスタとすることも可能である。
【０１３０】
図２１は、ＮＡＮＤ型フラッシュメモリの変形例を表す模式図である。
この変形例は、ＮＡＮＤストリングを構成する複数のメモリセルＭＣのゲート絶縁層がＰ型半導体層４７０に置き換えられている構造を有する。
高集積化が進み、メモリセルＭＣが微細化されると、電圧を与えていない状態で、Ｐ型半導体層４７０は、空乏層で満たされることになる。
【０１３１】
セット（書き込み）時には、選択されたメモリセルＭＣのコントロールゲート電極４５０にプラスの書き込み電位（例えば、３．５Ｖ）を与え、かつ、非選択のメモリセルＭＣのコントロールゲート電極４５０にプラスの転送電位（例えば、１Ｖ）を与える。
この時、ＮＡＮＤストリング内の複数のメモリセルＭＣのＰ型ウェル領域４１０ｃの表面がＰ型からＮ型に反転し、チャネルが形成される。
【０１３２】
そこで、上述したように、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域にプログラムデータ“０”を転送すれば、セット動作を行うことができる。
【０１３３】
リセット（消去）は、例えば、全てのコントロールゲート電極４５０にマイナスの消去電位（例えば、−３．５Ｖ）を与え、Ｐ型ウェル領域４１０ｃ及びＰ型半導体層４７０に接地電位（０Ｖ）を与えれば、ＮＡＮＤストリングを構成する全てのメモリセルＭＣに対して一括して行うことができる。
【０１３４】
読み出し時には、選択されたメモリセルＭＣのコントロールゲート電極４５０にプラスの読み出し電位（例えば、０．５Ｖ）を与え、かつ、非選択のメモリセルＭＣのコントロールゲート電極４５０に、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる転送電位（例えば、１Ｖ）を与える。
【０１３５】
ただし、“１”状態のメモリセルＭＣの閾値電圧Ｖｔｈ”１”は、０Ｖ＜Ｖｔｈ”１”＜０．５Ｖの範囲内にあるものとし、“０”状態のメモリセルＭＣの閾値電圧Ｖｔｈ”０”は、０．５Ｖ＜Ｖｔｈ”０”＜１Ｖの範囲内にあるものとする。
また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。
このような状態にすれば、選択されたメモリセルＭＣに記憶されたデータの値に応じてＮＡＮＤストリングに流れる電流量が変わるため、この変化を検出することにより、データを読み出すことができる。
【０１３６】
なお、この変形例においては、Ｐ型半導体層４７０のホールドープ量がＰ型ウェル領域４１０ｃのそれよりも多く、かつ、Ｐ型半導体層４７０のフェルミレベルがＰ型ウェル領域４１０ｃのそれよりも０．５Ｖ程度深くなっていることが望ましい。
これは、コントロールゲート電極４５０にプラスの電位を与えたときに、Ｎ型拡散層４２０間のＰ型ウェル領域４１０ｃの表面部分からＰ型からＮ型への反転が開始し、チャネルが形成されるようにするためである。
【０１３７】
このようにすることで、例えば、書き込み時には、非選択のメモリセルＭＣのチャネルは、Ｐ型ウェル領域４１０ｃとＰ型半導体層４７０の界面のみに形成され、読み出し時には、ＮＡＮＤストリング内の複数のメモリセルＭＣのチャネルは、Ｐ型ウェル領域４１０ｃとＰ型半導体層４７０の界面のみに形成される。
つまり、メモリセルＭＣの記録部４４０が導電体（セット状態）であっても、拡散層４２０とコントロールゲート電極４５０とが短絡することはない。
【０１３８】
（ＮＯＲ型フラッシュメモリ）
図２２は、ＮＯＲセルユニットの回路図である。
また、図２３は、本実施形態に係るＮＯＲセルユニットの構造を表す模式図である。
【０１３９】
Ｐ型半導体基板４１０ａ内には、Ｎ型ウェル領域４１０ｂ及びＰ型ウェル領域４１０ｃが形成されている。Ｐ型ウェル領域４１０ｃ内に、ＮＯＲセルが形成されている。各セル間には、素子間絶縁層７００が設けられている。
ＮＯＲセルは、ビット線ＢＬとソース線ＳＬとの間に接続される１つのメモリセル（ＭＩＳトランジスタ）ＭＣから構成される。
【０１４０】
メモリセルＭＣは、Ｎ型拡散層４２０と、Ｎ型拡散層４２０の間のチャネル領域上のゲート絶縁層４３０と、ゲート絶縁層４３０上の記録部４４０（記録層（ＲＲＡＭ）及び上下電極層）と、記録部４４０上のコントロールゲート電極４５０と、から構成される。メモリセルＭＣの記録部４４０の状態（絶縁体／導電体）は、上述の基本動作により変化させることが可能である。
【０１４１】
（２トランジスタ型フラッシュメモリ）
図２４は、２トランジスタ型セルユニットの回路図である。
また、図２５は、本実施形態に係る２トラセルユニットの構造を表す模式図である。
【０１４２】
２トランジスタ型セルユニットは、ＮＡＮＤセルユニットの特徴とＮＯＲセルの特徴とを併せ持った新たなセル構造として最近開発されたものである。
Ｐ型半導体基板４１０ａ内には、Ｎ型ウェル領域４１０ｂ及びＰ型ウェル領域４１０ｃが形成される。Ｐ型ウェル領域４１０ｃ内に、２トランジスタ型セルユニットが形成される。各セル間には、素子間絶縁層７００が設けられている。
【０１４３】
２トランジスタ型セルユニットは、直列接続される１つのメモリセルＭＣと１つのセレクトゲートトランジスタＳＴとから構成される。
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、同じ構造を有する。具体的には、これらは、Ｎ型拡散層４２０と、Ｎ型拡散層４２０の間のチャネル領域上のゲート絶縁層４３０と、ゲート絶縁層４３０上の記録部（記録層（ＲＲＡＭ）及び上下電極層）と、記録部４４０上のコントロールゲート電極４５０と、から構成される。
メモリセルＭＣの記録部４４０の状態（絶縁体／導電体）は、上述の基本動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記録部４４０は、セット状態、すなわち、導電体（抵抗小）に固定される。
【０１４４】
セレクトゲートトランジスタＳＴは、ソース線ＳＬに接続され、メモリセルＭＣは、ビット線ＢＬに接続される。
メモリセルＭＣの記録部４４０の状態（絶縁体／導電体）は、上述の基本動作により変化させることが可能である。
図２５に表した構造では、セレクトゲートトランジスタＳＴは、メモリセルＭＣと同じ構造を有しているが、例えば、図２６に表したように、セレクトゲートトランジスタＳＴについては、記録部を形成せずに、通常のＭＩＳトランジスタとすることも可能である。
【０１４５】
これらフラッシュメモリにおいて、素子間絶縁層７００は、本実施形態に係る製造方法を用いて作製する。これにより、前述した効果が得られる。すなわち、高アスペクト比を有する素子分離領域（特に、メモリセル部の側壁近傍）に高品質な素子間絶縁層７００Ａを導入することにより、スイッチング特性の劣化やばらつきが抑制される。また、素子間絶縁層７００の形成加工が比較的容易である。さらに、比較的低温で素子間絶縁層７００を形成することができるため、熱による素子の劣化を抑制することができる。すなわち、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
【０１４６】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【図面の簡単な説明】
【０１４７】
【図１】具体例１に係る不揮発性記憶装置２の模式図である。
【図２】不揮発性記憶装置２の模式断面図である。
【図３】セルの構成の一例を表す模式断面図である。
【図４】製造方法例１を表す模式工程断面図である。
【図５】製造方法例１を表す模式工程断面図である。
【図６】製造方法例１を表す模式工程断面図である。
【図７】製造方法例１を表す模式工程断面図である。
【図８】本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【図９】比較例２に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【図１０】比較例３に係る不揮発性記憶装置２の製造方法を表す模式工程断面図である。
【図１１】製造方法例２を表す模式工程断面図である。
【図１２】製造方法例２を表す模式工程断面図である。
【図１３】製造方法例３を表す模式工程断面図である。
【図１４】本実施形態に係るプローブメモリを表す模式図である。
【図１５】本実施形態に係るプローブメモリを表す模式図である。
【図１６】記録（セット動作）時の状態を説明するための概念図である。
【図１７】本実施形態に係るフラッシュメモリのメモリセルを表す模式断面図である。
【図１８】ＮＡＮＤセルユニットの回路図である。
【図１９】本実施形態に係るＮＡＮＤセルユニットの構造を表す模式図である。
【図２０】通常のＭＩＳトランジスタを用いた具体例を表す模式図である。
【図２１】ＮＡＮＤ型フラッシュメモリの変形例を表す模式図である。
【図２２】ＮＯＲセルユニットの回路図である。
【図２３】本実施形態に係るＮＯＲセルユニットの構造を表す模式図である。
【図２４】２トランジスタ型セルユニットの回路図である。
【図２５】本実施形態に係る２トラセルユニットの構造を表す模式図である。
【図２６】通常のＭＩＳトランジスタを用いた具体例を表す模式図である。
【符号の説明】
【０１４８】
２ 不揮発性記憶装置
１０ 基板
２０ 第１の配線
３２ バリア層
３０ 整流素子
４０ 記録部
４２ 電極層
４４ 記録層
４６ 電極層
５０ 第２の配線
５２ ストッパー層、突出部
５４ 第２の配線
６０ エッチングマスク
７０ 素子間絶縁層
７０Ａ 第１の絶縁層
７０Ｂ 第２の絶縁層
８０ 素子分離領域
９０ 溝
９０ａ 開口部
９４ 空隙
９４Ａ 空隙
９４Ｂ 空隙
１００ 絶縁層
１００Ａ 絶縁層
１００Ｂ 絶縁層
１０４ 絶縁層
１３０ 電極層
１３０Ｂ 保護層
１３０Ｃ コンタクト電極層
１５０ ドライバ
１６０ ＸＹスキャナー
２００ 基板
２１０ 電極層
２２０ 記録層
２３０ 基板
２４０ プローブ
２５０，２６０ マルチプレクスドライバ
４１０ 半導体基板
４１０ａ Ｐ型半導体基板
４１０ｂ Ｎ型ウェル領域
４１０ｃ Ｐ型ウェル領域
４２０ 拡散層
４２０ｄ 拡散層（ドレイン）
４２０ｓ 拡散層（ソース）
４３０ ゲート絶縁層
４４０ 記録部
４５０ コントロールゲート電極
４６０ セレクトゲート
４７０ Ｐ型半導体層
７００ 素子間絶縁層
ＢＬ ビット線
Ｌ１ 開口部幅
Ｌ２ 空隙幅
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の方向と非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、
を有する不揮発性記憶装置の製造方法であって、
前記第１の配線の層を形成する工程と、
前記第１の配線の層の主面上に前記記録層の層を形成する工程と、
前記記録層の層と前記第１の配線の層を選択的にエッチングして、前記第１の方向に延在する複数の積層体を形成する工程と、
前記複数の積層体の間隙の表面に、気相成長法を用いて第１の絶縁層を形成する工程と、
前記第１の絶縁層の上に、塗布法を用いて第２の絶縁層を形成する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項２】
前記気相成長法は、プラズマ化学気相堆積法であることを特徴とする請求項１記載の不揮発性記憶装置の製造方法。
【請求項３】
前記気相成長法は、原子層堆積法であることを特徴とする請求項１記載の不揮発性記憶装置の製造方法。
【請求項４】
前記塗布法は、スピンコート法であることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項５】
前記塗布法に用いる塗布剤は、ポリシラザンであることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項６】
前記記録層の層を形成する工程と、前記積層体を形成する工程と、の間に、前記記録層の上に、前記第２の配線の材料と同じ材料からなるストッパー層を形成する工程をさらに備え、
前記第２の絶縁層を形成する工程の後に、前記ストッパー層が露出するまで加工体の主面を平坦化する工程をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項７】
前記第１の絶縁層を形成する工程と、前記第２の絶縁層を形成する工程と、の間に、
加工体の主面を平坦化する工程をさらに備えることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の方向と非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、
を有する不揮発性記憶装置の製造方法であって、
前記第１の配線の層を形成する工程と、
前記第１の配線の層の主面上に前記記録層の層を形成する工程と、
前記記録層の層と前記第１の配線の層を選択的にエッチングして、前記第１の方向に延在する複数の積層体を形成する工程と、
前記複数の積層体の間隙の表面に、気相成長法を用いて第１の絶縁層を形成する工程と、
前記第１の絶縁層の上に、塗布法を用いて第２の絶縁層を形成する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項２】
前記気相成長法は、プラズマ化学気相堆積法であることを特徴とする請求項１記載の不揮発性記憶装置の製造方法。
【請求項３】
前記気相成長法は、原子層堆積法であることを特徴とする請求項１記載の不揮発性記憶装置の製造方法。
【請求項４】
前記塗布法は、スピンコート法であることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項５】
前記塗布法に用いる塗布剤は、ポリシラザンであることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項６】
前記記録層の層を形成する工程と、前記積層体を形成する工程と、の間に、前記記録層の上に、前記第２の配線の材料と同じ材料からなるストッパー層を形成する工程をさらに備え、
前記第２の絶縁層を形成する工程の後に、前記ストッパー層が露出するまで加工体の主面を平坦化する工程をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項７】
前記第１の絶縁層を形成する工程と、前記第２の絶縁層を形成する工程と、の間に、
加工体の主面を平坦化する工程をさらに備えることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１０−６２４１８（Ｐ２０１０−６２４１８Ａ）
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願番号】特願２００８−２２８０２６（Ｐ２００８−２２８０２６）
【出願日】平成２０年９月５日（２００８．９．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願日】平成２０年９月５日（２００８．９．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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