【課題】
本発明は、メモリセルの信頼性を向上可能な抵抗変化メモリ及びそのフォーミング方法を提供する。
【解決手段】
本実施形態の抵抗変化メモリによれば、可変抵抗素子と整流素子が直列接続されたメモリセルを含むメモリセルアレイと、第１フォーミング動作時に第１負荷を生成し、前記第１フォーミング動作後の第２フォーミング動作時にリセット動作時の負荷よりも低い第２負荷を生成する電圧生成回路と、前記第１フォーミング動作時に前記メモリセルに前記第１負荷を印加し、前記第２フォーミング動作時に、前記第１フォーミング動作を終了したメモリセルに前記第２負荷を印加するよう制御するステートマシンとを備えることを特徴とする。 （もっと読む）

【課題】
本発明は、メモリセルの信頼性を向上可能な抵抗変化メモリ及びそのフォーミング方法を提供する。
【解決手段】
本実施形態の抵抗変化メモリは、可変抵抗素子と整流素子を有し、前記可変抵抗素子と前記整流素子が直列接続されたメモリセルと、前記整流素子のカソード側と電気的に接続された第１の配線と、前記整流素子のアノード側と電気的に接続された第２の配線と、前記第１の配線と前記第２の配線に印加する電圧を生成する電圧生成回路と、第１フォーミング動作のとき、前記第１の配線に第１フォーミング電圧を印加し、前記第２の配線に接地電位を印加するよう前記電圧生成回路を制御するステートマシンとを備えることを特徴とする。 （もっと読む）

【課題】製造中に、プロセスに関連する帯電からフラッシュメモリのワード線およびメモリセルを保護するための方法と構造とを与える。
【解決手段】ドープされたポリシリコンのワード線１１０ａの端部にドープされていないポリシリコン１１０ｂが形成され、抵抗１１０ｂが生成される。これを通じて、プロセスにより生じる電荷が、基板に結合された、ドープされたポリシリコン放電構造１１０ｃへ放電される。ワード線抵抗１１０ｂ、および、放電構造１１０ｃは、単一のパターニングされたポリシリコン構造として形成される。ワード線１１０ａおよび放電部分１１０ｃは導電性になるように選択的にドープされ、また、抵抗部分１１０ｂは、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。 （もっと読む）

【課題】 フォーミング処理の完了に伴う急峻な電流を抑制することで、特性のばらつきが低減され、安定的にスイッチング動作を行うことが可能な可変抵抗素子、および当該可変抵抗素子を備える不揮発性半導体記憶装置を実現する。
【解決手段】
第１電極１２ａと第２電極１４の間に抵抗変化層１３を挟持してなる可変抵抗素子２を情報の記憶に用いる不揮発性半導体記憶装置であり、可変抵抗素子２は、スイッチング界面が形成される第１電極１２ａと抵抗変化層１３の間にバッファ層１２ｂが挿入されてなる。バッファ層１２ｂと抵抗変化層１３はともにｎ型の金属酸化物を含んで構成され、バッファ層１２ｂを構成するｎ型の金属酸化物の伝導帯の底のエネルギーが抵抗変化層１３を構成するｎ型の金属酸化物のそれよりも低くなるように、バッファ層１２ａおよび抵抗変化層１３の材料が選択される。 （もっと読む）

【課題】複数の容量を互いに直列接続して一つの昇圧容量を形成した場合の中間ノードの帯電に起因するデバイス破壊を回避するとともに、当該中間ノードのリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避する。
【解決手段】チャージポンプ回路（１３０７）は、第１静電容量（Ｃａ）とそれに直列接続された第２静電容量（Ｃｂ）とを含む昇圧容量（Ｃ（ｘ−１），Ｃｘ）と、容量ドライバ（ＤＲＶ（ｘ−１），ＤＲＶｘ）と、保護回路（Ｄ１，Ｄ２）とを含む。上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。これにより、昇圧容量の耐圧緩和を図り、また、ポンプ効率の低下を回避する。 （もっと読む）

【課題】電源投入後、高速なセットアップが可能な不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、データを不揮発的に記憶するメモリセルを有する第１および第２のメモリモジュール１６−１、１６−２と、第１および第２のメモリモジュールとそれぞれ接続されて、前記第１および第２のメモリモジュールを駆動するための外部電源を供給する第１および第２の外部電源線ＶＬ１１、ＶＬ１２とを備え、第１の外部電源線の電源容量Ｃ１は、前記第２の外部電源線の電源容量Ｃ２よりも小さい。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のメモリストリング、選択トランジスタ、及びキャリア選択素子を備える。メモリストリングは、直列接続されたメモリトランジスタを含む。選択トランジスタは、メモリストリングの一端に一端を接続されている。キャリア選択素子は、選択トランジスタの他端に一端を接続されている。キャリア選択素子は、メモリトランジスタのボディを流れる多数キャリアを決定する。キャリア選択素子は、第３半導体層、金属層、第２ゲート絶縁層、及び第３導電層を備える。第３半導体層は、基板に対して垂直方向に延びる。金属層は、第３半導体層の上面から延びる。第３導電層は、第２ゲート絶縁層を介して、第３半導体層及び金属層を取り囲む。 （もっと読む）

【課題】抵抗変化型メモリの動作特性を向上する。
【解決手段】実施形態に関わる抵抗変化型メモリは、抵抗変化型記憶素子と、抵抗変化型記憶素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる振幅Ｖ_Ｓｅｔを有する第１のパルスＰＬ_Ｓｅｔと、抵抗変化型記憶素子に対してデータを読み出すための第３の振幅Ｖ_Ｒｄを有する第３のパルスＰＬ_Ｒｄと、振幅Ｖ_Ｓｅｔと振幅Ｖ_Ｒｄとの間の振幅Ｖ_Ｄｍを有する第４のパルスと、を生成するパルス生成回路と、抵抗変化型記憶素子及び前記パルス生成回路の動作を制御する制御回路と、を具備し、制御回路は、第１のパルスＰＬ_Ｓｅｔを抵抗変化型記憶素子に供給した後に、第４のパルスＰＬ_Ｄｍを抵抗変化型記憶素子に供給する。 （もっと読む）

【課題】セル面積の縮小及び動作特性の向上に優れたレイアウトを提案する。
【解決手段】実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備える。第1乃至第4メモリセルの各々は、第1ソース/ドレインが第1方向に延びる第1ビット線BLA1に接続され、ゲートが第2方向に延びるワード線WL1, WL2, WL3, WL4に接続されるセルトランジスタT11, T12, T13, T14と、一端がセルトランジスタT11, T12, T13, T14の第2ソース/ドレインに接続され、他端が第2方向に延びる第2ビット線BLB1, BLB2, BLB3, BLB4に接続される抵抗性記憶素子M11, M12, M13, M14とを有する。第1及び第2メモリセル内の第1ソース/ドレインは、共有化され、第3及び第4メモリセル内の第1ソース/ドレインは、共有化される。 （もっと読む）

【課題】 セルの電気的特性の均一性を向上させ得る３次元不揮発性記憶装置及びその形成方法を提供する。
【解決手段】 本発明の不揮発性記憶装置の形成方法は不揮発性記憶セルが高集積化された垂直的積層を形成するための段階を含む。不揮発性記憶セルでは、直列に電気的に連結される複数の垂直サブストリングを使用して記憶セルが半導体基板上に垂直に積層される。このとき、記憶セルの垂直方向の積層は劣等に作用するメモリセルストリングが発生しないように、製造工程において補正するためにダミー記憶セルを利用する。 （もっと読む）

【課題】周期的に配列された複数本の配線と導電部材が設けられ、導電部材に配線よりも高い電圧を印加することができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、一方向に延び、周期的に配列された複数本の第１配線と、前記複数本の第１配線からなる群の外側に配置され、前記一方向に延びる第２配線と、前記群と前記第２配線との間に設けられた第３配線と、前記第２配線から見て前記群の反対側に配置された複数の導電部材と、を備える。そして、前記第１配線と前記第３配線との最短距離、及び前記第３配線と前記第２配線との最短距離は、前記第１配線間の最短距離と等しく、前記第２配線と前記導電部材との最短距離は、前記第１配線間の最短距離よりも長い。 （もっと読む）

【課題】取り付け工程に係る半田付け及び高温環境での熱事象を通じても、データを保持することができる相変化メモリデバイスの提供。
【解決手段】一部のセルとメモリに第一抵抗状態、及び他部のセルとメモリに第二抵抗状態を誘導することにより、データセットを表わすために、プレコーディング（ｐｒｅ−ｃｏｄｅｄ）することができる。前記データセットがコーディングされ、基板に取り付けられた後に、前記第一及び前記第二抵抗状態を感知することにより、前記データセットを読み取り、前記第一抵抗状態を第三抵抗状態に変化させ、前記第二抵抗状態を第四抵抗状態に変化させる。半田接合と他の熱サイクルプロセスの後、前記第一及び前記第二抵抗状態は、感知マージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）を維持する。より高速とより低い電力を使用すると、前記第三及び前記第四抵抗状態は、転移（ｔｒａｎｓｉｔｉｏｎ）を引き起こす能力がある。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】基板上で第１方向に延在するラインパターンと、ラインパターンの端部から、第１方向と異なる方向に延在する分岐ラインパターンとをそれぞれ含む第１導電ライン；第２導電ライン；第３導電ラインとを含む半導体素子であり、中間に位置する導電ラインの分岐ラインパターンは、他の導電ラインの分岐ラインパターン間に位置し、長さもさらに短い。これにより、コンタクト・パッドが、導電ラインの分岐ラインパターンと一体に形成されうる。 （もっと読む）

【課題】相変化材料を用いたメモリセルを含む半導体装置において、書込み速度を律速しているセット動作を高速化することができる技術を提供する。
【解決手段】相変化材料に印加するセットパルス電圧を２段とし、相変化材料の温度を１段目の電圧で核生成の最も早くなる温度とし、２段目のパルスでは結晶成長の最も早くなる温度とし、相変化材料を溶かさずに固相成長させる手段を用いる。また、相変化材料に印加される２段パルス電圧は、ドレイン電流ばらつきが低減できるワード線に印加される２段の電圧により制御する手段を用いる。 （もっと読む）

【課題】セルあたりの単位面積を縮小可能で配線加工における歩留り低下を防止可能なセルアレイ構成を提案する。
【解決手段】メモリセルアレイ１において、ワード線ＷＬが隣接して配置された２つのメモリセルでビット線コンタクトＢＬＣが共有されてメモリセル対が構成されている。隣接する２つのビット線に接続された全てのメモリセル対が対応するソース線ＳＬに個別のソース線コンタクトＳＬＣを介して接続されている。そして、ソース線ＳＬが、ビット線ＢＬより大きなピッチでビット線ＢＬより上層の配線層から形成されている。 （もっと読む）

【課題】 複数のメモリセルに対して同時に書き込み動作、消去動作、及び、フォーミング処理を行うことのできる不揮発性可変抵抗素子の抵抗制御方法を提供する。
【解決手段】 不揮発性可変抵抗素子の抵抗制御方法であって、不揮発性可変抵抗素子とトランジスタを備える単位メモリセルをマトリクス状に配列したメモリセルアレイを備え、第１選択線（ワード線）、第２選択線（ビット線）、及び、第３選択線（ソース線）によりメモリ動作対象のメモリセルが選択される不揮発性半導体記憶装置に対し、一又は複数本の第１選択線を選択するステップと、複数本の第２選択線を選択するステップと、全ての選択されたメモリセルにメモリ動作に必要な電圧が印加されるように、メモリ動作に必要な電圧に、当該第２選択線を介して第３選択線に電流が流れることによる第３選択線の電位変動分を補償した電圧を印加するステップを有する。 （もっと読む）

【課題】データ書込み処理時間を短縮した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、複数の前記メモリセルに対して前記第１及び第２の配線を介してデータ書込みに必要な電圧を供給する電圧供給回路、並びに、データ書込み時の前記可変抵抗素子の抵抗状態を検知する抵抗状態検知回路を有するデータ書込み部とを備え、前記データ書込み部は、前記抵抗状態検知回路の検知結果に応じて、前記複数のメモリセルのうち、可変抵抗素子が所望の抵抗状態になったメモリセルに対する電圧の供給を停止することを特徴とする。 （もっと読む）

【課題】動作速度を向上させる。
【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、第１の配線に交差する複数の第２の配線、並びに第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイを有する。電圧印加手段は、メモリセルに対するデータの書き込み又はフォーミング時に、第１の配線及び第２の配線を介してメモリセルに所定の電圧を印加する。検出手段は、メモリセルに対する所定の電圧の印加時にメモリセルの抵抗状態の変化を検出して検出情報を出力する。出力手段は、検出手段から出力された検出情報の少なくとも一部を外部に出力する。 （もっと読む）

【課題】メモリセルアレイの保持内容に起因するリーク電流による誤読み出しを抑制可能な半導体記憶装置を製造する。
【解決手段】接地電位制御要否判定部３が、設計対象のメモリセルアレイの保持内容から、メモリセルのトランジスタの接地電位の制御の要否を判定し、接地電位の制御が必要と判定された場合、接地電位制御回路生成部４が、読み出し動作時に非選択となるトランジスタの接地電位を引き上げる接地電位制御回路を生成する。 （もっと読む）

【課題】３Ｄ半導体装置を提供する。
【解決手段】半導体メモリチップであって、データチップパッドと、データチップパッドに連結されるデータ入力バッファと、データ入力バッファに連結され、データ入力バッファから出力されるデータをラッチするラッチと、メモリセル・アレイと、を具備し、データ入力バッファとラッチは、データチップパッドからメモリセル・アレイまでの第１データ書き込み経路の部分であり、半導体メモリチップは、第１データ書き込み経路の電気的なノードに電気的に連結され、第１データ書き込み経路の一部分を含む第２データ書き込み経路を形成する貫通電極をさらに具備し、第２データ書き込み経路は、データチップパッドとは異なるチップ・ターミナルから、メモリセル・アレイまで拡張される。 （もっと読む）