【課題】不揮発性半導体メモリのリーク電流を削減する。
【解決手段】本発明の一態様に係る不揮発性半導体メモリ１は、複数のワード線ＷＬ０〜ＷＬｎと、複数のワード線ＷＬ０〜ＷＬｎと交差する複数のビット線ＢＬ０〜ＢＬｍと、複数のワード線ＷＬ０〜ＷＬｎと複数のビット線ＢＬ０〜ＢＬｍとの交差部のそれぞれに対して備えられており、第１のダイオード５ａと抵抗変化型記憶素子５ｂとを含む複数のメモリセル５と、複数のビット線ＢＬ０〜ＢＬｍと交差するダミーワード線ＤＷＬと、複数のワード線ＷＬ０〜ＷＬｎと交差するダミービット線ＤＢＬと、ダミーワード線ＤＷＬと複数のビット線ＢＬ０〜ＢＬｍとの交差部、及び、ダミービット線ＤＢＬと複数のワード線ＷＬ０〜ＷＬｎとの交差部のそれぞれに対して備えられており、それぞれが第２のダイオード６ａを含む複数のダミーセル６とを具備する。 （もっと読む）

【課題】回路特性に対するリソグラフィの合わせずれ等の影響を低減することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルトランジスタを有するメモリセルアレイと、前記複数のメモリセルトランジスタそれぞれに対応して接続された複数のワード線と、前記複数のワード線の電圧を制御するロウデコーダと、前記複数のメモリセルトランジスタそれぞれに対応して接続された複数のビット線と、前記ビット線の電圧を制御するビット線制御回路と、前記ビット線と前記ビット線制御回路との間に接続されたクランプＭＯＳトランジスタとを有する複数のセンスアンプ回路と、前記クランプＭＯＳトランジスタのゲートに供給するゲート電圧を生成する電圧生成回路と、を備える。 （もっと読む）

【課題】信頼性の向上に有利な半導体記憶装置およびその制御方法を提供する。
【解決手段】それぞれが可変抵抗素子を備えるメモリセル群２０の選択ビット数をカウントするステップＳ１０１と、カウントした選択ビット数に対応する書込み電圧を設定するステップＳ１０２と、設定した書込み電圧をメモリセル群２０に印加するステップＳ１０３と、印加したメモリセル群２０にベリファイ読出しを行い、ベリファイ読出しをパスするか否かを判定するステップＳ１０４と、を備え、ステップＳ１０４の際にパスできないと判定された場合に、選択ビット数からパスしたビット数を減少させ、印加する電圧を低減させてステップＳ１０２を再び行う。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタは、半導体特性を示す金属酸化物により設けられ、下部のトランジスタが有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、該ゲート電極層と同一の層の一部を上部のトランジスタのバックゲートとして機能させる。下部のトランジスタは、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタのソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】トランジスタ間の分離性が良好な半導体装置を提供する。
【解決手段】半導体装置において、第１導電型の半導体基板と、前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁膜と、前記能動領域の上部に相互に離隔して形成された第２導電型のソース層及びドレイン層と、前記半導体基板上における前記ソース層と前記ドレイン層との間のチャネル領域の直上域に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、第１導電型であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、前記能動領域における前記ソース層及び前記ドレイン層の直下域に形成され、前記ゲート電極の直下域には形成されていないパンチスルーストッパ層と、を設ける。 （もっと読む）

【課題】小型化が可能な半導体装置を提供する。
【解決手段】半導体装置において、第１の導電性材料からなる第１のコンタクトと、第２の導電性材料からなり、下端部が第１のコンタクトの上端部に接続された第２のコンタクトと、第３の導電性材料からなり、下面が第１のコンタクトの下面よりも上方に位置し、上面が第２のコンタクトの上面よりも下方に位置し、第１及び第２のコンタクトから離隔した中間配線と、を設ける。そして、第２の導電性材料に対する第１の導電性材料の拡散係数は、第２の導電性材料に対する第３の導電性材料の拡散係数よりも小さい。 （もっと読む）

【課題】セルアレイ内部とセルアレイの端部とでパターンを均一に形成できる半導体装置の製造方法を提供すること。
【解決手段】 本発明は、第１の領域と第２の領域とが画定された基板上にエッチング対象層を形成するステップと、該エッチング対象層上に第１の開口を有する第１の感光膜パターンを形成するステップと、該第１の感光膜パターンの表面に遮光膜を形成するステップと、該遮光膜が形成された第１の感光膜パターン上に、前記第１の領域と第２の領域とを同時に露光して複数の第２の開口を有する第２の感光膜パターンを形成するステップと、前記第１の感光膜パターンと第２の感光膜パターンとをエッチングバリアとして、前記エッチング対象層をエッチングして複数のパターンを形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】チップ面積や負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮとを含む。不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線ＷＳ１とトランジスターＴＮのゲート電極ＧＴとは、共通の導電配線ＰＬにより形成される。導電配線ＰＬには、ワード線ＷＳ１及びゲート電極ＧＴに電圧を供給するためのコンタクトＣＮＡが形成される。平面視において、コンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の導電配線ＰＬの経路において、トランジスターＴＮのチャネル領域が形成される。 （もっと読む）

【課題】 レイアウト面積の増加を抑制しつつ、更なる高速動作を可能にする半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１４１と、半導体基板中に埋め込まれ、かつ第１の方向に延伸して形成された第１のローカルビット線５０１と、半導体基板上に形成された第１の絶縁層１４２と、第１の絶縁層上に形成された第１のグローバルビット線ＧＢＬと、第１の絶縁層中に形成され、第１のローカルビット線の一端と第１のグローバルビット線とを接続する第１の経路５０２と、第１の絶縁層中に形成され、第１のローカルビット線の他端と第１のグローバルビット線とを接続する第２の経路５０３とを備えている。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬの各交差部に配置され可変抵抗素子Ｒを含むメモリセルＭＣと、メモリセルＭＣに印加する電圧を制御するカラム／ロウ制御回路２０、３０とを備える。カラム／ロウ制御回路２０、３０は、フォーミング時に可変抵抗素子Ｒに＋パルス電圧を与え、セット時に＋フォーミング素子Ｒ（可変抵抗素子Ｒ）に−パルス電圧を与え、リセット時に＋フォーミング素子Ｒに＋パルス電圧を与える。 （もっと読む）

【課題】コストを増大させずとも、書き込みに高電圧を必要とせず、不良が発生しにくく、書き込み時間が短く、データの書換えができない半導体記憶装置を提供する。
【解決手段】ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導体記憶装置である。 （もっと読む）

【課題】書き込み／消去におけるディスターブを抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルＭＣを含む第１セルアレイ３２が形成された第１導電型の第１のウェル領域と、複数のメモリセルＭＣを含む第２セルアレイ３２が形成された第１導電型の第２のウェル領域と、第１、第２のウェル領域を含む第２導電型の第３のウェル領域とを備える。さらに、第１セルアレイ３２が含むメモリセルと第２セルアレイ３２が含むメモリセルとに共通に接続されたビット線ＢＬと、ビット線ＢＬに接続されたカラムデコーダ１３とを備える。 （もっと読む）

【課題】集積度及び信頼性を共に向上させた３次元半導体装置を提供する。
【解決手段】３次元半導体装置の配線構造が提供される。３次元半導体装置は３次元基板上に２次元的に配列された積層構造体、第１配線を含み、積層構造体の上部に配置される第１配線層及び第２配線を含み、第１配線層の上部に配置される第２配線層を含み、積層構造体各々は順次に積層された複数の下部ワードラインを含む下部構造体及び順次に積層された複数の上部ワードラインを含み、下部構造体の上部に配置される上部構造体を含み、第１配線各々は下部ワードラインの内の何れか１つに連結し、第２配線各々は上部ワードラインの内の何れか１つに連結する。 （もっと読む）

【課題】占有面積を縮小化し且つ消費電力を低減して動作可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、基板４０上に設けられた下部電極層６２と、下部電極層６２上に設けられ、且つ電気抵抗を変化させる可変抵抗層６３と、可変抵抗層６３上に設けられた上部電極層６５とを備える。可変抵抗層６３は、多数の間隙Ｇをもつように積層されたカーボンナノ構造体６３１と、間隙Ｇ中に拡散された金属原子６３２とを備える。 （もっと読む）

【課題】メモリセルアレイ端部の耐圧を向上させる。
【解決手段】不揮発性半導体記憶装置１０は、メモリセルトランジスタが配置される第１の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極２１が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有する。第１の領域には、第１の幅を有する複数の第１のアクティブ領域ＡＡ１が設けられ、第２及び第３の領域にはそれぞれ、第１の幅より広い第２の幅を有する複数の第２及び第３のアクティブ領域ＡＡ３，ＡＡ５が設けられる。第２の領域の素子分離層２３Ｂの上面は、第１の領域の素子分離層２３Ａの上面より高く、第２の領域の電荷蓄積層３２Ｂは、上部の角の曲率半径が、第３の領域の電荷蓄積層４３よりも大きい。 （もっと読む）

【課題】高速性と読み出し精度を満足可能なレベルとする。
【解決手段】センスアンプ７Ａは、前記可変セル抵抗Ｒｃｅｌｌが接続されたビット線ＢＬの電位を参照電位ＶＲＥＦと比較し、情報の論理を読み出す。ダイナミックセンス動作と、スタティックセンス動作とを切り替え可能である。ダイナミックセンス動作では、センスノードＳＮをプリチャージ電圧ＶＲにプリチャージし、プリチャージ電圧ＶＲとプレート線ＰＬの電圧との電圧差で読み出しを行う。スタティックセンス動作では、センスノードＳＮに電流負荷ＩＲｅｆを接続した状態で読み出しを行う。 （もっと読む）

【課題】従来に比してメモリセルの積層数を抑えながら記憶密度を高めることができる不揮発性半導体記憶装置を提供する。
【解決手段】柱状の半導体膜１３１の側面に形成される電荷蓄積層１３３と、電荷蓄積層１３３上に形成されるゲート電極膜１３４とを備えるトランジスタを半導体膜１３１の高さ方向に複数有するメモリストリングスＭＳを有し、メモリストリングスＭＳは、第１の方向に配置されたメモリストリングスＭＳの同じ高さのトランジスタのゲート電極膜１３４間が接続されたメモリストリングス列を、第２の方向に隣接して２本並行配置したメモリストリングス群が第２の方向に所定の間隔で配置されるように、半導体基板１０１上に配置され、メモリストリングス群内で、第２の方向に隣接して２本並行配置したメモリストリングス列の間には絶縁膜１２４が形成されて電気的に離間されている。 （もっと読む）

【課題】不揮発性半導体記憶装置におけるデータの書込み消去の繰り返し動作によるデータリテンション特性を改善する。
【解決手段】本発明は、電荷蓄積膜と、電荷蓄積膜の一方の面に隣接して設けられた内側絶縁膜と、電荷蓄積膜の他方の面に隣接して設けられた外側絶縁膜と、内側絶縁膜に隣接して設けられた半導体ピラーと、外側絶縁膜に隣接して設けられた複数の電極膜ＷＬと、を有し、制御部ＣＴＵによって消去動作を行う際、電極膜ＷＬから消去対象となる記憶領域へ与える基準電位Ｖ００を、互いに一方向に隣接する電極膜ＷＬについて異なるタイミングで各々印加する制御を行う。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、周辺回路領域に配置する回路の占有面積が削減でき、チップサイズの小さな半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に、不純物をドープして形成したメモリセル拡散層７２を含むメモリセル領域７と、周辺回路拡散層８２とゲート電極４を含む周辺回路領域８を備え、メモリセル領域７ではメモリセル拡散層７２に接続されるビット配線１０Ａとして設けられ、周辺回路領域８では周辺回路拡散層８２あるいはゲート電極４２の何れかに接続する第１中間配線層１０Ｂとして設けられる第１配線と、メモリセル領域７ではメモリセル拡散層７２と接続されるキャパシタ用容量パッド２０Ａとして設けられ、周辺回路領域８では、コンタクトプラグの積層構造を介して周辺回路拡散層８２あるいはゲート電極４２の何れか一方に接続する第２中間配線層２０Ｂとして設けられる第２配線２０とを具備する。 （もっと読む）

【課題】メモリセルに負の閾値電圧を設定することができ、しかも安定な動作が可能な半導体記憶装置を提供する。
【解決手段】ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置され、前記メモリセルに負の閾値電圧を設定することが可能なメモリセルアレイと、前記ワード線、及びビット線の電位を制御する制御回路と、前記制御回路は、前記ビット線のうち第１のビット線ＢＬｏに接続されたメモリセルから負の閾値電圧の読み出し動作を行なう場合、前記第１のビット線に隣接して配置された第２のビット線ＢＬｅと、前記メモリセルアレイが形成されたウェルと、前記メモリセルアレイのソース線ＳＲＣに、正の第１の電圧Ｖｆｉｘを供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給する。 （もっと読む）