【課題】 半導体記憶装置に面積の大きな冗長メモリセルアレイ、高感度冗長センス増幅器を設けることによる、半導体記憶装置の面積に与える影響を比較的小さくすることが課題である。
【解決手段】 メモリセルアレイは行方向および列方向に沿って２次元的に配置された複数のメモリセルを有し、複数のメモリセル中の少なくとも一列の複数のメモリセルが面積の大きな冗長メモリセルとして割り当てられる。行方向に沿って配置され、各々が前記メモリセルアレイの各列の列方向上に設けられた複数のセンス増幅器中、冗長メモリセルとして割り当てられた少なくとも一列の複数のメモリセルの列方向上に設けられた少なくとも１個のセンス増幅器が高感度冗長センス増幅器として割り当てられる。 （もっと読む）

【課題】プログラムディスターバンスが効果的に遮断されて高いデータ信頼性を有する３次元半導体メモリー装置のチャンネルをプリチャージする方法を提供する。
【解決手段】本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。 （もっと読む）

【課題】集積度の増加と共にプログラムディスターバンス問題を効果的に減らすことができる３次元メモリー装置、及びそのプログラム方法が提供される。
【解決手段】本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、そして前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。 （もっと読む）

【課題】ＮＡＮＤ型フラッシュメモリにおいて、微細化にともなうソース領域およびドレイン領域の導通を回避できるようにする。
【解決手段】たとえば、ｐ型ウェル１２の少なくとも表面領域のボロン濃度が１Ｅ１５ｃｍ^-3以下となるように設定する。また、そのｐ型ウェル１２の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜２１を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜２２を介して設けられたワード線ＷＬとなる制御ゲートＣＧとを有するゲート電極を備える、複数のフラッシュメモリセルＭＣｎを設けてなる構成とされている。 （もっと読む）

ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
（もっと読む）

【課題】不揮発性半導体集積回路装置のチップサイズを縮小させる。
【解決手段】シリコン基板上に隣り合って配置された第１および第２ゲート電極とそれらの側方下部のシリコン基板に形成された一対のソース・ドレイン領域とを有し、第２ゲート電極とシリコン基板との間に配置された第２ゲート絶縁膜に電荷を蓄えることで情報を記憶するメモリセルにおいて、メモリセルの消去動作時には、消去非選択セルの第１ゲート電極に正電圧を印加する。 （もっと読む）

非オーム選択層を含む、不揮発性メモリセルおよび関連する方法が開示されている。一部の実施例に従い、不揮発性メモリセルは、非オーム選択層に結合される抵抗検知素子（ＲＳＥ）からなる。選択層は、所定のしきい値以上の電流に応答して、第１の抵抗状態から第２の抵抗状態に遷移するよう構成されている。
（もっと読む）

【課題】 メモリセルの不揮発性可変抵抗素子のフォーミング処理に係る処理時間が短縮され、フォーミング処理時に必要なフォーミング電圧の素子ばらつきが抑制され、低プロセスコストで行うことができるフォーミング処理方法を提供する。
【解決手段】 不揮発性可変抵抗素子を５０℃以上２００℃以下の所定の温度に加熱した状態で、不揮発性可変抵抗素子に記憶される情報の書き換えに用いる書き換え電圧パルスの何れかと同一のパルス幅、同一の電圧振幅を持つフォーミング電圧パルスを不揮発性可変抵抗素子の電極間に印加する。 （もっと読む）

【課題】トランジスタの耐圧を向上し、動作信頼性を向上出来る不揮発性半導体記憶装置及びディプレッション型ＭＯＳトランジスタを提供すること。
【解決手段】ゲート電極２６と、第１不純物濃度を有するチャネル領域２２と、第１不純物濃度よりも大きな第２不純物濃度を有するソース・ドレイン拡散領域２１と、チャネル領域２２とソース・ドレイン拡散領域２１とが重複する領域に形成され、第２不純物濃度よりも大きな第３不純物濃度を有する重複領域２４と、第２不純物濃度よりも大きな第４不純物濃度を有するコンタクト領域２３と、ソース・ドレイン拡散領域２１の一部領域内に形成され、第２不純物濃度よりも大きく且つ第４不純物濃度よりも小さい第５不純物濃度を有する不純物拡散領域２７とを備え、不純物拡散領域２７は、コンタクト領域２３に接し且つ重複領域２４に離隔するようにして形成される。 （もっと読む）

【課題】参照信号と比較して記憶情報を読み出す際に、誤読み出しを低減する。
【解決手段】半導体記憶装置は、抵抗値の変化によって“０”データ及び“１”データを記憶する可変抵抗素子２１と、可変抵抗素子２１のデータを判定するための参照電流を生成し、かつ“０”データを記憶する可変抵抗素子のアドミッタンスと、“１”データを記憶する可変抵抗素子のアドミッタンスとの中間のアドミッタンスを有する電流生成回路３０と、可変抵抗素子２１に接続された第１の入力端子と、電流生成回路３０に接続された第２の入力端子とを有し、かつ第１及び第２の入力端子の電流を比較するセンスアンプ１７とを含む。 （もっと読む）

【課題】本発明は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 （もっと読む）

【課題】可逆的に安定した書き換え特性を有する抵抗変化現象を利用した不揮発性記憶素子の製造方法を提供する。
【解決手段】不揮発性記憶素子５００は、第１電極５０３と、第２電極５０５と、第１電極５０３と第２電極５０５との間に介在され、かつ、第１電極５０３と第２電極５０５の間に接するように構成され、両電極５０３，５０５間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層５０４とを備える。第１電極５０３と第２電極５０５は異なる元素からなる材料によって構成される。 （もっと読む）

【課題】１つのトランジスタと１つの抵抗変化素子とを用いた１Ｔ１Ｒ型のメモリセルであって、抵抗変化素子の構造を簡素化することにより、微細化できるメモリセルを有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】トランジスタ１０１が形成された基板１０２と、基板上にトランジスタを覆って形成された第１の層間絶縁層１０３と、第１の層間絶縁層に形成され、トランジスタのドレイン電極１０１ａまたはソース電極１０１ｂと電気的に接続された第１のコンタクトプラグ１０４または第２のコンタクトプラグ１０５と、第１のコンタクトプラグの少なくとも一部を被覆して形成された抵抗変化層１０６と、抵抗変化層上に形成された第１の配線１０７と、第２のコンタクトプラグの少なくとも一部を被覆して形成された第２の配線１０８とを備え、抵抗変化層の端面と第１の配線の端面とは同一面内にある不揮発性半導体記憶装置１００。 （もっと読む）

【課題】高速動作が可能で、しかも可逆的に安定した書き換え特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置の提供を目的とする。
【解決手段】第1電極１０３と、第２電極１０５と、第１電極１０３と第２電極１０４との間に介在させ、両電極１０３，１０５間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０４とを備えている。この抵抗変化層１０４は少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯ_ｘと表した場合に、０．９＜ｘ＜１．６を満足するように抵抗変化層１０４が構成されている。 （もっと読む）

可逆抵抗切替素子を使用する記憶システムと、その記憶システムを動作させる方法が記載される。ここでは、メモリセルが有する様々な抵抗を考慮して、書き込み条件を変更する技術が開示される。これらの技術は、少数回の試行によってメモリセルへの書き込みが可能であり、時間及び／又は電力を節約することができる。また、電流／電力の最大時の消費量を抑制しつつ、高い書き込み帯域幅を実現するための技術が開示される。一実施形態では、電流／電力の最大時の消費量を削減するべく、複数のメモリセルに同時に書き込みを行うためのページマッピング方式が提供される。
（もっと読む）

【課題】 大容量で安価に作製可能な３次元メモリセルアレイを備えた不揮発性半導体記憶装置を提供する。
【解決手段】 Ｚ方向に整列するメモリセルの各一端が、Ｘ及びＹ方向に夫々複数配置されＺ方向に延伸する中間選択線に、Ｚ方向の同じ位置の各メモリセルの他端が、Ｚ方向に複数配置された第３選択線１２に接続して３次元メモリセルアレイ１が構成され、第１選択トランジスタがＸ及びＹ方向に夫々複数配置して２次元アレイ２が構成され、Ｘ方向に整列する第１選択トランジスタの各ゲートが第１選択線１３に接続し、Ｙ方向に整列する第１選択トランジスタの各ドレインが第２選択線１４に、第１選択トランジスタの各ソースが中間選択線に、第１選択線がＸデコーダ３に、第２選択線がＹデコーダ４に、第３選択線が第２選択トランジスタ１５を介してＺデコーダ５に、夫々接続し、ＸまたはＹ方向に複数配置された第３選択線が第２選択トランジスタにより選択される。 （もっと読む）

【課題】セルトランジスタの閾値のばらつきに由来する不良の効果的なスクリーニングが可能な強誘電体メモリを提供する。
【解決手段】強誘電体メモリであって、当該強誘電体メモリは、強誘電体キャパシタとセルトランジスタとが並列接続されたメモリセルを複数有し、メモリセル同士がブロックごとに直列接続されたメモリセルアレイ１１１と、複数本のワード線ＷＬ１〜ＷＬ８と、複数本のビット線ＢＬ１〜ＢＬ４と、メモリセル用の動作電圧、グラウンド電圧、又は動作電圧及びグラウンド電圧と異なる電圧値を有する第３の電圧を選択し、選択された電圧をワード線に印加するワード線ドライバ２０１と、ビット線に接続され、セルトランジスタの閾値電圧、出力電流、又は出力電圧を測定し、閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する測定回路２０２とを備える。 （もっと読む）

【課題】不揮発性半導体メモリでは、プロセスの微細化、搭載容量の増加、低電圧化が進んでビット単位での保持電荷量が減少し、高温下環境などではさらに保持電荷量が低下し、保持データが読み出せないエラーが発生しがちなのを防止する。
【解決手段】高信頼性領域８に対してデータの書き込み、読み出しが行われる場合には、１つのワードドライバ１３によって２本のワード線ＷＬが駆動されるとともに、１つのセルプレートドライバによって２本のセルプレート線ＣＰが駆動される。そこで、同一のビット線対ＢＬ／ＸＢＬに接続される２つずつの１７が同時に選択される。 （もっと読む）

【課題】集積回路内では、それぞれの回路の事情により最適なゲート長とゲート酸化膜厚としきい値電圧があることになる。これらの回路を同一基板上に集積する半導体集積回路では、それぞれの回路の最適な値にするために製造工程が複雑化し、結果として歩留まりの低下、製造日数の増加に伴い製造コストの上昇をもたらす。
【解決手段】論理回路には高低２種類のしきい値のトランジスタを用い、メモリセルには高しきい値電圧と同じしきい値電圧のトランジスタにより構成し、入出力回路は上記の高しきい値電圧と同じチャネルの不純物濃度でゲート酸化膜厚を厚くしたトランジスタを用いて構成する。 （もっと読む）

【課題】プリチャージ回路の高速化に限界があった。
【解決手段】本発明は、半導体記憶回路と、前記半導体記憶回路の周辺回路とを有する半導体集積装置であって、前記周辺回路は、ゲート酸化膜の耐圧が第１の電圧である第１のトランジスタを有し、前記半導体記憶回路は、いずれか一方に、メモリセルのゲートトランジスタが接続されるビット線対と、前記第１のトランジスタと実質的に同じ耐圧のトランジスタで構成され、活性化信号に応じて前記ビット線対を所定の電圧にプリチャージするプリチャージ回路と、を有し、前記プリチャージ回路の活性化信号に前記第１の電圧よりも高い第２の電圧が用いられる半導体集積装置である。 （もっと読む）