【課題】３次元構造の半導体記憶装置において、集積度が高まった場合においても読み出し電流の低下を抑制する。
【解決手段】１つのメモリストリングスＭＳ_ｍｎは、４本の柱状部ＣＬ_ｍｎと、この柱状部ＣＬ_ｍｎの下端を連結する連結部ＪＰ_ｍｎを有する。４つの柱状部ＣＬ_ｍｎのそれぞれに、４個のメモリトランジスタＭＴｒが直列接続される。連結部ＪＰ_ｍｎには、４つのバックゲートトランジスタＢＧＴ１_ｍｎ、ＢＧＴｒ２_ｍｎ、ＢＧＴｒ１_ｍｎ’、ＢＧＴｒ２_ｍｎ’が形成されている。連結部ＪＰ_ｍｎの下部には、バックゲート導電層２４が形成されている。バックゲート導電層２４は、連結部ＪＰ_ｍｎが埋め込まれた導電層２２に、トレンチ絶縁膜２３により互いに絶縁分離されるように複数形成される。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】完全なフルブロックよりも小さい１つもしくはそれ以上のページを消去することができる不揮発性メモリを提供する。
【解決手段】選択電圧は、パストランジスタを介して複数の選択されたワードラインの各々に印加され、非選択電圧は、パストランジスタを介して選択されたブロックの複数の非選択ワードラインの各々に印加される。基板電圧は、選択されたブロックの基板に印加される。共通選択電圧は、各選択されたワードラインに印加され、共通非選択電圧は、各非選択されたワードラインに印加される。選択および非選択電圧は、選択されたブロックのいずれかのワードラインに印加することができる。ページ消去ベリファイ動作は、複数の消去されたページと複数の消去されていないページをもつブロックに適用される。 （もっと読む）

【課題】NAND型フラッシュメモリにおけるアクティブロウデコーダの端部からガードリング領域へのリーク成分を抑制し、アクティブロウデコーダ内端部のトランスファゲートトランジスタの転送能力の低下を防止し、チップの歩留まりを改善する。
【解決手段】NAND型フラッシュメモリにおいて、メモリセルアレイ10の行方向端近傍に形成され、行列状に配置された素子領域にワード線あるいは選択ゲート線に電圧を転送するためのトランスファゲートトランジスタ341 、342 が形成されたアクティブロウデコーダ40と、アクティブロウデコーダとセルアレイとの間に配置されたガードリング領域43と、ガードリング領域とアクティブロウデコーダとの間に形成されたダミー用ロウデコーダ44とを具備し、ダミー用ロウデコーダ44のダミー用素子領域45に形成されたダミー用トランスファゲートトランジスタ461 、462 のソースノードはワード線WLi 及び選択ゲート線SGD 、SGS には接続されていない。 （もっと読む）

【課題】メモリブロックを含んだ半導体装置において、高速化を実現する。
【解決手段】例えば、メモリブロックＭＢ１内に複数のメモリアレイＡＲＹ［０］〜ＡＲＹ［３］が備わった構成において、ＡＲＹ［０］〜ＡＲＹ［３］のサイズＡ［０］〜Ａ［３］が段階的に異なるように形成される。具体的には、ＭＢ１への内部制御信号（例えばクロック信号ＣＬＫ）の入力パッドＰＤ＿ＣＬＫや、ＭＢ１からのデータ信号の出力パッドＰＤ＿ＤＯからの距離が、ＡＲＹ［０］＜ＡＲＹ［１］＜ＡＲＹ［２］＜ＡＲＹ［３］の場合、例えば、Ａ［０］＞Ａ［１］＞Ａ［２］＞Ａ［３］となるように形成される。これによって、このパッドからの距離の違いに伴う伝送遅延時間の差分を各メモリアレイの動作遅延時間の差分で相殺することができ、ＭＢ１全体として高速化が図れる。 （もっと読む）

【課題】抵抗体を利用したマルチレベル不揮発性メモリ装置を提供する。
【解決手段】マルチレベル不揮発性メモリ装置は、ワードラインと、ビットライン、および前記ワードラインおよび前記ビットラインにカップリングされるマルチレベルメモリセルであって、前記マルチレベルメモリセルは同一の極性の第１ライトバイアスおよび第２ライトバイアスが印加されることによって第１抵抗レベルおよび前記第１抵抗レベルより高い第２抵抗レベルを有し、互いに異なる極性の第３ライトバイアスおよび第４ライトバイアスが印加されることによって前記第１抵抗レベルおよび第２抵抗レベルの間の第３抵抗レベルおよび第４抵抗レベルを有するマルチレベルメモリセルを含む。 （もっと読む）

【課題】低電源電圧でもＳＮＭと書き込みマージンを両立させたＳＲＡＭを備える。
【解決手段】第１インバータを構成する第１ＮＭＯＳとこれに接続された第２ＮＭＯＳとが形成された第１部分、第１インバータを構成する第１ＰＭＯＳ、第２インバータを構成する第２ＰＭＯＳとが形成された第２部分と第２インバータを構成する第３ＮＭＯＳと、これに接続された第４ＮＭＯＳとが形成された第３部分の順に配置されたＳＲＡＭメモリセルを、前記第１方向および第２方向に複数行列状に配列してメモリセルアレイを構成する。複数の第１ビット線は、第２方向のメモリセルの列ごとに設けられ、第２ＮＭＯＳにそれぞれ接続される。複数の第２ビット線は、第２方向のメモリセルの列ごとに設けられ、各メモリセルの第４ＮＭＯＳにそれぞれ接続される。 （もっと読む）

【課題】マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。
【解決手段】この半導体集積回路は、マスクＲＯＭを内蔵した半導体集積回路であって、該マスクＲＯＭが、第１の方向において隣接する２つのＮチャネルトランジスタのソースが共通化され、第１の方向と直交する第２の方向において隣接する複数のＮチャネルトランジスタのソースが分離されているようにした複数のメモリセルと、各々のポリシリコンが第２の方向に並んだ１行のメモリセルに含まれている全てのＮチャネルトランジスタのゲートを構成すると共に、所定の位置において第１の方向及び第１の方向と反対の方向に凸部を有するようにした複数のワード線とを具備する。 （もっと読む）

【課題】コンタクト抵抗を低減し、動作信頼性を向上出来る半導体装置を提供すること。
【解決手段】半導体基板１０上に形成された、第１導電型の第１ＭＯＳトランジスタ５と、前記半導体基板１０上に形成された、第２導電型の複数の第２ＭＯＳトランジスタ６と、円形の平面形状を有する第１コンタクトプラグＣＰ１０−１と、楕円形の平面形状を有する第２コンタクトプラグＣＰ１０−２とを具備し、前記第２コンタクトプラグＣＰ１０−２は、前記第２ＭＯＳトランジスタ６のいずれか６−１の、ソースまたはドレイン上に形成され、前記第１コンタクトプラグＣＰ１０−１は、残りの前記第２ＭＯＳトランジスタ６−２、及び前記第１ＭＯＳトランジスタ５の、ソースまたはドレイン上に形成される。 （もっと読む）

【課題】データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書込み又は消去動作と、他の任意のコアでのデータ読出し動作との同時実行を可能とした不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装は、メモリセルアレイ４０１ａのデータ書き込み・消去の確認読み出し動作で選択されるデータ線ＤＬａと参照信号線ＲＥＦａの電流を比較するデータ比較回路４０３ａと、メモリセルアレイ４０１ｂの通常のデータ読み出し動作で選択されるデータ線ＤＬｂと参照信号線ＲＥＦｂの電流を比較するデータ比較回路４０３ｂと、参照信号線ＲＥＦａ、ＲＥＦｂにそれぞれ定電流を流すダミーカラムゲート４０４ａ、４０４ｂと、ダミーカラムゲート４０４ａ、４０４ｂを並列に駆動する一つの電流源４０６とを有する。 （もっと読む）

【課題】トランジスタの電圧転送能力の低下を抑制出来る半導体記憶装置を提供すること。
【解決手段】電荷蓄積層８４を有する（Ｎ＋１）個のメモリセルＭＴが直列接続されたメモリセルユニット１１と、前記メモリセルＭＴの制御ゲート８６に接続された（Ｎ＋１）本のワード線ＷＬと、電圧をワード線ＷＬに転送する（Ｎ＋１）個の転送トランジスタ４３とを具備し、ｉ番目の前記ワード線ＷＬｉに近接するＭ本の前記ワード線は、前記ｉ番目のワード線ＷＬｉに前記電圧を転送する前記転送トランジスタ４３−ｉ上において、不純物拡散層１１２上を通過することなく、ゲート電極１００上の領域を、第１層目の金属配線１０１によって通過する。 （もっと読む）

【課題】メモリセルアレイ領域間のサブワードドライバ形成領域を、各ドライバを構成する各トランジスタが必要とする能力を確保しつつ、小さくする。
【解決手段】サブワード線ＳＷＬを駆動するサブワード線ドライバを構成する各トランジスタのドレイン領域１６ｂ，１６ｄ又はソース領域１６ａ，１６ｃ，１６ｅと接続するための複数のコンタクトプラグが、各トランジスタのコンタクトプラグを形成すべき部分に跨って設けられたライン形状の開口部を有するマスクを用いて各トランジスタを覆う絶縁層を選択エッチングするラインＳＡＣ技術を用いて形成される。 （もっと読む）

【課題】加工精度の向上等が可能な不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも主記憶回路１０の不良メモリーセルのアドレス情報を記憶する情報記憶回路２０と、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０とを含み、情報記憶回路２０は主記憶回路１０と選択回路３０との間に配置される。 （もっと読む）

【課題】積層構造のセルアレイと周辺回路との配置及び連結とを単純化して、集積度を高めた積層構造の不揮発性メモリ装置、メモリカード及びシステムを提供する。
【解決手段】不揮発性メモリ装置は、基板を含む。積層ＮＡＮＤセルアレイは、基板上に垂直に積層された複数のＮＡＮＤストリングを含む少なくとも１つのＮＡＮＤセットと、少なくとも１本の信号ラインとを有する。少なくとも１本の信号ラインは、少なくとも１つのＮＡＮＤセットに共通結合するように、基板上に配される。 （もっと読む）

【課題】効率的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリストリングＭＳと、メモリストリングＭＳの一端に一端を接続されたソース側選択トランジスタＳＳＴｒと、ソース側選択トランジスタＳＳＴｒの他端に一端を接続されたソース線ＳＬと、ソース側選択トランジスタＳＳＴｒのゲートに接続されたソース側選択ゲート線ＳＧＳと、メモリセルのデータを消去する消去動作を実行する制御回路ＡＲ２とを備える。制御回路ＡＲ２は、消去動作時に、ソース線ＳＬの電圧をソース側選択ゲート線ＳＧＳの電圧よりも所定電位差だけ大きく保ちつつソース線ＳＬの電圧及びソース側選択ゲート線ＳＧＳを昇圧させる。所定電位差は、ＧＩＤＬ電流を生じさせる電位差Ｖｔｈである。 （もっと読む）

【課題】メモリセルを、最小のトランジスタ数で構成し、小さな構成面積で実現する。
【解決手段】ＳＲＡＭセルはＣＭＯＳで構成されるためＮＭＯＳトランジスタが形成されるＰｗｅｌｌ領域とＰＭＯＳトランジスタが形成されるＮｗｅｌｌ領域とを有する。ＳＲＡＭセルはＰＭＯＳトランジスタ２個、ＮＭＯＳトランジスタ５個で構成され、中央部にＮｗｅｌｌ領域、その両側にＰｗｅｌｌ領域とし、片側のＰｗｅｌｌ領域の高さが高く、１セルとしてはＬ字形の領域とする。左側のＰｗｅｌｌ領域にはＮＭＯＳトランジスタＮ４、Ｎ５，Ｎ２を配置し、中央のＮｗｅｌｌ領域にはＰＭＯＳトランジスタＰ１，Ｐ２を配置し、右側のＰｗｅｌｌ領域にはＮＭＯＳトランジスタＮ１、Ｎ３が配置される。メモリセルからのデータを１本のビット線により読み出すセンスアンプ回路をメモリセルアレイの中間にできるスペースに配置レイアウトすることで面積の有効活用が図られる。 （もっと読む）

【課題】メモリセルを選択する際に、ＯＴＳセレクタを有するメモリセルの記憶素子を流れる電流スパイクが発生するのを回避させる。
【解決手段】メモリ装置１００は、複数の行及び複数の列を有するマトリックス１０５に配置された複数のメモリセル１１０を有する。各メモリセル１１０は記憶素子Ｐと、記憶素子Ｐを選択するセレクタＳとを有する。メモリ装置１００は、対応する行のメモリセルＰをそれぞれ選択する複数の行ラインＢＬと、対応する列のメモリセルＰをそれぞれ選択する複数の列ラインＷＬとを有する複数のアレイラインを有する。メモリ装置は、行ラインＢＬと列ラインＷＬとの双方又はいずれか一方のうちの各ラインに対し、対応するラインのメモリセルＰの群をそれぞれ選択するローカルラインＬＷＬの群をそれぞれ有するとともに、それぞれのラインの選択に応答して対応するローカルラインＬＷＬをそれぞれ選択する選択素子の群を有している。 （もっと読む）

【課題】スケーリングされたフラッシュメモリ装置で低いビット線コンタクト抵抗を容易にする、改良されたフラッシュメモリ装置の製造技術が必要とされている。
【解決手段】 半導体装置ウェハ上でエッチマスクの一連の開口部をパターニングする際に使用するためにリソグラフィマスク上に光学的特徴を作るための方法（２１０）が提供され、この方法は、第１の方向に沿ってリソグラフィマスク上で互いから間隔をあけられた一連の光学的特徴を作るステップ（３００，３１０）を含み、個々の光学的特徴は、エッチマスクにパターニングされる開口部に対する所望の第１の寸法より小さい第１の方向に沿った第１のマスク特徴寸法を有する。 （もっと読む）

【課題】レイアウト面積の増加なしにワードラインを速くディセーブルさせるサブワードライン駆動回路を提供する。
【解決手段】第１ワードラインを活性及び非活性化する第１ワードライン駆動及びクリア手段Ｐ１，Ｎ１と、第１ワードラインの電位を接地電位に放出させる第１ワードライン電位放出手段Ｎ２と、第２ワードラインを活性及び非活性化する第２ワードライン駆動及びクリア手段Ｐ２，Ｎ３と、第２ワードラインの電位を接地電位に放出させる第２ワードライン電位放出手段Ｎ４と、ワードラインブースティング信号により第１及び第２ワードラインを等しくする等化手段Ｎ５と、を含み、等化手段は、第１及び第２ワードライン電位放出手段が形成される領域に形成され、第１及び第２ワードライン電位放出手段は、第１ワードライン駆動及びクリア手段と第２ワードライン駆動及びクリア手段との間に配置される。 （もっと読む）

【課題】書き込み動作時、メモリセルのチャネルを確実にカットオフさせる。
【解決手段】本発明の例に係わるＮＡＮＤ型不揮発性半導体メモリは、電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、書き込み動作時、ドライバは、複数のメモリセルから選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加し、第１のメモリセルからソース線側に複数個離れて並んだ３つ以上の第２のメモリセルの制御ゲート電極それぞれにメモリセルのチャネルをカットオフさせるカットオフ電圧を印加する。 （もっと読む）