【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Ｓｉ基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設け、当該複数種類のＭＯＳトランジスタの内、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のＩＮとＯＵＴの論理レベルが異なる際のＩＮ−ＯＵＴ間リーク電流を防止するスイッチを主回路のＩＮ又はＯＵＴに設ける。 （もっと読む）

【課題】スイッチング素子を具備するマルチプレクサー及びこれの製造方法をを提供すること。
【解決手段】基板上に配置されて第１方向に沿って延伸され、互いに電気的に絶縁され、少なくとも１つの凹みを具備して少なくとも２つ以上のデータ配線ピースに分離される複数のデータ配線を具備する信号ライン、信号ラインの上部から第２方向に沿って延伸され、データ配線と電気的に絶縁される複数の印加配線を具備するアドレスライン及び凹みに位置し、印加配線と電気的に接続されて印加配線に印加されたコーディング信号に従ってデータ配線を経由するデータ信号を選択的に伝送する複数のスイッチング素子を含む。コーディング信号が印加される印加配線の組合せであるアドレスラインの２進コードによってデータ配線のうちの１つを選択する。よって、マルチプレクサーの動作安定性及び工程効率を改善させる。 （もっと読む）

【課題】長さの制限がなく、メモリセルブロックを密集配列させて高いパッキング密度を具現することができる半導体素子及びそのセルブロック配置方法を提供する。
【解決手段】セルアレイと、前記セルアレイの横及び縦方向に配置されたデコーダとを有する複数個の「Ｌ」字形状のセルブロックを有し、前記複数個の「Ｌ」字形状のセルブロックは、前記横及び縦方向と交差する斜線方向に指向配置されている。 （もっと読む）

【課題】抵抗変化型メモリセル電流印加を高精度に実現でき、多値化が容易に実現することが可能な半導体装置を提供する。
【解決手段】メモリセルは、第１の電極と第２の電極との間に記憶層が挟まれて形成され、第１の電極と第２の電極との間に電圧印加されることによって抵抗値が変化する記憶素子１１２と、上記記憶素子とビットラインとの間に接続され、ゲートが対応する行に配線されたワードラインに接続されたアクセストランジスタ１１３と、を含み、制御系は、プリリード電流Ｉｐｒｅを電流制御用電界効果トランジスタＰＴ１９０のソース側に供給し、電界効果トランジスタのドレインとゲートとを所定期間接続してダイオード接続としてメモリセルに印加する電圧を自己整合的にダイナミックに保持し、この電圧を基準に書き込みまたは消去電流を制御する。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】第１と第２のＰ型ＭＯＳと、第１と第２のＮ型ＭＯＳと夫々が有する複数のＣＭＯＳ構成スタティック型メモリセルと、電源線とソース線との電位差である前記複数のスタティック型メモリセルの電源電圧を制御する制御回路であって、第３のＮ型ＭＯＳを有する電源電圧制御回路とを具備する。第１のＮ型ＭＯＳのドレイン領域のうち、コンタクトを取る領域は砥素を含み、エクステンション領域は燐を含み、第２のＮ型ＭＯＳのドレイン領域のうち、コンタクトを取る領域は砥素を含み、エクステンション領域は燐を含み、前記第３のＮ型ＭＯＳのドレイン領域は、コンタクトを取る領域及びエクステンション領域に砥素を含む。 （もっと読む）

【課題】チップサイズの拡大を抑制するとともに、信号線を形成する領域を確保すること。
【解決手段】本発明の一態様に係る半導体記憶装置１は、複数のサブアレイが行列状に配置され、複数のサブアレイ列Ａ１２を有するメモリセルアレイＡ１３と、メモリセルアレイＡ１３の外側に形成され、サブアレイ列Ａ１２と略平行に並ぶように配置された複数のアドレスパッドを含むアドレスパッド列Ａ１１と、メモリセルアレイの中間部に形成され、サブアレイ列と略平行に並ぶように配置されたデータＩ／Ｏパッドを含むデータＩ／Ｏパッド列Ａ１０と、メモリセルアレイの中間部に配置されたアドレス入力回路Ａ８と、メモリセルアレイＡ１３上に、サブアレイ列Ａ１２と略直交する方向に形成され、アドレスパッドＡ１４とアドレス入力回路Ａ８とを直接接続するパッド入力アドレス配線Ａ４とを備える。 （もっと読む）

【課題】周辺回路の面積の増大を抑制し、小型な半導体記憶装置を得る。
【解決手段】メモリセルアレイＭＡ０−３は、整流素子Ｄｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを複数のビット線ＢＬ及びワード線ＷＬの交差部に配置してなる。ワード線ＷＬ、ビット線ＢＬは、ビット線コンタクト領域４及びワード線コンタクト領域５まで引き出され、ビット線コンタクト６及びワード線コンタクト７においてプローブ機構１００と電気的に接続される。 （もっと読む）

【課題】ワード線に高電位を転送する高耐圧型トランジスタの信頼性を向上させる。
【解決手段】本発明の例に係わる不揮発性半導体メモリは、ＮＡＮＤブロックＢＫ１内のワード線ＷＬ１〜ＷＬｎと電位転送線ＣＧ１〜ＣＧｎとの間に接続されるＮチャネルＭＯＳトランジスタ２１（ＢＫ１）と、ＮＡＮＤブロックＢＫ２内のワード線ＷＬ１〜ＷＬｎと電位転送線ＣＧ１〜ＣＧｎとの間に接続されるＮチャネルＭＯＳトランジスタ２１（ＢＫ２）とを備える。ＮＡＮＤブロックＢＫ１内のメモリセルＭＣに対するデータ消去時に、半導体基板にプラスの第１の電位（Ｖｅｒａ＋Ｖａｄｄ）を印加し、電位転送線ＣＧ１〜ＣＧｎに第１の電位（Ｖｅｒａ＋Ｖａｄｄ）よりも低いプラスの第２の電位Ｖａｄｄを印加し、ＮチャネルＭＯＳトランジスタ２１（ＢＫ１）をオンにし、ＮチャネルＭＯＳトランジスタ２１（ＢＫ２）をオフにする。 （もっと読む）

【課題】スタンバイ時のリーク現象を評価するための試験を行う際の時間を短縮することが可能なメモリを提供する。
【解決手段】このクロスポイント型のダイオードＲＯＭ（メモリ）は、導電層２ｃと、導電層２ｃにカソードが接続されるダイオード３を含むメモリセル４と、メモリセル４に記憶されるデータが読み出されるソース線Ｓ０（Ｓ１〜Ｓ３）と、ソース／ドレイン領域の一方がビット線ＢＬに接続され、ソース／ドレイン領域の他方がＨレベルの電位（Ｖ_ＤＤ）に接続され、スタンバイ時のリーク現象を評価するための試験を行う際にオン状態となるｎチャネルトランジスタ５とを備える。 （もっと読む）

【課題】不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明は、プログラムされるデータによって選択されたメモリセルのチャンネルをフローティングさせる段階と、前記選択されたメモリセルと非選択されたメモリセルの間にゲート有機ドレーン漏れが発生するように前記選択された及び非選択されたメモリセルのワードラインを駆動する段階とを具備する不揮発性メモリ装置のプログラム方法を提供する。 （もっと読む）

【課題】読み出し精度を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、複数のメモリストリングＭＳ、及びメモリストリングＭＳの一端に接続された複数のドレイン側選択トランジスタＳＤＴｒを有する。ドレイン側選択トランジスタＳＤＴｒは、上方に延びるドレイン側柱状半導体層４７と、ドレイン側柱状半導体層４７の側面を取り囲むように形成された電荷蓄積層４６ｂと、電荷蓄積層４６ｂを取り囲むように形成されたドレイン側導電層４２とを備える。不揮発性半導体記憶装置１００は、選択されたメモリストリングＭＳからデータを読み出す前に、非選択メモリストリングＭＳ（ｎ−ｓｅｌ）に接続された非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）の電荷蓄積層４６ｂに電荷を蓄積させる制御信号生成部１６を備える。 （もっと読む）

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、垂直方向に延びる一対の柱状部３５ａ、それらの下端を連結する連結部３５ｂを有するＵ字状半導体層３５と、柱状部３５ａを取り囲むように形成された電荷蓄積層３４と、柱状部３５ａ及び電荷蓄積層３４を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。ドレイン側選択トランジスタＳＤＴｒは、柱状部３５ａの上面から上方に延びるドレイン側柱状半導体層４７ａと、ドレイン側柱状半導体層４７ａを取り囲むように形成されたドレイン側ゲート絶縁層４６ａと、ドレイン側柱状半導体層４７ａ及びドレイン側ゲート絶縁層４６ａを取り囲むように形成されたドレイン側導電層４２ａとを備える。ドレイン側柱状半導体層４７ａの実効的不純物濃度は、Ｕ字状半導体層３５の実効的不純物濃度以下である。 （もっと読む）

【課題】電気的に独立させたい各要素間を絶縁分離するためのスリットの側壁の横に残存してしまう導電層残存部を介した、各要素間のショートを回避することができる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、半導体基板１１と、複数の導電層ＷＬと複数の絶縁層１４とが交互に積層された積層体ＭＬ２と、積層体ＭＬ２を貫通して形成されたホールの内部に設けられた半導体層ＳＰと、導電層ＷＬと半導体層ＳＰとの間に設けられた電荷蓄積層２６と、を備え、導電層ＷＬと半導体層ＳＰと電荷蓄積層２６とを含むメモリセルが積層方向に複数直列接続されたメモリストリングが複数形成されたメモリセルアレイ領域における積層体ＭＬ２は、層間絶縁膜が埋め込まれたスリット３０によって複数のブロックに分断されており、各ブロックは閉じたパターンで形成されたスリット３０で囲まれている。 （もっと読む）

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、柱状部３５ａを有するＵ字状半導体層３５と、柱状部３５ａの側面を取り囲むように形成されたメモリゲート絶縁層３４と、メモリゲート絶縁層３４を取り囲むように形成されたワード線導電層３２ａ〜３２ｄとを備える。ドレイン側選択トランジスタＳＤＴｒは、柱状部３５ａの上面から上方に延びるドレイン側柱状半導体層５７ａと、ドレイン側柱状半導体層５７ａの側面を取り囲むように形成されたドレイン側ゲート絶縁層５６ａと、ドレイン側ゲート絶縁層５６ａを取り囲むように形成されたドレイン側導電層５２ａとを備える。ダミートランジスタＤＴｒは、Ｕ字状半導体層３５とドレイン側柱状半導体層５７ａとの境界を取り囲むように形成されたダミーワード線導電層４１を備える。 （もっと読む）

【課題】データを正確に読み出すことのできる不揮発性半導体記憶装置を提供する。
【解決手段】ロウデコーダ２は、書き込み指示信号ＷＥ及び読み出し指示信号ＲＥを受け、行アドレス信号の入力状態に従って複数のワード線ＷＬのうちの少なくとも１本のワード線を選択的に活性化する。データバッファ３は、書き込み指示信号ＷＥを受けたときにデータ入力信号を受け、それぞれ対応するビット線ＢＬを駆動するとともに、読み出し指示信号ＲＥを受けたときにビット線ＢＬに伝達される微小な読み出し信号を増幅してデータ出力信号を出力する。電源回路４は、メモリセルに対し所定の電圧を供給するとともに、読み出し指示信号ＲＥを受けて供給電圧を接地電位ＶＳＳに保持する。 （もっと読む）

【課題】メモリセルの特性のばらつきを補償する。
【解決手段】本発明の例に係る３次元積層型不揮発性半導体メモリは、半導体基板上に互いに絶縁されて積層されたワード線ＷＬ＜０＞〜ＷＬ＜３＞に接続された複数のメモリセルから構成されるメモリセルアレイと、メモリセルアレイに対する動作の設定情報を保持するレジスタ回路３３と、ワード線に供給する電位を制御する電位制御回路３５とを具備する。レジスタ回路３３は、複数のワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に適した電位の情報を保持し、この情報とアドレス信号Ａｄｄに基づいて、電位制御回路３５はワード線の各々に適した電位を生成し、ワード線に生成した電位を供給する。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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【課題】占有面積を縮小した不揮発性半導体記憶装置、製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１００は、メモリストリングスＭＳ、ロウ方向に第１幅を有し且つ基板Ｂａの上方に突出して形成された突出層５０を備える。メモリストリングスＭＳは、基板Ｂａに積層された第１〜第４ワード線導電層３１ａ〜３１ｄと、それらを貫通するように形成されたメモリ柱状半導体層３６と、第１〜第４ワード線導電層３１ａ〜３１ｄとメモリ柱状半導体層３６との間に形成された電荷蓄積層３５ｂとを備える。第１〜第４ワード線導電層３１ａ〜３１ｄは、基板Ｂａに対して平行に延びる第１〜第４底部３１１ａ〜３１１ｄと、それらの端部にて突出層５０に沿って基板Ｂａに対して上方に延びる第１〜第４側部３１２ａ〜３１２ｄとを備える。ロウ方向の突出層５０の幅は、積層方向の突出層５０の長さ以下である。 （もっと読む）

【課題】通常メモリセルの保持データの誤読み出しを確実に防止することが可能な半導体メモリを提供する。
【解決手段】半導体メモリのセルフタイミング回路において、ダミーワード線に接続され通常レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、ダミーワード線に接続され通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、第１のダミービット線及び第２のダミービット線を入力し、そのうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、セルフタイミング信号を出力するタイミング制御回路とを備える。 （もっと読む）

【課題】メモリ回路の高集積化、あるいは小型化を果たす上で、メモリセルの面積を縮小することが重要になると考えられる。特別なプロセスを増やすことなくメモリセルの面積を縮小化した記憶装置を提供することを課題とする。
【解決手段】選択トランジスタと、メモリ素子と、アシスト容量とを有する半導体装置であって、メモリ素子の一方の電極とアシスト容量の一方の電極は共通電極であり、アシスト容量の他方の電極は不純物を有する半導体膜から形成され、メモリ素子の一方の電極とアシスト容量の他方の電極は絶縁膜を介して重畳している。 （もっと読む）