【課題】不揮発性半導体記憶装置の特性の向上を図る。
【解決手段】不揮発性半導体記憶装置は、互いに交差する複数の第１配線および複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置された複数のメモリセルとを具備する。複数の前記メモリセルのそれぞれは、前記第１配線に接続された整流素子と、前記整流素子上に形成された下部電極と、前記下部電極上に形成された可変抵抗素子と、前記可変抵抗素子上に形成され、前記第２配線に接続された上部電極と、を有し、前記第１配線方向に隣接した複数の前記メモリセルの前記整流素子の一部は、接続されている。 （もっと読む）

【課題】破壊されたダイオードを確実に検出することが可能な不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有している。メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの１つを実行する少なくとも前又は後にダイオードがテストされる（Ｓ２）。 （もっと読む）

【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）

【課題】本発明は、セット電圧を下げて誤動作を防止することができ、高速動作または低消費電力動作が可能な不揮発性記憶素子および不揮発性記憶装置を提供することを目的とする。
【解決手段】Ｈｆ、Ｚｒ、Ｎｉ、Ｔａ、Ｗ、Ｃｏ、Ａｌ、Ｆｅ、Ｍｎ、ＣｒおよびＮｂよりなる群から選択された、少なくともいずれか１つの元素を含む酸化物を主成分とする抵抗変化膜２を備え、抵抗変化膜２には、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｖ、Ｔａ、Ｂ、Ｇａ、Ｉｎ、Ｔｌ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｓ、ＳｅおよびＴｅからなる群から選択される、少なくともいずれか１つの元素が、不純物元素として添加され、不純物元素は、主成分である酸化物を構成するＡｌまたは遷移金属元素より酸化物を生成する標準反応ギブスエネルギーの絶対値が大きいことを特徴とする。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリマット１０〜６０を含むメモリアレイをコの字型に配置し、メモリアレイが配置されていない空き領域にロジック回路９２およびアナログ回路９１を配置している。これにより、アナログ回路９１およびロジック回路９２などの周辺回路と電源パッド１０１およびデータパッド１００などのパッド帯との間で電源電圧および信号のやりとりが容易となる。また、アナログ回路９１については電源パッド１０１に近くなるため、電源配線抵抗による電圧降下を抑制でき、かつ電源パッド１０１付近でチャージポンプ用電源配線１０２と周辺回路用電源配線１０３とを分離することが可能となる。 （もっと読む）

【課題】不良セルによるリーク電流の伝播を抑制可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、直列接続された抵抗変化膜およびダイオードを含んだメモリセル（MC）を含む。メモリセルアレイ（MCA）は、第１、第２軸からなる直交座標面の各座標に配置されたメモリセルからなり、外周に沿った第１領域（DCA）および第１領域の外周と反対側に位置する第２領域（MCA）を有する。第１配線（BL）は、第１軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、一部が第２領域内に位置し、複数のメモリセルの第１端と接続されている。第２配線（DBL）は、第１軸に沿い、第１配線と同じ膜に由来し、第１領域内のみに位置し、複数のメモリセルの第１端と接続され、隣接するメモリセル同士の間で分断されている。第３配線（WL）は、第２軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、複数のメモリセルの第２端と接続されている。 （もっと読む）

【課題】 非選択セルに流れる逆方向バイアスの電流を低減することができ、かつ降伏現象への耐圧を増加し高電位でも対応可能な、ＲｅＲＡＭセルから構成されたメモリセルアレイを有する半導体メモリ装置を提供することを目的とする。
【解決手段】 本発明の実施形態による半導体メモリ装置におけるＲｅＲＡＭセルＭは、ビット線ＢＬとワード線ＷＬとの交差部かつ間に、それらビット線ＢＬとワード線ＷＬとに電気的に接続されるように形成されている。そして、ＲｅＲＡＭセルＭは、第１電極１、第１ダイオードＤ１、抵抗素子Ｒ、第２ダイオードＤ２、第２電極２の順番に、ビット線ＢＬからワード線ＷＬ方向にそれらが直列的に接続されて形成されている。 （もっと読む）

【課題】データ伝送速度を高めつつ、メモリ面積も縮小する。
【解決手段】メモリ領域１のビット線ＢＬは、Ｙ方向に延びて第１センスアンプ領域２に形成された第１センスアンプ回路ＳＡ１に接続される。ローカルデータ線ＬＤＱ、ＢＬＤＳが、第１センスアンプ領域２、配線領域５を介して第２センスアンプ領域３まで配設される。第２センスアンプ領域３の第２センスアンプ回路ＳＡ２からは、メインデータ線ＭＤＱ、ＢＭＤＱが、Ｘ方向に延びてメモリ領域１上に最上層のＭ４配線として配設される。 （もっと読む）

【課題】消費電流を削減することができ、安定的なセット／リセット動作を行うことができる半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、ワード線ＷＬとビット線ＢＬとの間に配置され且つ可変抵抗素子ＶＲを含むメモリセルＭＣを配列してなる。カラム制御回路２中のカレントミラー回路２ｂは、ビット線ＢＬに流れる電流を所定の上限値Ｉｃｏｍｐ以下に制限する。カレントミラー回路２ｂは、メモリセルＭＣに対する書込み動作又は消去動作が複数回繰り返し行われる場合に、ｐ回目の書き込み動作又は消去動作における上限値Ｉｃｏｍｐを、ｑ回目（ｑ＜ｐ）の書き込み動作又は消去動作における上限値Ｉｃｏｍｐよりも大きく設定する。 （もっと読む）

【課題】高耐圧かつ不揮発のスイッチ素子を提供する。
【解決手段】上記課題を解決するため本発明のスイッチ素子は、半導体基板中に作られたソース・ドレインと、前記半導体基板上に作られたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成され前記電荷蓄積層が凹みに接触するイオン伝導層と、前記イオン伝導層の上に形成され前記イオン伝導層の凹みに接触する電荷注入層と、前記イオン伝導層の両脇に形成されたパス制御端子を有する。 （もっと読む）

【課題】イレーズ時のトランジスタの閾値ロスを抑止可能で、イレーズ特性の向上を図ることが可能な半導体装置を提供する。
【解決手段】制御系は、非選択の第２のビットライン／ＢＬに接続されたメモリセル１１１−０，１１１−２に接続される隣接ワードワインＷＬ０，ＷＬ２の駆動信号を非活性化状態（ローレベル）に設定して、選択された第１のビットラインＢＬに接続されたメモリセル１１１−１に接続される選択ワードラインＷＬ１の駆動信号を活性化させた（ハイレベルに設定した）後、その選択ワードラインＷＬ１をフローティング状態に保持し、隣接ワードラインＷＬ０．ＷＬ２を活性化状態（ハイレベル）に振幅させ、隣接ワードラインＷＬ０，ＷＬ２と選択ワードラインＷＬ１の容量結合により、選択ワードラインＷＬ１をドライブさせ昇圧させる。 （もっと読む）

【課題】ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止する。
【解決手段】まず、ワード線ＷＬを零電位とし、スイッチ素子Ｓ１、Ｓ２がオン、オフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンし、スイッチ素子Ｓ２を介して、グラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する。スイッチ素子Ｓ２をオフする。ワード線を正電位ＶＤＤとする。ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）

【課題】チップ内のメモリプレーン数が増えてもロウデコーダ数の増加を抑える。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１及び第２メモリプレーン１１Ａ，１１Ｂ間に配置され、第１ＮＡＮＤブロックＢＫｉ内の第１ワード線ＷＬ０〜ＷＬｎ及び第３ＮＡＮＤブロックＢＫｉ内の第２ワード線ＷＬ０〜ＷＬｎに共通接続される第１転送トランジスタ１８と、第１メモリプレーン１１Ａの第２メモリプレーン１１Ｂ側とは反対側の第１端に配置され、第２ＮＡＮＤブロックＢＫ（ｉ＋１）内の第３ワード線ＷＬ０〜ＷＬｎに接続される第２転送トランジスタ１８と、第２メモリプレーン１１Ｂの第１メモリプレーン１１Ａ側とは反対側の第２端に配置され、第４ＮＡＮＤブロックＢＫ（ｉ＋１）内の第４ワード線ＷＬ０〜ＷＬｎに接続される第３転送トランジスタ１８とを備える。 （もっと読む）

【課題】アンチヒューズ素子への書き込み時にゲート電極に電流が分散して流れるのを抑制する。
【解決手段】ゲート電極３０２の一端からは引き出し配線２０４を引き出して端子２０２に接続するとともに、ゲート電極３０２の他端からは引き出し配線２０５を引き出して端子２０３に接続し、引き出し配線２０４の長さＬ２は、引き出し配線２０５の長さＬ１と異なるように設定する。 （もっと読む）

【課題】マルチドットフラッシュメモリの書き込み／消去の低消費電力化を図る。
【解決手段】本発明の例に係わるマルチドットフラッシュメモリは、書き込み／消去の対象となる選択されたフローティングゲートの左側に存在するビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の電位V2(1), V2(2), V2(3),…を、V2(1)>V2(2)>V2(3)>…とし、選択されたフローティングゲートの右側に存在するビット線ＢＬ１４，ＢＬ１５，ＢＬ１６，…の電位V1(1), V1(2), V1(3),…を、V1(1)<V1(2)<V1(3)<…とする。但し、V2(1)は、プラス電位、V1(1)は、マイナス電位である。また、ビット線の電位は、選択されたフローティングゲートから離れるに従い、０Ｖに収束する。 （もっと読む）

【課題】正常に動作する相変化メモリ記憶装置を提供する。
【解決手段】第１の方向に延伸し、互いに平行な複数の第１の配線２９−１と、第１の方向と垂直な第２の方向に延伸し、第１の配線と立体交差し、且つ互いに平行な複数の第２の配線２９−２と、第１の配線と第２の配線とが立体交差する各領域に設けられ、一端が第１の配線に接続され、且つ他端が第２の配線に接続され、可変抵抗素子２６及び非オーミック素子２７が直列接続されたメモリセル構造２８と、を備え、最も端の第１の配線の少なくとも一部が切断されている。 （もっと読む）

【課題】本発明は、誤書き込みの危険性を増すことなく、データ消去特性のばらつきを抑えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、前記複数の第１の配線に交差する複数の第２の配線、並びに前記複数の第１及び第２の配線の各交差部に配置された可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、所定の前記メモリセルを選択し、この選択メモリセルへのアクセス経路長に応じて指数関数的にパルス幅を増減させたデータ消去のための消去パルスを生成し、この選択メモリセルに供給する制御手段とを備えることを特徴とする。 （もっと読む）

【課題】周辺回路の占有面積の増大を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交差部に配置され可変抵抗素子Ｒ及び双方向ダイオードＤにて構成されたメモリセルＭと、一つのワード線ＷＬを選択する第１デコーダ回路１３と、一つのビット線ＢＬを選択する第２デコーダ回路１４と、選択されたワード線、非選択のワード線ＷＬ、選択されたビット線ＢＬ、及び非選択のビット線ＢＬの電圧を各々制御する電圧制御回路１５とを備える。可変抵抗素子Ｒは、印加される電圧の極性により抵抗値を変化させるように構成されている。電圧制御回路１５は、選択されたワード線ＷＬに電圧パルスを印加し且つ選択されたビット線ＢＬの一端に所定容量のキャパシタ１５３を接続するように構成されている。 （もっと読む）

【課題】高アスペクト比のコンタクトホールを容易な加工で形成可能な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、基板１０上に第１の加工層を形成する工程と、第１の加工層に第１のコンタクトホールＣＳ１を形成する工程と、第１のコンタクトホールＣＳ１内に犠牲膜４２ａを埋め込む工程と、犠牲膜４２ａが埋め込まれた第１のコンタクトホールＣＳ１上に第２の加工層４４を形成する工程と、犠牲膜４２ａ上の第２の加工層４４に犠牲膜４２ａに達する第２のコンタクトホールＣＳ２を形成する工程と、第２のコンタクトホールＣＳ２を通じて第１のコンタクトホールＣＳ１内から犠牲膜４２ａを除去し、第１のコンタクトホールＣＳ１と第２のコンタクトホールＣＳ２とを連通させる工程と、を備えた。 （もっと読む）