【課題】ドライバ領域の増加を最小限に抑え、抵抗変化メモリの三次元化を実現する。
【解決手段】本発明の抵抗変化メモリは、半導体基板１１上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、第１乃至第（ｎ＋１）導電線Ｌ１（１），Ｌ２（１），…Ｌ（ｎ＋１）（１）を駆動する第１乃至第（ｎ＋１）ドライバＤｒ１（１），Ｄｒ２（１）とを備える。第１乃至第（ｎ＋１）ドライバＤｒ１（１），Ｄｒ２（１）のサイズは、第１ドライバから第（ｎ＋１）ドライバに向かって次第に大きくなる。 （もっと読む）

【課題】周囲の不要なセルから受ける影響を低減出来る半導体記憶装置を提供する。
【解決手段】第１信号線と、第２信号線と、前記第１信号線に隣接しつつ形成された第１ダミー配線ＦＡＴ＿ＤＭＹ＿ＢＬと、前記第２信号線に隣接しつつ形成された第２ダミー配線ＦＡＴ＿ＤＭＹ＿ＷＬと、前記第１信号線と前記第２信号線とが交差する第１領域に設けられ、前記第１信号線と前記第２信号線によって電圧が印加されるメモリセルＭＣと、前記第１ダミー配線と前記第２ダミー配線とが交差する第２領域に設けられ、前記第１ダミー配線と前記第２ダミー配線とによって電圧が印加される第１ダミーセルと、前記第１、第２信号線に電圧印加可能なデコーダとを具備し、前記第１、第２ダミー配線の電位は、前記第１ダミーセルに逆バイアスが生じるように固定される。 （もっと読む）

プログラマブルメモリアレイ回路アーキテクチャ（例えば、ＰＲＯＭ、ＯＴＰＲＯＭ、及び他のそのようなプログラマブル不揮発メモリ等）を効果的に実施するための技術及び回路が開示される。回路は、メモリビットセルのアレイを有するアンチヒューズ方式を用いる。各ビットセルは、プログラム装置と、電流経路絶縁ウェルを有して構成され、メモリセル状態を記憶するアンチヒューズ素子とを有する。行／列選択回路、電力選択器回路、及び／又は読出回路とともに使用されるビットセル構造は、高密度のメモリアレイ回路設計及びレイアウトを可能にする。
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【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する不揮発性メモリにおいて、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供する。
【解決手段】読み出し対象の第１のメモリ層の第１のメモリセルに接続された第１のワード線を第１の電圧レベルに駆動すると共に、前記第１のメモリセルに接続された第１のビット線を共有する第２のメモリ層の第２のメモリセルに接続された第２のワード線を第２の電圧レベルに駆動するワード線駆動手段と、前記第１のビット線を前記第２の電圧レベルにバイアスすると共に、前記第１のワード線を共有する第３のメモリ層の第３のメモリセルに接続された第２のビット線を前記第１の電圧レベルにバイアスするビット線バイアス手段とを備える。 （もっと読む）

【課題】本発明の実施形態は、誤動作が生じる確率を抑え、かつ消費電力を低減させることができる不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、第１の配線と、前記第１の配線と対向する位置に在る第２の配線と、前記第１の配線と前記第２の配線との間に在り、前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により、第１の抵抗率を有する第１の状態と、前記第１の抵抗率よりも、より高い第２の抵抗率を有する第２の抵抗状態との間を可逆的に変化することが可能な可変抵抗層とを備え、前記可変抵抗層は、炭素と珪素の化合物を主成分とし、且つ水素を含むことを特徴とする不揮発性半導体記憶装置が提供される。 （もっと読む）

【課題】ロジック回路を増やすことなく、第三者がメモリセルにアクセスできずかつ必要な場合にはいつでもアクセス可能なメモリセルを有する記憶装置を提供する。
【解決手段】本実施形態は、第１のメモリセルと、第２のメモリセルと、を有し、第２のメモリセルに設けられた第２のトランジスタの第２のチャネルが酸化物半導体膜からなる記憶装置であって、第２のメモリセルからのデータの読み出しは第２のトランジスタに紫外線を照射している時に行われる記憶装置によって解決する。 （もっと読む）

【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。 （もっと読む）

【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。
【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。 （もっと読む）

【課題】複数のエリアを有する半導体システムにおいて不使用エリアにおける消費電力を削減する。
【解決手段】内部電源発生回路７０ｂ〜７０ｄを其々有する複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦと、を備えた半導体システムであって、前記インターフェースチップＩＦはコアチップＣＣ０〜ＣＣ７の不使用チップ情報ＤＥＦを保持する不使用チップ情報保持回路３３を備える。コアチップＣＣ０〜ＣＣ７は其々対応する不使用チップ情報ＤＥＦを不使用チップ情報保持回路３３から受け、該不使用チップ情報ＤＥＦが不使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを非活性とし、使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを活性とする。これにより、不使用チップにおける無駄な電力消費が削減される。 （もっと読む）

【課題】消費電流の低減及び回路の省スペース化を実現する不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】書き込み電圧の印加によって状態が変化するメモリ素子及び第１配線からメモリ素子を介して第２配線に流れる電流を順方向として流す整流素子を含む直列回路により形成された複数のメモリセルを有するメモリセルアレイと、外部電源電圧を昇圧又は降圧して、第１電圧、第１電圧よりも低い第２電圧、第２電圧よりも低い第３電圧、及び第３電圧よりも低く、第１電圧との電位差が書き込み電圧となる第４電圧を、それぞれ生成する電源電圧と、データ書き込み時に、選択第１配線に第１電圧を印加し、非選択第２配線に第２電圧を印加し、非選択第１配線に第３電圧を印加し、選択第２配線に第４電圧を印加するドライバ回路とを有し、第２電圧は、外部電源電圧よりも低いことを特徴とする。 （もっと読む）

【課題】素子分離絶縁膜上に引き出したワード線がシリサイド層形成時に断線するのを防止する。
【解決手段】メモリセルトランジスタを形成する領域の外側では、広い範囲にわたり素子分離絶縁膜２ａが形成されている。素子分離絶縁膜２ａの表面に、ワード線ＷＬと直交する方向に溝状の凹部２ｂを複数本形成する。この上部にワード線ＷＬを形成すると、凹部２ｂ内にワード線ＷＬを構成する第２導電膜である多結晶シリコン膜が埋め込まれる。ワード線ＷＬを形成後に、ワード線上部にシリサイド層を形成する。このとき、シリサイド反応に必要なシリコンは凹部２ｂ内から不足分が供給できるので、断線の発生を防止できる。 （もっと読む）

【課題】 ベリファイ動作を高速化し、データの書き込み速度を向上する。
【解決手段】 メモリセルＭＣは、第１閾値電圧乃至第ｎ閾値電圧（ｎは２以上の自然数）により、データを記憶する。制御回路７は、入力データに応じて前記メモリセルに前記第１乃至第ｎ閾値電圧のいずれかを書き込む。制御回路７は、第１回目の書き込み動作により、メモリセルに第ｎ閾値電圧、第（ｎ−１）閾値電圧…第（ｎ−ｋ＋１）閾値電圧のｋ値の閾値電圧に書き込み、第２回目の書き込み動作により、メモリセルに第（ｎ−ｋ）閾値電圧、第（ｎ−ｋ−１）閾値電圧…第（ｎ−２ｋ＋１）閾値電圧のｋ値の閾値電圧に書き込み、第ｎ／ｋ回目の書き込み動作により、メモリセルに第ｋ閾値電圧、第（ｋ−１）閾値電圧…第２閾値電圧の（ｋ−１）値の閾値電圧を書き込む。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】複数の記憶素子が直列に接続され、複数の記憶素子の一は、第１〜第３のゲート電極、第１〜第３のソース電極、および第１〜第３のドレイン電極を有する第１〜第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第１のドレイン電極と、第３のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置。 （もっと読む）

【課題】メモリセル領域と高電圧トランジスタとの高濃度不純物拡散領域を同時にイオン注入で形成し、且つ高電圧トランジスタ側の方が浅くなるように形成する。
【解決手段】シリコン基板１にメモリセル領域にゲート電極ＭＧ、ＳＧを形成し（図３（ｂ））、周辺回路領域にゲート電極ＰＧ（図３（ｃ））を形成する。周辺回路領域のゲート電極ＰＧは、高電圧トランジスタについては厚い膜厚のゲート絶縁膜１１が形成されている。ゲート絶縁膜１１を残した状態でＴＥＯＳ酸化膜９を成膜し、スペーサ加工をする。この時、スペーサ９ａを形成すると共に、ゲート絶縁膜１１を半分程度エッチングして１１ａとする。ＴＥＯＳ酸化膜１０を形成後に高濃度不純物拡散領域１ｄ、１ｅをイオン注入で深さｄ１、ｄ２で形成する。高電圧トランジスタについてはゲート絶縁膜１１ａを介して行うので、浅く形成される。 （もっと読む）

【課題】１つのメモリセルアレイの２つの異なるブロックに対して並行して読み出しや書き込み等の制御動作をすることが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１または第３のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフし、且つ、第２または第４のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフする。 （もっと読む）

【課題】本発明は、安価な半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、相変化メモリと、電磁波を交流の電気信号に変換するアンテナと、アンテナから供給される交流の電気信号を基に電源電位を生成し、生成した電源電位を相変化メモリに供給する電源回路を有する。相変化メモリは、第１の方向に延在するビット線、第１の方向と垂直な第２の方向に延在するワード線及びビット線とワード線の間に設けられた相変化層を有する。 （もっと読む）

【課題】ダイナミック放電読み出しで誤動作防止のためにセンスタイミングの適正制御を自動で行う。
【解決手段】センスアンプ７は、メモリセルＭＣ内のメモリセル抵抗Ｒｃｅｌｌの一方の電極が接続されたビット線ＢＬの放電電位（Ｖｏ）を参照電位（／Ｖｏ）と比較することにより、記憶情報を検出する。レプリカ回路として、レプリカセンスアンプと、レプリカセルＲｅｐＣ（レプリカ抵抗Ｒｒｅｐ）が設けられている。レプリカ抵抗Ｒｒｅｐは、記憶素子としてのメモリセル抵抗Ｒｃｅｌｌを模したレプリカ素子である。レプリカセンスアンプ７Ｐは、レプリカ素子の放電速度に応じてセンスアンプ７のセンスタイミングを制御する。 （もっと読む）

【課題】書き込み動作と消去動作との干渉を防止し、誤書き込みの発生を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線の各交差部に設けられ同一極性の電圧印加によってデータの書き込みと消去を行う複数のメモリセルからなるメモリセルアレイと、選択された第１及び第２の配線を介してメモリセルに対してセットパルス／リセットパルスを供給する書き込み回路とを備え、リセットパルスの電圧の大きさ及び電圧印加時間の組み合わせの集合であるリセット領域は、電圧の大きさ及び電圧印加時間の関係が負の相関関係を持つ領域であり、書き込み回路は、消去動作時、リセットパルスを、その電圧の大きさ及び電圧印加時間をリセット領域の範囲内で増減させながら、選択メモリセルに対してデータが消去されるまで繰り返し供給する。 （もっと読む）

【課題】従来のメモリ素子とは異なり、軟化又は溶融といった状態変化を利用したメモリ素子を提供し、メモリ容量が増大されたメモリ装置を提供することを課題とする。
【解決手段】一対の電極間に、ガラス転移温度が異なる複数のメモリ材料層を積層させたメモリ素子である。ガラス転移温度は１０℃以上の差があると好ましい。このようなメモリ素子に電圧を印加することで、複数のメモリ材料層を一つずつ軟化又は溶融させる。このような構成により、メモリ容量が３値以上となり増大される。 （もっと読む）