半導体記憶装置
【課題】参照信号と比較して記憶情報を読み出す際に、誤読み出しを低減する。
【解決手段】半導体記憶装置は、抵抗値の変化によって“０”データ及び“１”データを記憶する可変抵抗素子２１と、可変抵抗素子２１のデータを判定するための参照電流を生成し、かつ“０”データを記憶する可変抵抗素子のアドミッタンスと、“１”データを記憶する可変抵抗素子のアドミッタンスとの中間のアドミッタンスを有する電流生成回路３０と、可変抵抗素子２１に接続された第１の入力端子と、電流生成回路３０に接続された第２の入力端子とを有し、かつ第１及び第２の入力端子の電流を比較するセンスアンプ１７とを含む。
【解決手段】半導体記憶装置は、抵抗値の変化によって“０”データ及び“１”データを記憶する可変抵抗素子２１と、可変抵抗素子２１のデータを判定するための参照電流を生成し、かつ“０”データを記憶する可変抵抗素子のアドミッタンスと、“１”データを記憶する可変抵抗素子のアドミッタンスとの中間のアドミッタンスを有する電流生成回路３０と、可変抵抗素子２１に接続された第１の入力端子と、電流生成回路３０に接続された第２の入力端子とを有し、かつ第１及び第２の入力端子の電流を比較するセンスアンプ１７とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えばメモリセルに可変抵抗素子を用い、この可変抵抗素子を流れる電流によって情報の書き込みを行う半導体記憶装置に関する。
【背景技術】
【０００２】
近年、記憶素子として可変抵抗素子を利用した半導体メモリ、例えばＭＲＡＭ（magnetic random access memory）が注目され開発が行われている。ＭＲＡＭは、磁化方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。特に、トンネル磁気抵抗（ＴＭＲ:Tunneling Magnetoresistive）効果を利用したＴＭＲ素子は大きな抵抗変化を得られる。
【０００３】
ＴＭＲ素子は、２つの強磁性層で１つの非磁性層（絶縁層）を挟んだ構造を持つ。一方の強磁性層（ピンド層）の磁化方向は固定されているが、他方の強磁性層（フリー層）の磁化方向は固定されておらず、ピンド層の磁化方向に対してフリー層の磁化方向は平行もしくは反平行になっている。ＴＭＲ効果とは、これら２つの磁化方向の相対的な関係（平行／反平行）により、ＴＭＲ素子の抵抗が変化する現象である。具体的には、フリー層の磁化方向がピンド層に対して平行の場合に絶縁層を通して電流が流れやすくなり（抵抗が小さくなり）、反平行な場合に電流が流れにくくなる（抵抗が大きくなる）。２つの磁化方向の相対的な関係を“０”もしくは“１”に対応させれば、ＴＭＲ素子に書き込まれたデータを抵抗に応じて読み取ることのできる記憶素子を作ることができる。
【０００４】
ＴＭＲ素子では、フリー層とピンド層との磁化方向が平行か反平行かによって、抵抗値Ｒmin、Ｒmax（Ｒmax＞Ｒmin）を持つ。ＭＲＡＭにおける読み出し動作は、読み出し対象のメモリセルに読み出し電流を流す、もしくは、読み出し電圧を印加することによりＴＭＲ素子の抵抗値に対応する電圧の変化もしくは電流の変化を参照信号と比較して読み出さねばならない。参照信号を生成するには、外部回路から作成する方式と、あらかじめ“０”／“１”データの書き込まれた参照セルから作成する方式とがあるが、外部回路から作成する方式では、余分なスペースと電力を消費し、またＴＭＲ素子の抵抗に存在する温度特性に追随するような特性を再現しなければならないという課題を有する。
【０００５】
したがって、参照信号を利用してＭＲＡＭの読み出しを行うとしても、ＴＭＲ素子を利用した形で参照信号を生成することが望ましい。この参照信号を生成するには、ＴＭＲ素子の中間抵抗Ｒmid＝（Ｒmax＋Ｒmin）／２を利用する方式が開示されている（特許文献１）。しかしながら、この方式では、参照電流は、抵抗値Ｒminを流れる電流と抵抗値Ｒmaxを流れる電流との中間にはならず、結果としてセンスマージンを大きく失ってしまう。
【０００６】
また、いわゆるスピン注入方式を用いたＭＲＡＭでは、読み出し動作も書き込み動作と同じようにＴＭＲ素子に電流を流すので、読み出し時に誤って書き込みが行われてしまう（リードディスターブ）可能性が高くなる。特に、読み出し時に参照セルから参照電流を作り出す方式では、この参照セルが読み出し対象であるセルに比較して頻繁にアクセスされるため、リードディスターブを受ける確率が高くなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００５−５０１３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、参照信号と比較して記憶情報を読み出す際に、誤読み出しを低減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体記憶装置は、抵抗値の変化によって“０”データ及び“１”データを記憶する可変抵抗素子と、前記可変抵抗素子のデータを判定するための参照電流を生成し、かつ“０”データを記憶する可変抵抗素子のアドミッタンスと、“１”データを記憶する可変抵抗素子のアドミッタンスとの中間のアドミッタンスを有する電流生成回路と、前記可変抵抗素子に接続された第１の入力端子と、前記電流生成回路に接続された第２の入力端子とを有し、かつ前記第１及び第２の入力端子の電流を比較するセンスアンプとを具備する。
【発明の効果】
【００１０】
本発明によれば、参照信号と比較して記憶情報を読み出す際に、誤読み出しを低減することが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るＭＲＡＭの構成を示すブロック図。
【図２】１個のメモリユニットＢＬＵの構成を示す回路図。
【図３】ＭＴＪ素子２１の構成を示す概略図。
【図４】ＭＴＪ素子２１の低抵抗状態及び高抵抗状態を示す図。
【図５】中間アドミッタンスＹmidを生成する回路図。
【図６】参照電流生成回路３０に流れる電流パスを示す回路図。
【図７】本発明の第２の実施形態に係る１個のメモリユニットＢＬＵの構成を示す回路図。
【図８】参照電流生成回路３０に流れる電流パスを示す回路図。
【図９】ＲｅＲＡＭに用いられる可変抵抗素子２１の構成を示す概略図。
【図１０】ＰＣＲＡＭに用いられる可変抵抗素子２１の構成を示す概略図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化型メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、このＭＴＪ素子の磁化配列により情報を記憶する。
【００１４】
図１は、本発明の第１の実施形態に係るＭＲＡＭの構成を示すブロック図である。本実施形態のＭＲＡＭは、ＭＴＪ素子に直接に書き込み電流を供給し、この書き込み電流の向きによってＭＴＪ素子に情報を記録する、いわゆるスピン注入型のＭＲＡＭである。
【００１５】
ＭＲＡＭは、２個のメモリセルアレイ１１−１及び１１−２を備えている。各メモリセルアレイ１１は、ビット線を単位とする複数のメモリユニット（ＢＬユニット）ＢＬＵを備えている。図１では、簡略化のために、メモリセルアレイ１１−１が４個のメモリユニットＢＬＵ＜０：３＞を備え、メモリセルアレイ１１−１が４個のメモリユニットＢＬＵ＜４：７＞を備えた構成を例示している。各メモリユニットＢＬＵは、複数のメモリセルを備えている。
【００１６】
各メモリセルアレイ１１には、それぞれがカラム方向に延在するように、複数のビット線ＢＬＲ、及び複数のビット線ＢＬＬが配設されている。ビット線ＢＬＲ及びＢＬＬはそれぞれ、メモリユニットＢＬＵと同じ数分用意され、各メモリユニットＢＬＵにビット線ＢＬＲ及びＢＬＬが１本ずつ配設される。
【００１７】
各メモリセルアレイ１１には、それぞれがロウ方向に延在するように、（Ｎ＋１）本のワード線ＷＬ＜０：Ｎ＞、及び４本のダミーワード線ＤＷＬ＜０：４＞が配設されている。Ｎは、０又は１以上の自然数である。
【００１８】
ロウデコーダ１２には、ワード線ＷＬ＜０：Ｎ＞、及びダミーワード線ＤＷＬ＜０：４＞が接続されている。メモリセルアレイ１１−１用のロウデコーダを「１２−１」、メモリセルアレイ１１−２用のロウデコーダを「１２−２」として参照符号を付している。ロウデコーダ１２は、書き込み動作、読み出し動作、及び消去動作時に、外部から供給されるアドレスに基づいて、ワード線ＷＬ＜０：Ｎ＞、及びダミーワード線ＤＷＬ＜０：４＞の選択処理を行う。
【００１９】
メモリユニットＢＬＵ＜０：３＞に配設されたビット線ＢＬＲ０〜ＢＬＲ３はそれぞれ、カラムゲート１３−１を介して共通配線ＣＬ−１に接続されている。メモリユニットＢＬＵ＜０：３＞に配設されたビット線ＢＬＬ０〜ＢＬＬ３はそれぞれ、カラムゲート１４−１を介して共通配線ｂＣＬ−１に接続されている。
【００２０】
メモリユニットＢＬＵ＜４：７＞に配設されたビット線ＢＬＲ４〜ＢＬＲ７はそれぞれ、カラムゲート１３−２を介して共通配線ＣＬ−２に接続されている。メモリユニットＢＬＵ＜４：７＞に配設されたビット線ＢＬＬ４〜ＢＬＬ７はそれぞれ、カラムゲート１４−２を介して共通配線ｂＣＬ−２に接続されている。
【００２１】
なお、カラムゲート１３及び１４はそれぞれ、各メモリユニットＢＬＵに対応して設けられている。各カラムゲートは、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなり、そのゲートはカラムデコーダ（図示せず）に接続されている。選択されたメモリユニットＢＬＵに接続されたカラムゲートがカラムデコーダによってオンされることで、この選択されたメモリユニットＢＬＵに対して、書き込み動作、読み出し動作、及び消去動作が実行される。
【００２２】
共通配線ＣＬ−１及びＣＬ−２には、センスアンプ回路１７が接続されている。センスアンプ回路１７は、２個のクランプトランジスタ１７−１及び１７−２と、センスアンプＳＡを備えている。クランプトランジスタ１７−１及び１７−２はそれぞれ、例えばＮチャネルＭＯＳＦＥＴからなる。クランプトランジスタ１７−１のソースは共通配線ＣＬ−１に接続され、そのドレインはセンスアンプＳＡの第１の入力端子に接続されている。クランプトランジスタ１７−２のソースは共通配線ＣＬ−２に接続され、そのドレインはセンスアンプＳＡの第２の入力端子に接続されている。クランプトランジスタ１７−１及び１７−２のゲートにはそれぞれ、クランプ電圧Ｖｃが供給される。このクランプ電圧Ｖｃを制御することで、クランプトランジスタ１７−１及び１７−２はそれぞれ、読み出し時に、共通配線ＣＬ−１及びＣＬ−２を所望の電圧に設定することができる。
【００２３】
センスアンプＳＡは、読み出し時に、第１の入力端子と第２の入力端子との電流を比較する。具体的には、センスアンプＳＡの一方の入力端子には、読み出し対象のメモリセルのデータに応じた読み出し電流が供給され、他方の入力端子には、参照電流が供給される。センスアンプＳＡは、これら読み出し電流と参照電流とを比較することで、読み出し対象のメモリセルから読み出されたデータを検知する。
【００２４】
共通配線ＣＬ−１には、ドライバ（書き込み回路）１５−１の出力が接続されている。ドライバ１５−１の入力は、端子Ｄ_Ｌに接続されている。共通配線ｂＣＬ−１には、ドライバ（書き込み回路）１６−１の出力が接続されている。ドライバ１６−１の入力は、端子ｂＤ_Ｌに接続されている。書き込み時に、ドライバ１５−１及び１６−１は、ビット線ＢＬＲとビット線ＢＬＬとの間に、データに応じた双方向の書き込み電流を供給する。
【００２５】
同様に、共通配線ＣＬ−２には、ドライバ（書き込み回路）１５−２の出力が接続されている。ドライバ１５−２の入力は、端子Ｄ_Ｒに接続されている。共通配線ｂＣＬ−２には、ドライバ（書き込み回路）１６−２の出力が接続されている。ドライバ１６−２の入力は、端子ｂＤ_Ｒに接続されている。書き込み時に、ドライバ１５−２及び１６−２は、ビット線ＢＬＲとビット線ＢＬＬとの間に、データに応じた双方向の書き込み電流を供給する。
【００２６】
図２は、１個のメモリユニットＢＬＵの構成を示す回路図である。メモリユニットＢＬＵは、（Ｎ＋１）本のワード線ＷＬ＜０：Ｎ＞に対応した（Ｎ＋１）個のメモリセルＭＣと、４本のダミーワード線ＤＷＬ＜０：３＞に対応した４個のダミーセルＤＣ０〜ＤＣ３とを備えている。また、メモリユニットＢＬＵには、２本のビット線ＢＬＲ及びＢＬＬの他に、さらに３本目のビット線ＢＬＤが配設されている。ビット線ＢＬＤには、接地電圧ＶＳＳが供給される。
【００２７】
各メモリセルＭＣは、可変抵抗素子としてのＭＴＪ（Magnetic Tunnel Junction）素子２１、及び選択トランジスタ２２を備えている。選択トランジスタ２２は、例えばＮチャネルＭＯＳＦＥＴから構成される。ＭＴＪ素子２１の一端は、ビット線ＢＬＬ（ＢＬＲ）に接続され、その他端は、選択トランジスタ２２の電流経路の一端に接続されている。選択トランジスタ２２の電流経路の他端は、ビット線ＢＬＲ（ＢＬＬ）に接続され、そのゲートは、ワード線ＷＬに接続されている。
【００２８】
本実施形態では、ＭＴＪ素子２１の一端がビット線ＢＬＬに接続される２個のメモリセルと、ＭＴＪ素子２１の一端がビット線ＢＬＲに接続される２個のメモリセルとをカラム方向に沿って交互に配置することで、８Ｆ２のサイズのメモリセルを実現している。「Ｆ」は、最小加工寸法（minimum feature size）である。なお、メモリセルＭＣの配列方法については、特に制限はない。
【００２９】
図３は、ＭＴＪ素子２１の構成を示す概略図である。ＭＴＪ素子２１は、下部電極２３、固定層２４、中間層２５、記録層（自由層ともいう）２６、及び上部電極２７が順に積層されて構成されている。なお、ＭＴＪ素子２１を構成する層は、積層順序が逆転していても構わない。
【００３０】
固定層２４は、強磁性材料からなり、その磁化方向が固定されている。例えば、固定層２４に隣接して反強磁性層（図示せず）を設けることで、固定層２４の磁化方向を固定することができる。記録層２６は、強磁性材料からなり、その磁化方向が可変である。中間層２５は、非磁性材料からなり、具体的には、非磁性金属、非磁性半導体、絶縁体などを用いることが可能である。中間層２５として絶縁体を用いた場合はトンネルバリア層と呼ばれ、中間層２５として金属を用いた場合はスペーサ層と呼ばれる。
【００３１】
固定層２４及び記録層２６の容易磁化方向は膜面に垂直であってもよいし（垂直磁化）、膜面に平行であってもよい（面内磁化）。垂直磁化型の場合、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【００３２】
ＭＴＪ素子２１へのデータの書き込みは、ＭＴＪ素子２１に直接に書き込み電流を供給するスピン注入方式によって行われる。また、データに応じて書き込み電流の向き変えることで、ＭＴＪ素子２１を低抵抗状態、或いは高抵抗状態に設定する。
【００３３】
図４（ａ）及び（ｂ）はそれぞれ、ＭＴＪ素子２１の低抵抗状態及び高抵抗状態を示す図である。固定層２４と記録層２６との磁化配列が平行となる平行状態（低抵抗状態）の時は、ＭＴＪ素子２１の抵抗値は最も小さくなり、この場合を“０”データと規定する。また、平行状態のＭＴＪ素子２１の抵抗値を「Ｒmin」と表記する。
【００３４】
一方、固定層２４と記録層２６との磁化配列が反平行となる反平行状態（高抵抗状態）の時は、ＭＴＪ素子２１の抵抗値は最も大きくなり、この場合を“１”データと規定する。また、反平行状態のＭＴＪ素子２１の抵抗値を「Ｒmax」と表記する。
【００３５】
ＭＴＪ素子２１に“０”データを書き込む場合は、図３の上から下に向かって、すなわち記録層２６から固定層２４に向かって書き込み電流を供給する。一方、ＭＴＪ素子２１に“１”データを書き込む場合は、図３の下から上に向かって、すなわち固定層２４から記録層２６に向かって書き込み電流を供給する。なお、固定層２４と記録層２６との積層順序が逆の場合は、それにあわせて書き込み電流の方向も逆になる。
【００３６】
データの読み出しは、ＭＴＪ素子２１に単方向の読み出し電流を供給することで行われる。“（Ｒmax−Ｒmin）／Ｒmin”で定義される値を磁気抵抗比（ＭＲ比）と呼ぶ。磁気抵抗比はＭＴＪ素子２１を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。このＭＲ比に起因する読み出し電流の大きさを検知することで、ＭＴＪ素子２１に記憶された情報の読み出しを行なう。読み出し動作時にＭＴＪ素子２１に流す読み出し電流は、スピン注入により記録層２６の磁化が反転する電流よりも十分小さい電流値に設定する。
【００３７】
ところで、読み出し時のビット線電圧をＶｂとすると、抵抗値ＲminのＭＴＪ素子に流れる読み出し電流Ｉ０と、抵抗値ＲmaxのＭＴＪ素子に流れる読み出し電流Ｉ１とはそれぞれ、以下の式で表される。「＊」は、乗算記号である。
【００３８】
Ｉ０＝（１／Ｒmin）＊Ｖｂ
Ｉ１＝（１／Ｒmax）＊Ｖｂ
従って、参照電流Ｉrefを読み出し電流Ｉ０及びＩ１の中間に設定することで、読み出し電流Ｉ０及びＩ１の判定においてセンスマージンを大きくすることができるため、誤読み出しを低減することが可能となる。読み出し電流Ｉ０及びＩ１の中間の参照電流Ｉrefを生成するには、以下の式に示す中間アドミッタンスＹmidを生成する必要がある。
【００３９】
Ｙmid＝（Ｒmax＋Ｒmin）／２Ｒmax＊Ｒmin
すなわち、“０”データを記憶するＭＴＪ素子（抵抗値ＲminのＭＴＪ素子）のアドミッタンスＹmin＝１／Ｒmin、“１”データを記憶するＭＴＪ素子（抵抗値ＲmaxのＭＴＪ素子）のアドミッタンスＹmax＝１／Ｒmaxであるため、Ｙmid＝（Ｙmin＋Ｙmax）／２を計算することで、上記中間アドミッタンスＹmidが得られる。
【００４０】
図５は、中間アドミッタンスＹmidを生成する回路図である。端子Ｔ１及びＴ２間には、直列に接続された２個の抵抗Ｒmaxが接続されている。また、端子Ｔ１及びＴ２間には、２個の抵抗Ｒmaxと並列になるようにして、直列に接続された２個の抵抗Ｒminが接続されている。図５中のノードＡは、必ずしも短絡する必要はない。
【００４１】
ここで、メモリユニットＢＬＵは、読み出し時にセンスアンプＳＡによって使用される参照電流を生成する参照電流生成回路３０を備えている。参照電流生成回路３０は、４個のダミーセルＤＣ０〜ＤＣ３によって構成されている。そして、これらダミーセルＤＣ０〜ＤＣ３は、図５に示す中間アドミッタンス生成回路を構成している。ダミーセルＤＣ０〜ＤＣ３の構造はそれぞれ、メモリセルＭＣと同じである。
【００４２】
図２に示すように、ダミーセルＤＣ０に含まれるＭＴＪ素子（抵抗素子）３１の一端は、ビット線ＢＬＬに接続され、その他端は選択トランジスタ３２の電流経路の一端に接続されている。選択トランジスタ３２の電流経路の他端は、ビット線ＢＬＤに接続され、そのゲートは、ダミーワード線ＤＷＬ０に接続されている。ＭＴＪ素子３１は、抵抗値Ｒminに設定される。
【００４３】
ダミーセルＤＣ１に含まれるＭＴＪ素子（抵抗素子）３３の一端は、ビット線ＢＬＤに接続され、その他端は選択トランジスタ３４の電流経路の一端に接続されている。選択トランジスタ３４の電流経路の他端は、ビット線ＢＬＬに接続され、そのゲートは、ダミーワード線ＤＷＬ１に接続されている。ＭＴＪ素子３３は、抵抗値Ｒmaxに設定される。
【００４４】
ダミーセルＤＣ２に含まれるＭＴＪ素子（抵抗素子）３５の一端は、ビット線ＢＬＬに接続され、その他端は選択トランジスタ３６の電流経路の一端に接続されている。選択トランジスタ３６の電流経路の他端は、ビット線ＢＬＲに接続され、そのゲートは、ダミーワード線ＤＷＬ２に接続されている。ＭＴＪ素子３５は、抵抗値Ｒmaxに設定される。
【００４５】
ダミーセルＤＣ３に含まれるＭＴＪ素子（抵抗素子）３７の一端は、ビット線ＢＬＲに接続され、その他端は選択トランジスタ３８の電流経路の一端に接続されている。選択トランジスタ３８の電流経路の他端は、ビット線ＢＬＬに接続され、そのゲートは、ダミーワード線ＤＷＬ３に接続されている。ＭＴＪ素子３７は、抵抗値Ｒminに設定される。
【００４６】
このような接続関係を有するダミーセルＤＣ０〜ＤＣ３は、図５に示す中間アドミッタンス生成回路を構成している。よって、ダミーセルＤＣ０〜ＤＣ３は、読み出し電流Ｉ０及びＩ１の中間の参照電流Ｉrefを生成することができる。
【００４７】
（動作）
次に、このように構成されたＭＲＡＭの動作について説明する。本実施形態のＭＲＡＭは、メモリセルアレイ１１−１及び１１−２のうち一方に対して読み出し処理が発生した場合、もう一方は参照電流Ｉrefを生成するために使用される。動作の説明においては、メモリセルアレイ１１−１に含まれるメモリユニットＢＬＵ＜０＞からデータを読み出す場合を例にあげて説明する。
【００４８】
まず、ビット線ＢＬＲ０に接続されたカラムゲート１３−１がカラムデコーダ（図示せず）によってオンされ、これにより、メモリユニットＢＬＵ＜０＞が共通配線ＣＬ−１に接続される。ビット線ＢＬＬ０に接続されたカラムゲート１４−１は、オフされる。続いて、クランプトランジスタ１７−１のゲートに所望のクランプ電圧Ｖｃが印加され、これにより、クランプトランジスタ１７−１は、ビット線ＢＬＲ０を所望の読み出し電圧Ｖｂに設定する。なお、この時、クランプトランジスタ１７−１のドレインには、センスアンプＳＡによって電源電圧ＶＤＤが印加されている。
【００４９】
また、ビット線ＢＬＬ０に接続されたカラムゲート１４−１がカラムデコーダによってオンされ、これにより、メモリユニットＢＬＵ＜０＞が共通配線ｂＣＬ−１に接続される。そして、ビット線ＢＬＬ０は、ドライバ１６−１を介して接地される。
【００５０】
最後に、読み出し対象のメモリセルＭＣに接続されたワード線ＷＬがロウデコーダ１２−１によって活性化される。これら一連の動作により、読み出し対象のメモリセルＭＣにデータに応じた読み出し電流が流れる。
【００５１】
一方、メモリセルアレイ１１−２に含まれるいずれかのメモリユニットＢＬＵ、例えばＢＬＵ＜４＞によって参照電流Ｉrefが生成される。まず、ビット線ＢＬＲ４に接続されたカラムゲート１３−２がカラムデコーダ（図示せず）によってオンされ、これにより、メモリユニットＢＬＵ＜４＞が共通配線ＣＬ−２に接続される。ビット線ＢＬＬ４に接続されたカラムゲート１４−２は、オフされる。続いて、クランプトランジスタ１７−２のゲートに所望のクランプ電圧Ｖｃが印加され、これにより、クランプトランジスタ１７−２は、ビット線ＢＬＲ４を所望の読み出し電圧Ｖｂに設定する。続いて、ロウデコーダ１２−２によってダミーワード線ＤＷＬ０〜ＤＷＬ３が全て活性化され、ダミーセルＤＣ０〜ＤＣ３に含まれる選択トランジスタ３２、３４、３６及び３８がオンする。
【００５２】
図６は、参照電流生成回路３０に流れる電流パスを示す回路図である。第１の電流パスＰ１は、ビット線ＢＬＲ、ダミーセルＤＣ２の抵抗素子Ｒmax、ビット線ＢＬＬ、ダミーセルＤＣ１の抵抗素子Ｒmax、ビット線ＢＬＤを経由する。第２の電流パスＰ２は、ビット線ＢＬＲ、ダミーセルＤＣ３の抵抗素子Ｒmin、ビット線ＢＬＬ、ダミーセルＤＣ０の抵抗素子Ｒmin、ビット線ＢＬＤを経由する。すなわち、参照電流生成回路３０は、第１の電流パスＰ１と第２の電流パスＰ２とによって、図５の中間アドミッタンス回路を構成している。従って、読み出し時に、参照電流生成回路３０は、“０”セルの読み出し電流Ｉ０と“１”セルの読み出し電流Ｉ１との中間の参照電流Ｉrefを生成している。
【００５３】
センスアンプＳＡは、ビット線ＢＬＲ０に流れる読み出し電流と、ビット線ＢＬＲ４に流れる参照電流Ｉrefとを比較することで、読み出し対象のメモリセルＭＣのデータを検知する。
【００５４】
前述したように、本実施形態のダミーセルＤＣ０〜ＤＣ３は、メモリセルＭＣと同じ構造を有しており、すなわち、ダミーセルＤＣ０〜ＤＣ３は、図３の構造を有している。図６の電流パスを実現した場合、抵抗値Ｒminを有するＭＴＪ素子３１及び３７、すなわち、“０”データを記憶するＭＴＪ素子３１及び３７には、“０”書き込み電流と同一方向の電流が流れている。また、抵抗値Ｒmaxを有するＭＴＪ素子３３及び３５、すなわち、“１”データを記憶するＭＴＪ素子３３及び３５には、“１”書き込み電流と同一方向の電流が流れている。
【００５５】
従って、本実施形態の参照電流生成回路３０では、読み出し時に、リードディスターブの影響によってダミーセルＤＣ０〜ＤＣ３に含まれるＭＴＪ素子３１、３３、３５及び３７の磁化配列が反転するのを防ぐことが可能となる。
【００５６】
次に、ＭＲＡＭの書き込み動作について説明する。メモリセルアレイ１１−１へのデータの書き込みは、ドライバ１５−１及び１６−１によって行われる。メモリセルアレイ１１−２へのデータの書き込みは、ドライバ１５−２及び１６−２によって行われる。例えば、メモリセルアレイ１１−１に含まれるメモリユニットＢＬＵ＜０＞にデータを書き込む場合を例にあげて説明する。
【００５７】
まず、ビット線ＢＬＲ０に接続されたカラムゲート１３−１がカラムデコーダ（図示せず）によってオンされ、これにより、メモリユニットＢＬＵ＜０＞が共通配線ＣＬ−１に接続される。また、ビット線ＢＬＬ０に接続されたカラムゲート１４−１がカラムデコーダ（図示せず）によってオンされ、これにより、メモリユニットＢＬＵ＜０＞が共通配線ｂＣＬ−１に接続される。そして、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬがロウデコーダ１２−１によって活性化される。
【００５８】
この状態で、書き込むデータに応じて、端子Ｄ_Ｌ及び端子ｂＤ_Ｌの一方に正の書き込み電圧Ｖｗ、他方を接地電圧ＶＳＳ（０Ｖ）に設定する。これにより、ドライバ１５−１及び１６−１を介して書き込み対象のメモリセルＭＣに書き込み電流が流れることで、書き込み動作が実行される。
【００５９】
以上詳述したように第１の実施形態では、各メモリユニットＢＬＵ内に、センスアンプＳＡのセンス動作に使用する参照電流Ｉrefを生成する参照電流生成回路３０を設ける。そして、参照電流生成回路３０は、“０”データを記憶するメモリセルの読み出し電流Ｉ０と“１”データを記憶するメモリセルの読み出し電流Ｉ１との中間の参照電流Ｉrefを生成する。また、このような条件を満たす参照電流Ｉrefを生成するために、参照電流生成回路３０は、抵抗素子Ｒmax及び抵抗素子Ｒminを用いて、中間アドミッタンスＹmid＝（Ｒmax＋Ｒmin）／２Ｒmax＊Ｒminを有するように構成されている。
【００６０】
従って第１の実施形態によれば、読み出し電流Ｉ０及び読み出し電流Ｉ１のいずれに対しても読み出しマージンを大きくすることができるため、誤読み出しを低減することが可能となる。
【００６１】
また、参照電流生成回路３０を構成する抵抗素子に、メモリセルＭＣと同じ構造のＭＴＪ素子を用いている。そして、抵抗値Ｒminを有する抵抗素子、すなわち、“０”データを記憶する抵抗素子には、“０”書き込み電流が流れるようにし、また、抵抗値Ｒmaxを有する抵抗素子、すなわち、“１”データを記憶する抵抗素子には、“１”書き込み電流が流れるようにしている。
【００６２】
従って、読み出し時に、リードディスターブの影響によって、参照電流生成回路３０を構成する抵抗素子の磁化配列が反転するのを防ぐことが可能となる。この結果、参照電流Ｉrefを精度よく、かつ安定して供給することができる。
【００６３】
また、参照電流生成回路３０を含むメモリユニットＢＬＵが全て同じ構成を有している。このため、参照電流Ｉref用のビット線と、読み出し用のビット線とでは、読み出し時に、ビット線容量のアンバランスが存在しない。これにより、誤読み出しを低減することができる。
【００６４】
（第２の実施形態）
第２の実施形態は、１個のＭＴＪ素子に対して２個の選択トランジスタを接続した、いわゆるダブルゲート型のメモリセルを用いてＭＲＡＭを構成している。このようなダブルゲート型のメモリセルでは、１個のＭＴＪ素子に書き込み電流を供給する際に、２個の選択トランジスタが使用されるため、大きな書き込み電流を流すことが可能となる。なお、読み出し電流Ｉ０及び読み出し電流Ｉ１の中間の参照電流Ｉrefを生成するという思想については、第１の実施形態と同じである。
【００６５】
図７は、本発明の第２の実施形態に係る１個のメモリユニットＢＬＵの構成を示す回路図である。なお、ＭＲＡＭのうちメモリユニット以外の構成は、図１と同じである。メモリユニットＢＬＵには、ビット線ＢＬＲ、ＢＬＬ及びＢＬＤが配設されている。ビット線ＢＬＤは、接地されている。
【００６６】
メモリユニットＢＬＵは、（Ｎ＋１）個のメモリセルＭＣを備えている。各メモリセルＭＣは、可変抵抗素子としてのＭＴＪ素子２１、及び２個の選択トランジスタ２２−１及び２２−２を備えている。ＭＴＪ素子２１の構成は、図３と同じである。各選択トランジスタ２２は、例えばＮチャネルＭＯＳＦＥＴから構成される。ＭＴＪ素子２１の一端は、ビット線ＢＬＬに接続され、その他端は、選択トランジスタ２２−１及び２２−２の電流経路の一端に接続されている。選択トランジスタ２２−１及び２２−２の電流経路の他端は、ビット線ＢＬＲに接続されている。選択トランジスタ２２−１及び２２−２のゲートは、ワード線対ＷＬに接続されている。ワード線対ＷＬは同じタイミングで活性化され、よって、選択トランジスタ２２−１及び２２−２は、同じタイミングでオンする。
【００６７】
さらに、メモリユニットＢＬＵは、読み出し時にセンスアンプＳＡによって使用される参照電流Ｉrefを生成する参照電流生成回路３０を備えている。参照電流生成回路３０は、４個のダミーセルＤＣ０〜ＤＣ３によって構成されている。そして、これらダミーセルＤＣ０〜ＤＣ３は、図５に示す中間アドミッタンス生成回路を構成している。ダミーセルＤＣ０〜ＤＣ３の構造はそれぞれ、メモリセルＭＣと同じである。
【００６８】
ダミーセルＤＣ０に含まれるＭＴＪ素子（抵抗素子）３１の一端は、ビット線ＢＬＤに接続され、その他端は選択トランジスタ３２−１及び３２−２の電流経路の一端に接続されている。選択トランジスタ３２−１及び３２−２の電流経路の他端は、ビット線ＢＬＬに接続され、それらのゲートは、ダミーワード線対ＤＷＬ０に接続されている。ＭＴＪ素子３１は、抵抗値Ｒmaxに設定される。
【００６９】
ダミーセルＤＣ１に含まれるＭＴＪ素子（抵抗素子）３３の一端は、ビット線ＢＬＬに接続され、その他端は選択トランジスタ３４−１及び３４−２の電流経路の一端に接続されている。選択トランジスタ３４−１及び３４−２の電流経路の他端は、ビット線ＢＬＤに接続され、それらのゲートは、ダミーワード線対ＤＷＬ１に接続されている。ＭＴＪ素子３３は、抵抗値Ｒminに設定される。
【００７０】
ダミーセルＤＣ２に含まれるＭＴＪ素子（抵抗素子）３５の一端は、ビット線ＢＬＲに接続され、その他端は選択トランジスタ３６−１及び３６−２の電流経路の一端に接続されている。選択トランジスタ３６−１及び３６−２の電流経路の他端は、ビット線ＢＬＬに接続され、それらのゲートは、ダミーワード線対ＤＷＬ２に接続されている。ＭＴＪ素子３５は、抵抗値Ｒminに設定される。
【００７１】
ダミーセルＤＣ３に含まれるＭＴＪ素子（抵抗素子）３７の一端は、ビット線ＢＬＬに接続され、その他端は選択トランジスタ３８−１及び３８−２の電流経路の一端に接続されている。選択トランジスタ３８−１及び３８−２の電流経路の他端は、ビット線ＢＬＲに接続され、それらのゲートは、ダミーワード線対ＤＷＬ３に接続されている。ＭＴＪ素子３７は、抵抗値Ｒmaxに設定される。
【００７２】
また、ダミーセルＤＣ０〜ＤＣ３が図５に示す中間アドミッタンス生成回路を構成するために、ビット線対ＢＬＬ及びＢＬＤは特定の位置でツイストされ、また、ビット線対ＢＬＲ及びＢＬＬは特定の位置でツイストされている。具体的には、隣接するダミーセルＤＣ間でいずれかのビット線対を交差させればよい。ビット線対ＢＬＬ及びＢＬＤは、ダミーセルＤＣ０及びＤＣ１間で１回交差され、さらにダミーセルＤＣ１及びＤＣ２間で１交差されている。ビット線対ＢＬＲ及びＢＬＬは、ダミーセルＤＣ２及びＤＣ３間で１回交差されている。
【００７３】
図８は、参照電流生成回路３０に流れる電流パスを示す回路図である。第１の電流パスＰ１は、ビット線ＢＬＲ、ダミーセルＤＣ３の抵抗素子Ｒmax、ビット線ＢＬＬ、ダミーセルＤＣ０の抵抗素子Ｒmax、ビット線ＢＬＤを経由する。第２の電流パスＰ２は、ビット線ＢＬＲ、ダミーセルＤＣ２の抵抗素子Ｒmin、ビット線ＢＬＬ、ダミーセルＤＣ１の抵抗素子Ｒmin、ビット線ＢＬＤを経由する。すなわち、参照電流生成回路３０は、第１の電流パスＰ１と第２の電流パスＰ２とによって、図５の中間アドミッタンス回路を構成している。従って、読み出し時に、参照電流生成回路３０は、“０”セルの読み出し電流Ｉ０と“１”セルの読み出し電流Ｉ１との中間の参照電流Ｉrefを生成することができる。
【００７４】
前述したように、本実施形態のダミーセルＤＣ０〜ＤＣ３は、メモリセルＭＣと同じ構造を有しており、すなわち、ダミーセルＤＣ０〜ＤＣ３は、図３の構造を有している。図８の電流パスを実現した場合、抵抗値Ｒminを有するＭＴＪ素子３３及び３５、すなわち、“０”データを記憶するＭＴＪ素子３３及び３５には、“０”書き込み電流と同一方向の電流が流れている。また、抵抗値Ｒmaxを有するＭＴＪ素子３１及び３７、すなわち、“１”データを記憶するＭＴＪ素子３１及び３７には、“１”書き込み電流と同一方向の電流が流れている。
【００７５】
従って、本実施形態の参照電流生成回路３０では、読み出し時に、リードディスターブの影響によってダミーセルＤＣ０〜ＤＣ３に含まれるＭＴＪ素子３１、３３、３５及び３７の磁化配列が反転するのを防ぐことが可能となる。
【００７６】
以上詳述したように第２の実施形態によれば、読み出し電流Ｉ０及び読み出し電流Ｉ１のいずれに対しても読み出しマージンを大きくすることができるため、誤読み出しを低減することが可能となる。その他の効果は、第１の実施形態と同じである。
【００７７】
（実施例）
前述したように、本発明の抵抗変化型メモリとしては、ＭＲＡＭ以外の様々なメモリを使用することが可能である。以下に、抵抗変化型メモリの他の例として、ＲｅＲＡＭ及びＰＣＲＡＭについて説明する。
【００７８】
図９は、ＲｅＲＡＭに用いられる可変抵抗素子２１の構成を示す概略図である。可変抵抗素子２１は、下部電極２３、上部電極２７、及びこれらに挟まれた記録層４０を備えている。
【００７９】
記録層４０は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【００８０】
可変抵抗素子２１は、それに印加する電圧の極性を変えることで抵抗値が変化し（バイポーラ型）、或いはそれに印加する電圧の絶対値を変えることで抵抗値が変化する（ユニポーラ型）。よって、可変抵抗素子２１は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記録層４０の材料によって異なってくる。
【００８１】
例えばバイポーラ型の可変抵抗素子２１の場合、可変抵抗素子２１を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは下部電極２３に対して上部電極２７に正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極２３に対して上部電極２７に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、可変抵抗素子２１が１ビットデータを記憶することができる。
【００８２】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を可変抵抗素子２１に印加する。そして、この時に可変抵抗素子２１に流れる電流を検出することでデータを読み出すことができる。
【００８３】
図１０は、ＰＣＲＡＭに用いられる可変抵抗素子２１の構成を示す概略図である。可変抵抗素子２１は、下部電極２３、ヒーター層４１、記録層４２、及び上部電極２７が順に積層されて構成されている。
【００８４】
記録層４２は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層４２の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【００８５】
ヒーター層４１は、記録層４２の底面に接している。ヒーター層４１の記録層４２に接する面積は、記録層４２の底面の面積より小さいことが望ましい。これは、ヒーター層４１と記録層４２との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層４１は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層４１は、後述する下部電極２３と同じ材料であってもよい。
【００８６】
下部電極２３の面積は、ヒーター層４１の面積より大きい。上部電極２７は、例えば、記録層４２の平面形状と同じである。下部電極２３及び上部電極２７の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【００８７】
記録層４２は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極２３と上部電極２７との間に電圧又は電流を印加し、上部電極２７から記録層４２及びヒーター層４１を介して下部電極２３に電流を流す。記録層４２を融点付近まで加熱すると、記録層４２は非晶質相（高抵抗相）に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。
【００８８】
一方、下部電極２３と上部電極２７との間に電圧又は電流を印加し、記録層４２を結晶化に適した温度付近まで加熱すると、記録層４２は結晶相（低抵抗相）に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層４２を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層４２に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。このように、下部電極２３と上部電極２７との間に電圧又は電流を印加して記録層４２を加熱することで、記録層４２の抵抗値を変化させることができる。
【００８９】
記録層４２が結晶相であるか、非晶質相であるかは、下部電極２３と上部電極２７との間に記録層４２が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極２３と上部電極２７との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、可変抵抗素子２１から１ビットデータを読み出すことができる。
【００９０】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９１】
ＢＬＵ…メモリユニット、ＢＬＲ，ＢＬＬ，ＢＬＤ…ビット線、ＷＬ…ワード線、ＤＷＬ…ダミーワード線、ＣＬ，ｂＣＬ…共通配線、ＳＡ…センスアンプ、ＭＣ…メモリセル、ＤＣ…ダミーセル、１１…メモリセルアレイ、１２…ロウデコーダ、１３，１４…カラムゲート、１５，１６…ドライバ、１７…センスアンプ回路、１７−１，１７−２…クランプトランジスタ、２１…ＭＴＪ素子、２２…選択トランジスタ、２３…下部電極、２４…固定層、２５…中間層、２６…記録層、２７…上部電極、３０…参照電流生成回路、３１，３３，３５，３７…抵抗素子、３２，３４，３６，３８…選択トランジスタ、４０…記録層、４１…ヒーター層、４２…記録層。
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えばメモリセルに可変抵抗素子を用い、この可変抵抗素子を流れる電流によって情報の書き込みを行う半導体記憶装置に関する。
【背景技術】
【０００２】
近年、記憶素子として可変抵抗素子を利用した半導体メモリ、例えばＭＲＡＭ（magnetic random access memory）が注目され開発が行われている。ＭＲＡＭは、磁化方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。特に、トンネル磁気抵抗（ＴＭＲ:Tunneling Magnetoresistive）効果を利用したＴＭＲ素子は大きな抵抗変化を得られる。
【０００３】
ＴＭＲ素子は、２つの強磁性層で１つの非磁性層（絶縁層）を挟んだ構造を持つ。一方の強磁性層（ピンド層）の磁化方向は固定されているが、他方の強磁性層（フリー層）の磁化方向は固定されておらず、ピンド層の磁化方向に対してフリー層の磁化方向は平行もしくは反平行になっている。ＴＭＲ効果とは、これら２つの磁化方向の相対的な関係（平行／反平行）により、ＴＭＲ素子の抵抗が変化する現象である。具体的には、フリー層の磁化方向がピンド層に対して平行の場合に絶縁層を通して電流が流れやすくなり（抵抗が小さくなり）、反平行な場合に電流が流れにくくなる（抵抗が大きくなる）。２つの磁化方向の相対的な関係を“０”もしくは“１”に対応させれば、ＴＭＲ素子に書き込まれたデータを抵抗に応じて読み取ることのできる記憶素子を作ることができる。
【０００４】
ＴＭＲ素子では、フリー層とピンド層との磁化方向が平行か反平行かによって、抵抗値Ｒmin、Ｒmax（Ｒmax＞Ｒmin）を持つ。ＭＲＡＭにおける読み出し動作は、読み出し対象のメモリセルに読み出し電流を流す、もしくは、読み出し電圧を印加することによりＴＭＲ素子の抵抗値に対応する電圧の変化もしくは電流の変化を参照信号と比較して読み出さねばならない。参照信号を生成するには、外部回路から作成する方式と、あらかじめ“０”／“１”データの書き込まれた参照セルから作成する方式とがあるが、外部回路から作成する方式では、余分なスペースと電力を消費し、またＴＭＲ素子の抵抗に存在する温度特性に追随するような特性を再現しなければならないという課題を有する。
【０００５】
したがって、参照信号を利用してＭＲＡＭの読み出しを行うとしても、ＴＭＲ素子を利用した形で参照信号を生成することが望ましい。この参照信号を生成するには、ＴＭＲ素子の中間抵抗Ｒmid＝（Ｒmax＋Ｒmin）／２を利用する方式が開示されている（特許文献１）。しかしながら、この方式では、参照電流は、抵抗値Ｒminを流れる電流と抵抗値Ｒmaxを流れる電流との中間にはならず、結果としてセンスマージンを大きく失ってしまう。
【０００６】
また、いわゆるスピン注入方式を用いたＭＲＡＭでは、読み出し動作も書き込み動作と同じようにＴＭＲ素子に電流を流すので、読み出し時に誤って書き込みが行われてしまう（リードディスターブ）可能性が高くなる。特に、読み出し時に参照セルから参照電流を作り出す方式では、この参照セルが読み出し対象であるセルに比較して頻繁にアクセスされるため、リードディスターブを受ける確率が高くなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００５−５０１３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、参照信号と比較して記憶情報を読み出す際に、誤読み出しを低減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体記憶装置は、抵抗値の変化によって“０”データ及び“１”データを記憶する可変抵抗素子と、前記可変抵抗素子のデータを判定するための参照電流を生成し、かつ“０”データを記憶する可変抵抗素子のアドミッタンスと、“１”データを記憶する可変抵抗素子のアドミッタンスとの中間のアドミッタンスを有する電流生成回路と、前記可変抵抗素子に接続された第１の入力端子と、前記電流生成回路に接続された第２の入力端子とを有し、かつ前記第１及び第２の入力端子の電流を比較するセンスアンプとを具備する。
【発明の効果】
【００１０】
本発明によれば、参照信号と比較して記憶情報を読み出す際に、誤読み出しを低減することが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るＭＲＡＭの構成を示すブロック図。
【図２】１個のメモリユニットＢＬＵの構成を示す回路図。
【図３】ＭＴＪ素子２１の構成を示す概略図。
【図４】ＭＴＪ素子２１の低抵抗状態及び高抵抗状態を示す図。
【図５】中間アドミッタンスＹmidを生成する回路図。
【図６】参照電流生成回路３０に流れる電流パスを示す回路図。
【図７】本発明の第２の実施形態に係る１個のメモリユニットＢＬＵの構成を示す回路図。
【図８】参照電流生成回路３０に流れる電流パスを示す回路図。
【図９】ＲｅＲＡＭに用いられる可変抵抗素子２１の構成を示す概略図。
【図１０】ＰＣＲＡＭに用いられる可変抵抗素子２１の構成を示す概略図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化型メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、このＭＴＪ素子の磁化配列により情報を記憶する。
【００１４】
図１は、本発明の第１の実施形態に係るＭＲＡＭの構成を示すブロック図である。本実施形態のＭＲＡＭは、ＭＴＪ素子に直接に書き込み電流を供給し、この書き込み電流の向きによってＭＴＪ素子に情報を記録する、いわゆるスピン注入型のＭＲＡＭである。
【００１５】
ＭＲＡＭは、２個のメモリセルアレイ１１−１及び１１−２を備えている。各メモリセルアレイ１１は、ビット線を単位とする複数のメモリユニット（ＢＬユニット）ＢＬＵを備えている。図１では、簡略化のために、メモリセルアレイ１１−１が４個のメモリユニットＢＬＵ＜０：３＞を備え、メモリセルアレイ１１−１が４個のメモリユニットＢＬＵ＜４：７＞を備えた構成を例示している。各メモリユニットＢＬＵは、複数のメモリセルを備えている。
【００１６】
各メモリセルアレイ１１には、それぞれがカラム方向に延在するように、複数のビット線ＢＬＲ、及び複数のビット線ＢＬＬが配設されている。ビット線ＢＬＲ及びＢＬＬはそれぞれ、メモリユニットＢＬＵと同じ数分用意され、各メモリユニットＢＬＵにビット線ＢＬＲ及びＢＬＬが１本ずつ配設される。
【００１７】
各メモリセルアレイ１１には、それぞれがロウ方向に延在するように、（Ｎ＋１）本のワード線ＷＬ＜０：Ｎ＞、及び４本のダミーワード線ＤＷＬ＜０：４＞が配設されている。Ｎは、０又は１以上の自然数である。
【００１８】
ロウデコーダ１２には、ワード線ＷＬ＜０：Ｎ＞、及びダミーワード線ＤＷＬ＜０：４＞が接続されている。メモリセルアレイ１１−１用のロウデコーダを「１２−１」、メモリセルアレイ１１−２用のロウデコーダを「１２−２」として参照符号を付している。ロウデコーダ１２は、書き込み動作、読み出し動作、及び消去動作時に、外部から供給されるアドレスに基づいて、ワード線ＷＬ＜０：Ｎ＞、及びダミーワード線ＤＷＬ＜０：４＞の選択処理を行う。
【００１９】
メモリユニットＢＬＵ＜０：３＞に配設されたビット線ＢＬＲ０〜ＢＬＲ３はそれぞれ、カラムゲート１３−１を介して共通配線ＣＬ−１に接続されている。メモリユニットＢＬＵ＜０：３＞に配設されたビット線ＢＬＬ０〜ＢＬＬ３はそれぞれ、カラムゲート１４−１を介して共通配線ｂＣＬ−１に接続されている。
【００２０】
メモリユニットＢＬＵ＜４：７＞に配設されたビット線ＢＬＲ４〜ＢＬＲ７はそれぞれ、カラムゲート１３−２を介して共通配線ＣＬ−２に接続されている。メモリユニットＢＬＵ＜４：７＞に配設されたビット線ＢＬＬ４〜ＢＬＬ７はそれぞれ、カラムゲート１４−２を介して共通配線ｂＣＬ−２に接続されている。
【００２１】
なお、カラムゲート１３及び１４はそれぞれ、各メモリユニットＢＬＵに対応して設けられている。各カラムゲートは、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなり、そのゲートはカラムデコーダ（図示せず）に接続されている。選択されたメモリユニットＢＬＵに接続されたカラムゲートがカラムデコーダによってオンされることで、この選択されたメモリユニットＢＬＵに対して、書き込み動作、読み出し動作、及び消去動作が実行される。
【００２２】
共通配線ＣＬ−１及びＣＬ−２には、センスアンプ回路１７が接続されている。センスアンプ回路１７は、２個のクランプトランジスタ１７−１及び１７−２と、センスアンプＳＡを備えている。クランプトランジスタ１７−１及び１７−２はそれぞれ、例えばＮチャネルＭＯＳＦＥＴからなる。クランプトランジスタ１７−１のソースは共通配線ＣＬ−１に接続され、そのドレインはセンスアンプＳＡの第１の入力端子に接続されている。クランプトランジスタ１７−２のソースは共通配線ＣＬ−２に接続され、そのドレインはセンスアンプＳＡの第２の入力端子に接続されている。クランプトランジスタ１７−１及び１７−２のゲートにはそれぞれ、クランプ電圧Ｖｃが供給される。このクランプ電圧Ｖｃを制御することで、クランプトランジスタ１７−１及び１７−２はそれぞれ、読み出し時に、共通配線ＣＬ−１及びＣＬ−２を所望の電圧に設定することができる。
【００２３】
センスアンプＳＡは、読み出し時に、第１の入力端子と第２の入力端子との電流を比較する。具体的には、センスアンプＳＡの一方の入力端子には、読み出し対象のメモリセルのデータに応じた読み出し電流が供給され、他方の入力端子には、参照電流が供給される。センスアンプＳＡは、これら読み出し電流と参照電流とを比較することで、読み出し対象のメモリセルから読み出されたデータを検知する。
【００２４】
共通配線ＣＬ−１には、ドライバ（書き込み回路）１５−１の出力が接続されている。ドライバ１５−１の入力は、端子Ｄ_Ｌに接続されている。共通配線ｂＣＬ−１には、ドライバ（書き込み回路）１６−１の出力が接続されている。ドライバ１６−１の入力は、端子ｂＤ_Ｌに接続されている。書き込み時に、ドライバ１５−１及び１６−１は、ビット線ＢＬＲとビット線ＢＬＬとの間に、データに応じた双方向の書き込み電流を供給する。
【００２５】
同様に、共通配線ＣＬ−２には、ドライバ（書き込み回路）１５−２の出力が接続されている。ドライバ１５−２の入力は、端子Ｄ_Ｒに接続されている。共通配線ｂＣＬ−２には、ドライバ（書き込み回路）１６−２の出力が接続されている。ドライバ１６−２の入力は、端子ｂＤ_Ｒに接続されている。書き込み時に、ドライバ１５−２及び１６−２は、ビット線ＢＬＲとビット線ＢＬＬとの間に、データに応じた双方向の書き込み電流を供給する。
【００２６】
図２は、１個のメモリユニットＢＬＵの構成を示す回路図である。メモリユニットＢＬＵは、（Ｎ＋１）本のワード線ＷＬ＜０：Ｎ＞に対応した（Ｎ＋１）個のメモリセルＭＣと、４本のダミーワード線ＤＷＬ＜０：３＞に対応した４個のダミーセルＤＣ０〜ＤＣ３とを備えている。また、メモリユニットＢＬＵには、２本のビット線ＢＬＲ及びＢＬＬの他に、さらに３本目のビット線ＢＬＤが配設されている。ビット線ＢＬＤには、接地電圧ＶＳＳが供給される。
【００２７】
各メモリセルＭＣは、可変抵抗素子としてのＭＴＪ（Magnetic Tunnel Junction）素子２１、及び選択トランジスタ２２を備えている。選択トランジスタ２２は、例えばＮチャネルＭＯＳＦＥＴから構成される。ＭＴＪ素子２１の一端は、ビット線ＢＬＬ（ＢＬＲ）に接続され、その他端は、選択トランジスタ２２の電流経路の一端に接続されている。選択トランジスタ２２の電流経路の他端は、ビット線ＢＬＲ（ＢＬＬ）に接続され、そのゲートは、ワード線ＷＬに接続されている。
【００２８】
本実施形態では、ＭＴＪ素子２１の一端がビット線ＢＬＬに接続される２個のメモリセルと、ＭＴＪ素子２１の一端がビット線ＢＬＲに接続される２個のメモリセルとをカラム方向に沿って交互に配置することで、８Ｆ２のサイズのメモリセルを実現している。「Ｆ」は、最小加工寸法（minimum feature size）である。なお、メモリセルＭＣの配列方法については、特に制限はない。
【００２９】
図３は、ＭＴＪ素子２１の構成を示す概略図である。ＭＴＪ素子２１は、下部電極２３、固定層２４、中間層２５、記録層（自由層ともいう）２６、及び上部電極２７が順に積層されて構成されている。なお、ＭＴＪ素子２１を構成する層は、積層順序が逆転していても構わない。
【００３０】
固定層２４は、強磁性材料からなり、その磁化方向が固定されている。例えば、固定層２４に隣接して反強磁性層（図示せず）を設けることで、固定層２４の磁化方向を固定することができる。記録層２６は、強磁性材料からなり、その磁化方向が可変である。中間層２５は、非磁性材料からなり、具体的には、非磁性金属、非磁性半導体、絶縁体などを用いることが可能である。中間層２５として絶縁体を用いた場合はトンネルバリア層と呼ばれ、中間層２５として金属を用いた場合はスペーサ層と呼ばれる。
【００３１】
固定層２４及び記録層２６の容易磁化方向は膜面に垂直であってもよいし（垂直磁化）、膜面に平行であってもよい（面内磁化）。垂直磁化型の場合、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【００３２】
ＭＴＪ素子２１へのデータの書き込みは、ＭＴＪ素子２１に直接に書き込み電流を供給するスピン注入方式によって行われる。また、データに応じて書き込み電流の向き変えることで、ＭＴＪ素子２１を低抵抗状態、或いは高抵抗状態に設定する。
【００３３】
図４（ａ）及び（ｂ）はそれぞれ、ＭＴＪ素子２１の低抵抗状態及び高抵抗状態を示す図である。固定層２４と記録層２６との磁化配列が平行となる平行状態（低抵抗状態）の時は、ＭＴＪ素子２１の抵抗値は最も小さくなり、この場合を“０”データと規定する。また、平行状態のＭＴＪ素子２１の抵抗値を「Ｒmin」と表記する。
【００３４】
一方、固定層２４と記録層２６との磁化配列が反平行となる反平行状態（高抵抗状態）の時は、ＭＴＪ素子２１の抵抗値は最も大きくなり、この場合を“１”データと規定する。また、反平行状態のＭＴＪ素子２１の抵抗値を「Ｒmax」と表記する。
【００３５】
ＭＴＪ素子２１に“０”データを書き込む場合は、図３の上から下に向かって、すなわち記録層２６から固定層２４に向かって書き込み電流を供給する。一方、ＭＴＪ素子２１に“１”データを書き込む場合は、図３の下から上に向かって、すなわち固定層２４から記録層２６に向かって書き込み電流を供給する。なお、固定層２４と記録層２６との積層順序が逆の場合は、それにあわせて書き込み電流の方向も逆になる。
【００３６】
データの読み出しは、ＭＴＪ素子２１に単方向の読み出し電流を供給することで行われる。“（Ｒmax−Ｒmin）／Ｒmin”で定義される値を磁気抵抗比（ＭＲ比）と呼ぶ。磁気抵抗比はＭＴＪ素子２１を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。このＭＲ比に起因する読み出し電流の大きさを検知することで、ＭＴＪ素子２１に記憶された情報の読み出しを行なう。読み出し動作時にＭＴＪ素子２１に流す読み出し電流は、スピン注入により記録層２６の磁化が反転する電流よりも十分小さい電流値に設定する。
【００３７】
ところで、読み出し時のビット線電圧をＶｂとすると、抵抗値ＲminのＭＴＪ素子に流れる読み出し電流Ｉ０と、抵抗値ＲmaxのＭＴＪ素子に流れる読み出し電流Ｉ１とはそれぞれ、以下の式で表される。「＊」は、乗算記号である。
【００３８】
Ｉ０＝（１／Ｒmin）＊Ｖｂ
Ｉ１＝（１／Ｒmax）＊Ｖｂ
従って、参照電流Ｉrefを読み出し電流Ｉ０及びＩ１の中間に設定することで、読み出し電流Ｉ０及びＩ１の判定においてセンスマージンを大きくすることができるため、誤読み出しを低減することが可能となる。読み出し電流Ｉ０及びＩ１の中間の参照電流Ｉrefを生成するには、以下の式に示す中間アドミッタンスＹmidを生成する必要がある。
【００３９】
Ｙmid＝（Ｒmax＋Ｒmin）／２Ｒmax＊Ｒmin
すなわち、“０”データを記憶するＭＴＪ素子（抵抗値ＲminのＭＴＪ素子）のアドミッタンスＹmin＝１／Ｒmin、“１”データを記憶するＭＴＪ素子（抵抗値ＲmaxのＭＴＪ素子）のアドミッタンスＹmax＝１／Ｒmaxであるため、Ｙmid＝（Ｙmin＋Ｙmax）／２を計算することで、上記中間アドミッタンスＹmidが得られる。
【００４０】
図５は、中間アドミッタンスＹmidを生成する回路図である。端子Ｔ１及びＴ２間には、直列に接続された２個の抵抗Ｒmaxが接続されている。また、端子Ｔ１及びＴ２間には、２個の抵抗Ｒmaxと並列になるようにして、直列に接続された２個の抵抗Ｒminが接続されている。図５中のノードＡは、必ずしも短絡する必要はない。
【００４１】
ここで、メモリユニットＢＬＵは、読み出し時にセンスアンプＳＡによって使用される参照電流を生成する参照電流生成回路３０を備えている。参照電流生成回路３０は、４個のダミーセルＤＣ０〜ＤＣ３によって構成されている。そして、これらダミーセルＤＣ０〜ＤＣ３は、図５に示す中間アドミッタンス生成回路を構成している。ダミーセルＤＣ０〜ＤＣ３の構造はそれぞれ、メモリセルＭＣと同じである。
【００４２】
図２に示すように、ダミーセルＤＣ０に含まれるＭＴＪ素子（抵抗素子）３１の一端は、ビット線ＢＬＬに接続され、その他端は選択トランジスタ３２の電流経路の一端に接続されている。選択トランジスタ３２の電流経路の他端は、ビット線ＢＬＤに接続され、そのゲートは、ダミーワード線ＤＷＬ０に接続されている。ＭＴＪ素子３１は、抵抗値Ｒminに設定される。
【００４３】
ダミーセルＤＣ１に含まれるＭＴＪ素子（抵抗素子）３３の一端は、ビット線ＢＬＤに接続され、その他端は選択トランジスタ３４の電流経路の一端に接続されている。選択トランジスタ３４の電流経路の他端は、ビット線ＢＬＬに接続され、そのゲートは、ダミーワード線ＤＷＬ１に接続されている。ＭＴＪ素子３３は、抵抗値Ｒmaxに設定される。
【００４４】
ダミーセルＤＣ２に含まれるＭＴＪ素子（抵抗素子）３５の一端は、ビット線ＢＬＬに接続され、その他端は選択トランジスタ３６の電流経路の一端に接続されている。選択トランジスタ３６の電流経路の他端は、ビット線ＢＬＲに接続され、そのゲートは、ダミーワード線ＤＷＬ２に接続されている。ＭＴＪ素子３５は、抵抗値Ｒmaxに設定される。
【００４５】
ダミーセルＤＣ３に含まれるＭＴＪ素子（抵抗素子）３７の一端は、ビット線ＢＬＲに接続され、その他端は選択トランジスタ３８の電流経路の一端に接続されている。選択トランジスタ３８の電流経路の他端は、ビット線ＢＬＬに接続され、そのゲートは、ダミーワード線ＤＷＬ３に接続されている。ＭＴＪ素子３７は、抵抗値Ｒminに設定される。
【００４６】
このような接続関係を有するダミーセルＤＣ０〜ＤＣ３は、図５に示す中間アドミッタンス生成回路を構成している。よって、ダミーセルＤＣ０〜ＤＣ３は、読み出し電流Ｉ０及びＩ１の中間の参照電流Ｉrefを生成することができる。
【００４７】
（動作）
次に、このように構成されたＭＲＡＭの動作について説明する。本実施形態のＭＲＡＭは、メモリセルアレイ１１−１及び１１−２のうち一方に対して読み出し処理が発生した場合、もう一方は参照電流Ｉrefを生成するために使用される。動作の説明においては、メモリセルアレイ１１−１に含まれるメモリユニットＢＬＵ＜０＞からデータを読み出す場合を例にあげて説明する。
【００４８】
まず、ビット線ＢＬＲ０に接続されたカラムゲート１３−１がカラムデコーダ（図示せず）によってオンされ、これにより、メモリユニットＢＬＵ＜０＞が共通配線ＣＬ−１に接続される。ビット線ＢＬＬ０に接続されたカラムゲート１４−１は、オフされる。続いて、クランプトランジスタ１７−１のゲートに所望のクランプ電圧Ｖｃが印加され、これにより、クランプトランジスタ１７−１は、ビット線ＢＬＲ０を所望の読み出し電圧Ｖｂに設定する。なお、この時、クランプトランジスタ１７−１のドレインには、センスアンプＳＡによって電源電圧ＶＤＤが印加されている。
【００４９】
また、ビット線ＢＬＬ０に接続されたカラムゲート１４−１がカラムデコーダによってオンされ、これにより、メモリユニットＢＬＵ＜０＞が共通配線ｂＣＬ−１に接続される。そして、ビット線ＢＬＬ０は、ドライバ１６−１を介して接地される。
【００５０】
最後に、読み出し対象のメモリセルＭＣに接続されたワード線ＷＬがロウデコーダ１２−１によって活性化される。これら一連の動作により、読み出し対象のメモリセルＭＣにデータに応じた読み出し電流が流れる。
【００５１】
一方、メモリセルアレイ１１−２に含まれるいずれかのメモリユニットＢＬＵ、例えばＢＬＵ＜４＞によって参照電流Ｉrefが生成される。まず、ビット線ＢＬＲ４に接続されたカラムゲート１３−２がカラムデコーダ（図示せず）によってオンされ、これにより、メモリユニットＢＬＵ＜４＞が共通配線ＣＬ−２に接続される。ビット線ＢＬＬ４に接続されたカラムゲート１４−２は、オフされる。続いて、クランプトランジスタ１７−２のゲートに所望のクランプ電圧Ｖｃが印加され、これにより、クランプトランジスタ１７−２は、ビット線ＢＬＲ４を所望の読み出し電圧Ｖｂに設定する。続いて、ロウデコーダ１２−２によってダミーワード線ＤＷＬ０〜ＤＷＬ３が全て活性化され、ダミーセルＤＣ０〜ＤＣ３に含まれる選択トランジスタ３２、３４、３６及び３８がオンする。
【００５２】
図６は、参照電流生成回路３０に流れる電流パスを示す回路図である。第１の電流パスＰ１は、ビット線ＢＬＲ、ダミーセルＤＣ２の抵抗素子Ｒmax、ビット線ＢＬＬ、ダミーセルＤＣ１の抵抗素子Ｒmax、ビット線ＢＬＤを経由する。第２の電流パスＰ２は、ビット線ＢＬＲ、ダミーセルＤＣ３の抵抗素子Ｒmin、ビット線ＢＬＬ、ダミーセルＤＣ０の抵抗素子Ｒmin、ビット線ＢＬＤを経由する。すなわち、参照電流生成回路３０は、第１の電流パスＰ１と第２の電流パスＰ２とによって、図５の中間アドミッタンス回路を構成している。従って、読み出し時に、参照電流生成回路３０は、“０”セルの読み出し電流Ｉ０と“１”セルの読み出し電流Ｉ１との中間の参照電流Ｉrefを生成している。
【００５３】
センスアンプＳＡは、ビット線ＢＬＲ０に流れる読み出し電流と、ビット線ＢＬＲ４に流れる参照電流Ｉrefとを比較することで、読み出し対象のメモリセルＭＣのデータを検知する。
【００５４】
前述したように、本実施形態のダミーセルＤＣ０〜ＤＣ３は、メモリセルＭＣと同じ構造を有しており、すなわち、ダミーセルＤＣ０〜ＤＣ３は、図３の構造を有している。図６の電流パスを実現した場合、抵抗値Ｒminを有するＭＴＪ素子３１及び３７、すなわち、“０”データを記憶するＭＴＪ素子３１及び３７には、“０”書き込み電流と同一方向の電流が流れている。また、抵抗値Ｒmaxを有するＭＴＪ素子３３及び３５、すなわち、“１”データを記憶するＭＴＪ素子３３及び３５には、“１”書き込み電流と同一方向の電流が流れている。
【００５５】
従って、本実施形態の参照電流生成回路３０では、読み出し時に、リードディスターブの影響によってダミーセルＤＣ０〜ＤＣ３に含まれるＭＴＪ素子３１、３３、３５及び３７の磁化配列が反転するのを防ぐことが可能となる。
【００５６】
次に、ＭＲＡＭの書き込み動作について説明する。メモリセルアレイ１１−１へのデータの書き込みは、ドライバ１５−１及び１６−１によって行われる。メモリセルアレイ１１−２へのデータの書き込みは、ドライバ１５−２及び１６−２によって行われる。例えば、メモリセルアレイ１１−１に含まれるメモリユニットＢＬＵ＜０＞にデータを書き込む場合を例にあげて説明する。
【００５７】
まず、ビット線ＢＬＲ０に接続されたカラムゲート１３−１がカラムデコーダ（図示せず）によってオンされ、これにより、メモリユニットＢＬＵ＜０＞が共通配線ＣＬ−１に接続される。また、ビット線ＢＬＬ０に接続されたカラムゲート１４−１がカラムデコーダ（図示せず）によってオンされ、これにより、メモリユニットＢＬＵ＜０＞が共通配線ｂＣＬ−１に接続される。そして、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬがロウデコーダ１２−１によって活性化される。
【００５８】
この状態で、書き込むデータに応じて、端子Ｄ_Ｌ及び端子ｂＤ_Ｌの一方に正の書き込み電圧Ｖｗ、他方を接地電圧ＶＳＳ（０Ｖ）に設定する。これにより、ドライバ１５−１及び１６−１を介して書き込み対象のメモリセルＭＣに書き込み電流が流れることで、書き込み動作が実行される。
【００５９】
以上詳述したように第１の実施形態では、各メモリユニットＢＬＵ内に、センスアンプＳＡのセンス動作に使用する参照電流Ｉrefを生成する参照電流生成回路３０を設ける。そして、参照電流生成回路３０は、“０”データを記憶するメモリセルの読み出し電流Ｉ０と“１”データを記憶するメモリセルの読み出し電流Ｉ１との中間の参照電流Ｉrefを生成する。また、このような条件を満たす参照電流Ｉrefを生成するために、参照電流生成回路３０は、抵抗素子Ｒmax及び抵抗素子Ｒminを用いて、中間アドミッタンスＹmid＝（Ｒmax＋Ｒmin）／２Ｒmax＊Ｒminを有するように構成されている。
【００６０】
従って第１の実施形態によれば、読み出し電流Ｉ０及び読み出し電流Ｉ１のいずれに対しても読み出しマージンを大きくすることができるため、誤読み出しを低減することが可能となる。
【００６１】
また、参照電流生成回路３０を構成する抵抗素子に、メモリセルＭＣと同じ構造のＭＴＪ素子を用いている。そして、抵抗値Ｒminを有する抵抗素子、すなわち、“０”データを記憶する抵抗素子には、“０”書き込み電流が流れるようにし、また、抵抗値Ｒmaxを有する抵抗素子、すなわち、“１”データを記憶する抵抗素子には、“１”書き込み電流が流れるようにしている。
【００６２】
従って、読み出し時に、リードディスターブの影響によって、参照電流生成回路３０を構成する抵抗素子の磁化配列が反転するのを防ぐことが可能となる。この結果、参照電流Ｉrefを精度よく、かつ安定して供給することができる。
【００６３】
また、参照電流生成回路３０を含むメモリユニットＢＬＵが全て同じ構成を有している。このため、参照電流Ｉref用のビット線と、読み出し用のビット線とでは、読み出し時に、ビット線容量のアンバランスが存在しない。これにより、誤読み出しを低減することができる。
【００６４】
（第２の実施形態）
第２の実施形態は、１個のＭＴＪ素子に対して２個の選択トランジスタを接続した、いわゆるダブルゲート型のメモリセルを用いてＭＲＡＭを構成している。このようなダブルゲート型のメモリセルでは、１個のＭＴＪ素子に書き込み電流を供給する際に、２個の選択トランジスタが使用されるため、大きな書き込み電流を流すことが可能となる。なお、読み出し電流Ｉ０及び読み出し電流Ｉ１の中間の参照電流Ｉrefを生成するという思想については、第１の実施形態と同じである。
【００６５】
図７は、本発明の第２の実施形態に係る１個のメモリユニットＢＬＵの構成を示す回路図である。なお、ＭＲＡＭのうちメモリユニット以外の構成は、図１と同じである。メモリユニットＢＬＵには、ビット線ＢＬＲ、ＢＬＬ及びＢＬＤが配設されている。ビット線ＢＬＤは、接地されている。
【００６６】
メモリユニットＢＬＵは、（Ｎ＋１）個のメモリセルＭＣを備えている。各メモリセルＭＣは、可変抵抗素子としてのＭＴＪ素子２１、及び２個の選択トランジスタ２２−１及び２２−２を備えている。ＭＴＪ素子２１の構成は、図３と同じである。各選択トランジスタ２２は、例えばＮチャネルＭＯＳＦＥＴから構成される。ＭＴＪ素子２１の一端は、ビット線ＢＬＬに接続され、その他端は、選択トランジスタ２２−１及び２２−２の電流経路の一端に接続されている。選択トランジスタ２２−１及び２２−２の電流経路の他端は、ビット線ＢＬＲに接続されている。選択トランジスタ２２−１及び２２−２のゲートは、ワード線対ＷＬに接続されている。ワード線対ＷＬは同じタイミングで活性化され、よって、選択トランジスタ２２−１及び２２−２は、同じタイミングでオンする。
【００６７】
さらに、メモリユニットＢＬＵは、読み出し時にセンスアンプＳＡによって使用される参照電流Ｉrefを生成する参照電流生成回路３０を備えている。参照電流生成回路３０は、４個のダミーセルＤＣ０〜ＤＣ３によって構成されている。そして、これらダミーセルＤＣ０〜ＤＣ３は、図５に示す中間アドミッタンス生成回路を構成している。ダミーセルＤＣ０〜ＤＣ３の構造はそれぞれ、メモリセルＭＣと同じである。
【００６８】
ダミーセルＤＣ０に含まれるＭＴＪ素子（抵抗素子）３１の一端は、ビット線ＢＬＤに接続され、その他端は選択トランジスタ３２−１及び３２−２の電流経路の一端に接続されている。選択トランジスタ３２−１及び３２−２の電流経路の他端は、ビット線ＢＬＬに接続され、それらのゲートは、ダミーワード線対ＤＷＬ０に接続されている。ＭＴＪ素子３１は、抵抗値Ｒmaxに設定される。
【００６９】
ダミーセルＤＣ１に含まれるＭＴＪ素子（抵抗素子）３３の一端は、ビット線ＢＬＬに接続され、その他端は選択トランジスタ３４−１及び３４−２の電流経路の一端に接続されている。選択トランジスタ３４−１及び３４−２の電流経路の他端は、ビット線ＢＬＤに接続され、それらのゲートは、ダミーワード線対ＤＷＬ１に接続されている。ＭＴＪ素子３３は、抵抗値Ｒminに設定される。
【００７０】
ダミーセルＤＣ２に含まれるＭＴＪ素子（抵抗素子）３５の一端は、ビット線ＢＬＲに接続され、その他端は選択トランジスタ３６−１及び３６−２の電流経路の一端に接続されている。選択トランジスタ３６−１及び３６−２の電流経路の他端は、ビット線ＢＬＬに接続され、それらのゲートは、ダミーワード線対ＤＷＬ２に接続されている。ＭＴＪ素子３５は、抵抗値Ｒminに設定される。
【００７１】
ダミーセルＤＣ３に含まれるＭＴＪ素子（抵抗素子）３７の一端は、ビット線ＢＬＬに接続され、その他端は選択トランジスタ３８−１及び３８−２の電流経路の一端に接続されている。選択トランジスタ３８−１及び３８−２の電流経路の他端は、ビット線ＢＬＲに接続され、それらのゲートは、ダミーワード線対ＤＷＬ３に接続されている。ＭＴＪ素子３７は、抵抗値Ｒmaxに設定される。
【００７２】
また、ダミーセルＤＣ０〜ＤＣ３が図５に示す中間アドミッタンス生成回路を構成するために、ビット線対ＢＬＬ及びＢＬＤは特定の位置でツイストされ、また、ビット線対ＢＬＲ及びＢＬＬは特定の位置でツイストされている。具体的には、隣接するダミーセルＤＣ間でいずれかのビット線対を交差させればよい。ビット線対ＢＬＬ及びＢＬＤは、ダミーセルＤＣ０及びＤＣ１間で１回交差され、さらにダミーセルＤＣ１及びＤＣ２間で１交差されている。ビット線対ＢＬＲ及びＢＬＬは、ダミーセルＤＣ２及びＤＣ３間で１回交差されている。
【００７３】
図８は、参照電流生成回路３０に流れる電流パスを示す回路図である。第１の電流パスＰ１は、ビット線ＢＬＲ、ダミーセルＤＣ３の抵抗素子Ｒmax、ビット線ＢＬＬ、ダミーセルＤＣ０の抵抗素子Ｒmax、ビット線ＢＬＤを経由する。第２の電流パスＰ２は、ビット線ＢＬＲ、ダミーセルＤＣ２の抵抗素子Ｒmin、ビット線ＢＬＬ、ダミーセルＤＣ１の抵抗素子Ｒmin、ビット線ＢＬＤを経由する。すなわち、参照電流生成回路３０は、第１の電流パスＰ１と第２の電流パスＰ２とによって、図５の中間アドミッタンス回路を構成している。従って、読み出し時に、参照電流生成回路３０は、“０”セルの読み出し電流Ｉ０と“１”セルの読み出し電流Ｉ１との中間の参照電流Ｉrefを生成することができる。
【００７４】
前述したように、本実施形態のダミーセルＤＣ０〜ＤＣ３は、メモリセルＭＣと同じ構造を有しており、すなわち、ダミーセルＤＣ０〜ＤＣ３は、図３の構造を有している。図８の電流パスを実現した場合、抵抗値Ｒminを有するＭＴＪ素子３３及び３５、すなわち、“０”データを記憶するＭＴＪ素子３３及び３５には、“０”書き込み電流と同一方向の電流が流れている。また、抵抗値Ｒmaxを有するＭＴＪ素子３１及び３７、すなわち、“１”データを記憶するＭＴＪ素子３１及び３７には、“１”書き込み電流と同一方向の電流が流れている。
【００７５】
従って、本実施形態の参照電流生成回路３０では、読み出し時に、リードディスターブの影響によってダミーセルＤＣ０〜ＤＣ３に含まれるＭＴＪ素子３１、３３、３５及び３７の磁化配列が反転するのを防ぐことが可能となる。
【００７６】
以上詳述したように第２の実施形態によれば、読み出し電流Ｉ０及び読み出し電流Ｉ１のいずれに対しても読み出しマージンを大きくすることができるため、誤読み出しを低減することが可能となる。その他の効果は、第１の実施形態と同じである。
【００７７】
（実施例）
前述したように、本発明の抵抗変化型メモリとしては、ＭＲＡＭ以外の様々なメモリを使用することが可能である。以下に、抵抗変化型メモリの他の例として、ＲｅＲＡＭ及びＰＣＲＡＭについて説明する。
【００７８】
図９は、ＲｅＲＡＭに用いられる可変抵抗素子２１の構成を示す概略図である。可変抵抗素子２１は、下部電極２３、上部電極２７、及びこれらに挟まれた記録層４０を備えている。
【００７９】
記録層４０は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【００８０】
可変抵抗素子２１は、それに印加する電圧の極性を変えることで抵抗値が変化し（バイポーラ型）、或いはそれに印加する電圧の絶対値を変えることで抵抗値が変化する（ユニポーラ型）。よって、可変抵抗素子２１は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記録層４０の材料によって異なってくる。
【００８１】
例えばバイポーラ型の可変抵抗素子２１の場合、可変抵抗素子２１を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは下部電極２３に対して上部電極２７に正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極２３に対して上部電極２７に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、可変抵抗素子２１が１ビットデータを記憶することができる。
【００８２】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を可変抵抗素子２１に印加する。そして、この時に可変抵抗素子２１に流れる電流を検出することでデータを読み出すことができる。
【００８３】
図１０は、ＰＣＲＡＭに用いられる可変抵抗素子２１の構成を示す概略図である。可変抵抗素子２１は、下部電極２３、ヒーター層４１、記録層４２、及び上部電極２７が順に積層されて構成されている。
【００８４】
記録層４２は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層４２の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【００８５】
ヒーター層４１は、記録層４２の底面に接している。ヒーター層４１の記録層４２に接する面積は、記録層４２の底面の面積より小さいことが望ましい。これは、ヒーター層４１と記録層４２との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層４１は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層４１は、後述する下部電極２３と同じ材料であってもよい。
【００８６】
下部電極２３の面積は、ヒーター層４１の面積より大きい。上部電極２７は、例えば、記録層４２の平面形状と同じである。下部電極２３及び上部電極２７の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【００８７】
記録層４２は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極２３と上部電極２７との間に電圧又は電流を印加し、上部電極２７から記録層４２及びヒーター層４１を介して下部電極２３に電流を流す。記録層４２を融点付近まで加熱すると、記録層４２は非晶質相（高抵抗相）に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。
【００８８】
一方、下部電極２３と上部電極２７との間に電圧又は電流を印加し、記録層４２を結晶化に適した温度付近まで加熱すると、記録層４２は結晶相（低抵抗相）に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層４２を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層４２に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。このように、下部電極２３と上部電極２７との間に電圧又は電流を印加して記録層４２を加熱することで、記録層４２の抵抗値を変化させることができる。
【００８９】
記録層４２が結晶相であるか、非晶質相であるかは、下部電極２３と上部電極２７との間に記録層４２が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極２３と上部電極２７との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、可変抵抗素子２１から１ビットデータを読み出すことができる。
【００９０】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９１】
ＢＬＵ…メモリユニット、ＢＬＲ，ＢＬＬ，ＢＬＤ…ビット線、ＷＬ…ワード線、ＤＷＬ…ダミーワード線、ＣＬ，ｂＣＬ…共通配線、ＳＡ…センスアンプ、ＭＣ…メモリセル、ＤＣ…ダミーセル、１１…メモリセルアレイ、１２…ロウデコーダ、１３，１４…カラムゲート、１５，１６…ドライバ、１７…センスアンプ回路、１７−１，１７−２…クランプトランジスタ、２１…ＭＴＪ素子、２２…選択トランジスタ、２３…下部電極、２４…固定層、２５…中間層、２６…記録層、２７…上部電極、３０…参照電流生成回路、３１，３３，３５，３７…抵抗素子、３２，３４，３６，３８…選択トランジスタ、４０…記録層、４１…ヒーター層、４２…記録層。
【特許請求の範囲】
【請求項１】
抵抗値の変化によって“０”データ及び“１”データを記憶する可変抵抗素子と、
前記可変抵抗素子のデータを判定するための参照電流を生成し、かつ“０”データを記憶する可変抵抗素子のアドミッタンスと、“１”データを記憶する可変抵抗素子のアドミッタンスとの中間のアドミッタンスを有する電流生成回路と、
前記可変抵抗素子に接続された第１の入力端子と、前記電流生成回路に接続された第２の入力端子とを有し、かつ前記第１及び第２の入力端子の電流を比較するセンスアンプと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記電流生成回路は、前記可変抵抗素子と同じ構造を有する複数の抵抗素子により構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電流生成回路は、
第１乃至第３のビット線と、
前記第１及び第２のビット線間に接続された第１の抵抗素子と、前記第２及び第３のビット線間に接続された第２の抵抗素子とを含む第１のパスと、
前記第１及び第２のビット線間に接続された第３の抵抗素子と、前記第２及び第３のビット線間に接続された第４の抵抗素子とを含む第２のパスと、
を含み、
前記第１及び第２の抵抗素子は、“０”データを記憶する可変抵抗素子と同じ抵抗値を有し、
前記第３及び第４の抵抗素子は、“１”データを記憶する可変抵抗素子と同じ抵抗値を有し、
前記第１のビット線は、前記センスアンプの第２の入力端子に接続され、
前記第３のビット線は、接地されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２のビット線には、データを記憶する可変抵抗素子が接続されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１及び第２の抵抗素子は、データ読み出し時に、“０”データを書き込む方向の電流が供給されるように配置され、
前記第３及び第４の抵抗素子は、データ読み出し時に、“１”データを書き込む方向の電流が供給されるように配置されることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項１】
抵抗値の変化によって“０”データ及び“１”データを記憶する可変抵抗素子と、
前記可変抵抗素子のデータを判定するための参照電流を生成し、かつ“０”データを記憶する可変抵抗素子のアドミッタンスと、“１”データを記憶する可変抵抗素子のアドミッタンスとの中間のアドミッタンスを有する電流生成回路と、
前記可変抵抗素子に接続された第１の入力端子と、前記電流生成回路に接続された第２の入力端子とを有し、かつ前記第１及び第２の入力端子の電流を比較するセンスアンプと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記電流生成回路は、前記可変抵抗素子と同じ構造を有する複数の抵抗素子により構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電流生成回路は、
第１乃至第３のビット線と、
前記第１及び第２のビット線間に接続された第１の抵抗素子と、前記第２及び第３のビット線間に接続された第２の抵抗素子とを含む第１のパスと、
前記第１及び第２のビット線間に接続された第３の抵抗素子と、前記第２及び第３のビット線間に接続された第４の抵抗素子とを含む第２のパスと、
を含み、
前記第１及び第２の抵抗素子は、“０”データを記憶する可変抵抗素子と同じ抵抗値を有し、
前記第３及び第４の抵抗素子は、“１”データを記憶する可変抵抗素子と同じ抵抗値を有し、
前記第１のビット線は、前記センスアンプの第２の入力端子に接続され、
前記第３のビット線は、接地されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２のビット線には、データを記憶する可変抵抗素子が接続されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１及び第２の抵抗素子は、データ読み出し時に、“０”データを書き込む方向の電流が供給されるように配置され、
前記第３及び第４の抵抗素子は、データ読み出し時に、“１”データを書き込む方向の電流が供給されるように配置されることを特徴とする請求項３又は４に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−３２４１（Ｐ２０１１−３２４１Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４５４６９（Ｐ２００９−１４５４６９）
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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