【課題】フローティングゲートとコントロールゲートとのオーバーラップ量のバラツキを抑制する。
【解決手段】基板（１）と、ゲート絶縁膜（２）を介してその基板（１）の上に設けたれたフローティングゲート（２０）と、トンネル絶縁膜（３０）を介してそのフローティングゲート（２０）の隣に設けられたコントロールゲート（５０）と、そのフローティングゲート（２０）の上に設けられたスペーサー絶縁膜（９）と、そのスペーサー絶縁膜（９）とそのコントロールゲート（５０）との間に設けられた保護膜（７）とを具備する半導体記憶装置（ＭＣ）を構成する。そのような半導体記憶装置（ＭＣ）において、その保護膜（７）は、スペーサー絶縁膜（９）以外の部分をエッチングするときに、スペーサー絶縁膜（９）の側面のストッパーとして機能している。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有し、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。 （もっと読む）

【課題】選択トランジスタの閾値が安定した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１に複数本のＳＴＩ１７を形成して、シリコン基板１１の上層部分を複数本のアクティブエリアＡＡに区画する。また、アクティブエリアＡＡ上にトンネル絶縁膜１４及び電荷蓄積膜１５を設け、ＳＴＩ１７を覆うようにブロック絶縁膜１８を設け、その上にワード電極ＷＬ及び選択ゲート電極ＳＧを設ける。そして、ＳＴＩ１７の上面１７ａにおける選択ゲート電極ＳＧの直下域を、ワード電極ＷＬの直下域よりも上方に位置させることにより、アクティブエリアＡＡの角部と選択ゲート電極ＳＧとの間の最短距離を、アクティブエリアＡＡの角部とワード電極ＷＬとの間の最短距離よりも長くする。 （もっと読む）

【課題】ビット線方向のセル間干渉を解消する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１を複数の素子領域に分離する素子分離絶縁膜２と、半導体基板１の素子領域上に形成されたトンネル絶縁膜３と、トンネル絶縁膜３上に形成されたフローティングゲート電極４と、積層絶縁膜５を介して、フローティングゲート電極４上及びチャネル幅方向に隣接するフローティングゲート電極４間に形成された第１コントロールゲート電極６と、半導体基板１の素子領域のチャネル幅方向に面する側面に形成されたアシスト絶縁膜７と、アシスト絶縁膜７を介して、複数の素子領域間に形成された第２コントロールゲート電極８と、を備えている。 （もっと読む）

【課題】不揮発性メモリセルの面積を増大することなく、かつ、製造プロセスを変更することなく、不揮発性メモリセルのデータ書き込み速度およびデータ消去速度の向上を図ることのできる技術を提供する。
【解決手段】データ書き込み・消去用の容量部ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび容量部Ｃを互いに異なる位置に分離した状態で配置する。容量部Ｃの容量電極ＦＧＣ２を覆う絶縁層６上にキャップ電極ＣＡＰを設けることにより、容量部Ｃは、容量電極ＦＧＣ２とｐ型のウエルＨＰＷ１との間の容量およびキャップ電極ＣＡＰと容量電極ＦＧＣ２との間の容量を加算した容量を有する。また、データ書き込み・消去用の容量部ＣＷＥにおけるデータの書き換えはチャネル全面のＦＮトンネル電流により行う。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置を小型にする。
【解決手段】複数の第１電極４Ｇと、これに交差する複数のワード線５と、複数の第１電極４Ｇの隣接間であって複数のワード線５が平面的に重なる部分に配置された複数の浮遊ゲート電極６Ｇとを有する複数の不揮発性メモリセルＭＣを持つＡＮＤ型のフラッシュメモリにおいて、上記複数の浮遊ゲート電極６Ｇの各々の断面形状を上記第１電極４Ｇよりも高い凸状とした。これにより、不揮発性メモリセルＭＣが微細化されても浮遊ゲート電極６Ｇを容易に加工できる上、不揮発性メモリセルＭＣの占有面積を増大させることなく浮遊ゲート電極６Ｇとワード線５の制御ゲート電極とのカップリング比を向上させることができる。 （もっと読む）

ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
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【課題】不揮発性半導体集積回路装置のチップサイズを縮小させる。
【解決手段】シリコン基板上に隣り合って配置された第１および第２ゲート電極とそれらの側方下部のシリコン基板に形成された一対のソース・ドレイン領域とを有し、第２ゲート電極とシリコン基板との間に配置された第２ゲート絶縁膜に電荷を蓄えることで情報を記憶するメモリセルにおいて、メモリセルの消去動作時には、消去非選択セルの第１ゲート電極に正電圧を印加する。 （もっと読む）

【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。
【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】各々ばらつきの少ない異なる閾値電圧を有する複数のトランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板２上に形成された高誘電率材料を母材料とするゲート絶縁膜１１、ゲート電極１２、およびゲート絶縁膜１１に接するように形成されたＳｉＮを主成分とする絶縁材料からなるオフセットスペーサ１３、を有する低閾値電圧ＭＩＳＦＥＴ１０と、半導体基板２上に形成された高誘電率材料からなるゲート絶縁膜２１、ゲート電極２２、およびゲート絶縁膜２１に接するように形成されたＳｉＮを主成分とする絶縁材料からなるオフセットスペーサ２３、を有する高閾値電圧ＭＩＳＦＥＴ２０と、を有し、オフセットスペーサ２３は、オフセットスペーサ１３よりも、単位体積当たりのＳｉ−Ｈ結合とＮ−Ｈ結合の存在比、単位体積当たりのＣｌの量、および単位体積当たりのＨの量の少なくともいずれか１つが大きい。 （もっと読む）

【課題】微細化が進んだ場合であってもトランジスタのカットオフ特性を改善する。
【解決手段】半導体基板１００上に形成されるｐ型ウェル２には、ビット線ＢＬの長手方向に沿って形成されたトレンチ３に素子分離絶縁膜４が埋め込まれている。素子分離絶縁膜４によりｐ型ウェル２が分離され、メモリトランジスタが形成される素子形成領域２Ａが形成される。素子分離絶縁膜４にはボロン等のｐ型不純物が注入されており、その不純物濃度は、ｐ型ウェル２の不純物濃度よりも大きい。 （もっと読む）

【課題】回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供する。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。 （もっと読む）

【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】アクティブマトリクス型の表示装置の画素に組み込むことが可能な超小型のメモリ素子を提供する。
【解決手段】メモリ素子１は、薄膜トランジスタＴＦＴと抵抗変化素子ＲｅＲＡＭとの並列接続からなる。抵抗変化素子ＲｅＲＡＭは、薄膜トランジスタＴＦＴの入力端側に接続する一方の導電層と、薄膜トランジスタＴＦＴの出力端側に接続する他方の導電層と、両導電層の間に配された少なくとも一層の酸化膜層とからなり、ゲートに印加される電圧に応じて薄膜トランジスタＴＦＴがオフ状態にある時、抵抗変化素子ＲｅＲＡＭは、入力端から印加される電圧に応じて、低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとで変化し、対応する二値データが書込まれる。 （もっと読む）

【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】ストレージ拡散層を介したリーク電流の抑制が図られたメモリセルの作製に適した、半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１導電型領域上に、ゲート絶縁膜とゲート電極の積層構造、及びキャパシタ絶縁膜とキャパシタ電極の積層構造を有する半導体基板を準備する工程と、ゲート電極とキャパシタ電極とを覆って半導体基板上に絶縁膜を形成する工程と、ゲート電極とキャパシタ電極との間の第２領域、及びゲート電極に対しキャパシタ電極と反対側の第３領域に、絶縁膜を通して第１導電型と反対の第２導電型の不純物を注入する工程と、絶縁膜をエッチングしてゲート電極側壁上にサイドウォールを残す工程と、第２領域上にマスク部材を形成する工程と、ゲート電極と、キャパシタ電極と、マスク部材と、ゲート電極側壁上のサイドウォールをマスクとし、第３領域に第２導電型不純物を注入する工程とを有する。 （もっと読む）

【課題】 ＬＤＤ構造を有するＭＩＳＦＥＴの低濃度部を形成するためのサイドウォールスペーサが、ゲート電極同士を近づけて配置する妨げになる。
【解決手段】 活性領域の上に、ゲート絶縁膜とゲート電極とを含むゲート積層構造を形成する。ゲート積層構造をマスクとして第１不純物を導入する。ゲート積層構造を、絶縁材料の第１の膜で覆う。第１の膜の上に、絶縁材料の第２の膜を形成する。第２の膜及び第１の膜を異方性エッチングして第１の活性領域を露出させ、ゲート積層構造の側面上に、第１の膜と第２の膜との少なくとも２層を含むサイドウォールを残す。ゲート積層構造及びサイドウォールをマスクとして、第２不純物を導入する。サイドウォールを構成する２層のうち、第２の膜を選択的に除去する。ゲート積層構造、残存する第１の膜、及び活性領域を覆うように、層間絶縁膜を形成する。層間絶縁膜内に、活性領域に電気的に接続される導電プラグを形成する。 （もっと読む）

【課題】写真製版プロセスのマージンを大幅に拡大でき、かつマイクロローディング効果を低減することによって「開口不良」を抑制できるとともに「ショート」のプロセス裕度を確保しやすくし、かつコンタクト抵抗を低減できる半導体装置の製造方法を提供する。
【解決手段】活性領域に対して傾斜して延びるようにゲート電極層５０と窒素を含む絶縁膜２とが積層される。シリコン酸化膜５が形成される。活性領域の幅より大きくかつ互いに隣り合う活性領域のピッチより小さい帯状の開口パターンが絶縁膜２に形成され、開口パターンから１対の不純物拡散領域の各々が露出させられる。開口パターンが導電層２３で埋め込まれる。導電層２３から１対の不純物拡散領域の各々に電気的に接続されたプラグ導電層２３ａ、２３ｂが形成されるとともに、プラグ導電層２３ａ、２３ｂの各上面と絶縁膜２の上面とが同一平面とされる。 （もっと読む）