【課題】書き込みおよび消去特性が良好で、記憶情報の不揮発性が高い不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、第１不純物領域１、第２不純物領域２、並びに第１不純物領域１および第２不純物領域２のいずれとも離間して形成された一組のソース領域３およびドレイン領域４、が区画された半導体基板１０と、半導体基板１０の上に形成された絶縁膜と、フローティングゲート３０と、を有し、フローティングゲート３０は、平面視において、第１部分３１は第１不純物領域１に重複し、第２部分３２は第１不純物領域１および第２不純物領域２の間に位置し、第３部分３３は一組のソース領域３およびドレイン領域４の間に位置し、フローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜は、フローティングゲート３０の他の部分と半導体基板１０との間に位置する絶縁膜よりも厚みが大きい。 （もっと読む）

【課題】素子分離絶縁膜上に引き出したワード線がシリサイド層形成時に断線するのを防止する。
【解決手段】メモリセルトランジスタを形成する領域の外側では、広い範囲にわたり素子分離絶縁膜２ａが形成されている。素子分離絶縁膜２ａの表面に、ワード線ＷＬと直交する方向に溝状の凹部２ｂを複数本形成する。この上部にワード線ＷＬを形成すると、凹部２ｂ内にワード線ＷＬを構成する第２導電膜である多結晶シリコン膜が埋め込まれる。ワード線ＷＬを形成後に、ワード線上部にシリサイド層を形成する。このとき、シリサイド反応に必要なシリコンは凹部２ｂ内から不足分が供給できるので、断線の発生を防止できる。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供する。
【解決手段】層間絶縁膜１０９と半導体層１０７とが交互に積層されたフィン状の積層構造に、フィン状の積層構造と交差するように電荷蓄積層１１２を介し制御ゲート電極１１８が配置されるメモリセル形成領域Ｒ１２に隣接して形成される階層選択トランジスタ形成領域Ｒ１１で、階層選択ゲート電極１１６，１１７は、フィン状の積層構造の半導体層１０７の側面を覆う数が一層ずつ減少するように階段状に、半導体層１０７の側面を電荷蓄積層１１２を介してフィン状の積層構造の上部から覆うように設けられ、各階層選択ゲート電極１１６，１１７によって覆われる半導体層１０７のうち、最下層の半導体層１０７よりも上層の半導体層１０７には所定の導電型の不純物が拡散されている。 （もっと読む）

【課題】メモリ領域の高密度化を図ることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０上にメモリセル領域と周辺回路領域とを有する。まず、メモリセル領域の半導体基板１０に溝を形成し、メモリセル領域の溝内に酸化膜を形成し、メモリセル領域の溝内における底面の酸化膜のみを除去し、メモリセル領域の溝をシリコンで埋めることで、リソグラフィ限界以下の幅の酸化膜からなる素子分離２０を形成する。 （もっと読む）

【課題】スプリットゲート型メモリセルを有する半導体装置の信頼性を向上させる。主要な目的の１つは、制御ゲート電極の表面に形成されているシリサイド層と、メモリゲート電極の表面に形成されているシリサイド層との接触による短絡不良を防止する技術を提供することにある。他の主要な目的は、メモリゲート電極と制御ゲート電極との間の絶縁耐性を保持する技術を提供することにある。
【解決手段】制御ゲート電極８の一方の側壁に形成された積層ゲート絶縁膜９とメモリゲート電極１０との間には、酸化シリコン膜や窒化シリコン膜などからなる側壁絶縁膜１１が形成されており、メモリゲート電極１０は、この側壁絶縁膜１１と積層ゲート絶縁膜９とによって制御ゲート電極８と電気的に分離されている。 （もっと読む）

【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。 （もっと読む）

【課題】半導体装置の歩留まりを向上させること若しくは製造コストを低減すること又は集積回路の面積を低減する半導体装置を提供する。
【解決手段】半導体装置が有するメモリ素子１０のメモリ層１２及び抵抗素子２０の抵抗層２２が同一材料によって構成される。そのため、メモリ層１２と、抵抗層２２とを同一工程によって形成することで、半導体装置の作製工程数を低減することができる。結果として、半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、半導体装置は、抵抗値の高い抵抗成分を備えた抵抗素子２０を有する。そのため、半導体装置が有する集積回路の面積を低減することができる。 （もっと読む）

【課題】製造工程の簡略化および製造時間短縮を目的とする、メモリセルと周辺回路を備える半導体装置と製造方法を提供する。
【解決手段】トランジスタ形成層３０上に、内部に配線１０ｂを備え、かつ、表面に容量パッド１４ａ，１４ｂを有する絶縁層３２を形成する工程と、絶縁層３２を層間絶縁膜１６で覆い、層間絶縁膜１６を貫通する第一のホール１６ａと、第一のホール１６ａよりも大きい直径を有する第二のホール１６ｂおよび第三のホール１６ｃを、それぞれメモリセル部と周辺回路部に同時に形成する工程と、各ホール内を覆う下部電極１８と容量絶縁膜１９と上部電極２０と容量サポート２１を形成することにより第一のホール１６ａを充填するとともに、第二のホール１６ｂと第三のホール１６ｃ内側に空洞を形成する工程と、空洞内に、配線１０ｂと容量パッド１４ｂにそれぞれ接続するコンタクト１６ｄ，１６ｅを形成する工程と、を具備している。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる。
【解決手段】シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。ここで、拡散防止領域ＰＡ１はメモリ用エクステンション領域ＥＴ１を内包するようにして形成されている。また、拡散防止領域ＰＡ１は、少なくともその一部が、メモリ用エクステンション領域ＥＴ１とメモリ用チャネル領域ＣＨ１との間に配置されている。 （もっと読む）

【課題】ＭＩＳＦＥＴのソース／ドレイン間の寄生容量を減少させる電極および配線を有したメモリや、メモリ混載のロジック等の半導体集積回路を提供する。
【解決手段】ゲート電極５より上方に少なくともキャパシタ電極１４，１６または情報記憶部の一部を有する半導体集積回路装置において、ＭＩＳＦＥＴは、ソース・ドレイン拡散層７に接続する少なくとも１つずつの第１のプラグ９を有する。ソース・ドレイン拡散層７のどちらか一方に、第１のプラグ９を介して接続し、キャパシタまたは情報記憶部の一部の下部電極１４と同一工程またはそれより前工程の配線層から成る第１の配線２１を設け、一方のソース・ドレイン拡散層７の上方に第１の配線２１と他の配線２２を接続するプラグを設けず、また、ソース・ドレイン拡散層７の他方の領域の上方に第１の配線２１と同一工程の配線を設けないようにする。 （もっと読む）

【課題】ＨＶ系トランジスタでの閾値電圧の上昇を防止する半導体装置とその製造方法を提供する。
【解決手段】半導体基板１０と、トランジスタ領域の半導体基板１０を素子領域に分離する素子分離絶縁膜２０４と、トランジスタ領域に設けられた複数のトランジスタと、素子分離絶縁膜２０４の下に形成された反転防止拡散層２０９とを具備し、トランジスタは、素子領域上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成され素子分離絶縁膜２０４上に延びるゲート電極２０３と、ゲート電極２０３を挟むように半導体基板１０表面に形成された拡散層１８を有し、素子分離絶縁膜２０４は、素子領域に隣接する領域２０４−１と、領域２０４−１の底部より深い底部を有する領域２０４−２とを有し、反転防止拡散層２０９は、領域２０４−２の下に形成されている。 （もっと読む）

【課題】ロジック回路を構成する第１トランジスタのオン電流を高くしたまま、ＤＲＡＭのメモリセル、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタのリーク電流を低くする半導体装置とその製造方法を提供する。
【解決手段】第１トランジスタ１００は、第１ゲート絶縁膜１１０、第１ゲート電極１２０、及び第１サイドウォール１５０を備えている。第２トランジスタ２００は、第２ゲート絶縁膜２１０、第２ゲート電極２２０、及び第２サイドウォール２５０を備えている。容量素子３００は、第２トランジスタ２００のソース・ドレイン領域２４０の一方に接続している。第１ゲート絶縁膜１１０は第２ゲート絶縁膜２１０と厚さが等しく、第１ゲート電極１２０は第２ゲート電極２２０と厚さが等しい。そして第２サイドウォール２５０の幅は、第１サイドウォール１５０の幅より広い。 （もっと読む）

【課題】不揮発性半導体記憶装置の周辺回路領域において用いられる高耐圧トランジスタの特性及び信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板３に周辺回路の高耐圧トランジスタＨＶＴｒ用のゲート絶縁膜２９を形成する工程と、ゲート絶縁膜２９上にゲート電極ＨＶＧを形成する工程と、ゲート電極ＨＶＧの両側部のシリコン基板３上に位置するゲート絶縁膜２９を剥離する工程と、不純物拡散領域３０を形成する工程と、ゲート電極ＨＶＧ及び不純物拡散領域３０の表面に亘りシリコン酸化膜を堆積する工程と、シリコン酸化膜をエッチングしてゲート電極ＨＶＧの側壁部に形成されるとともに、シリコン基板３表面に延長するようにスペーサ２２を形成する工程と、スペーサ２２の表面にシリコン窒化膜２３を形成する工程とを備える。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】半導体基板の表面に形成された拡散層領域における半導体基板の膨張の発生を抑制することが可能な、半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板１１１と、半導体基板１１１の表面に形成され、半導体基板１１１の表面に平行な所定方向に沿って交互に設けられ、素子分離層１２１の上面の高さが活性層１２２の上面の高さよりも低くなっている素子分離層１２１及び活性層１２２と、活性層１２２の表面に形成された拡散層１３１と、拡散層１３１の上面及び側面に形成され、半導体基板１１１を形成する半導体よりも格子定数の小さい材料で形成されたストレスライナー１３２とを備える。 （もっと読む）

【課題】本発明の目的は、さらに精度良く微細な複数のメモリセルと、高性能な複数のトランジスタと、を形成しつつ、複数の工程を１つの工程に集約させることを可能にする、不揮発性半導体記憶装置とその製造方法を提供するものである。
【解決手段】シリコン基板上に、ゲート絶縁膜用膜と浮遊ゲート電極膜用膜とゲート電極間絶縁膜用膜と制御ゲート電極膜用膜と、を積層し、制御ゲート電極膜用膜をエッチングして、同一の幅を有する複数の制御ゲート電極膜を形成する。この複数の制御ゲート電極膜の任意の数のもの毎を、それぞれトランジスタ単位となし、各トランジスタ単位におけるゲート電極間絶縁膜と浮遊ゲート電極膜とゲート絶縁膜とを形成する。各トランジスタ単位において、複数の制御ゲート電極膜に沿って形成したコンタクトホールに、コンタクトを埋め込んで、トランジスタを形成する。 （もっと読む）

【課題】一つの基板上にゲート長の異なるトランジスタを形成し、ゲート長の長いトランジスタに対して少なくともＥＳＤ構造を適用する場合に、ファセットの発生を抑制し、それぞれのトランジスタに適したサイドウォール（ＳＷ）幅を形成する方法を提供する。
【解決手段】基板上にゲート絶縁膜及びゲート電極材料の積層工程、第１領域にゲート長の長い第１ゲート電極の形成工程、全面に第１絶縁膜の形成工程、第２領域に第１絶縁膜を含むゲート長の短い第２ゲート電極の形成工程、全面に第２絶縁膜の形成する工程、第２ゲート電極側壁に第２絶縁膜からなる第２ＳＷ形成工程、第１ゲート電極側壁に第１及び第２絶縁膜からなる第１ＳＷ形成工程、少なくとも第１領域の露出した基板上に選択エピ層の形成工程、選択エピ層を介して基板にイオン注入し、ＥＳＤ構造を形成する工程を備える製造方法。 （もっと読む）

【課題】同一の半導体基板上に、高性能な低電圧ＭＩＳＦＥＴ、高信頼なＭＯＮＯＳ型不揮発性メモリおよび高電圧ＭＩＳＦＥＴを形成する。
【解決手段】ロジック回路などに使用される低電圧ＭＩＳＦＥＴの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧ＭＩＳＦＥＴのゲートをｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のＲＩＥによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜１７を形成することで素子の信頼性を確保する。 （もっと読む）

【課題】ロジック形成領域の低抵抗化と、メモリデバイスが有するキャパシタの低リーク電流化とを両立させることができる半導体技術を提供する。
【解決手段】ゲート構造５の間のソース・ドレイン領域４上と、ゲート構造５５間のソース・ドレイン領域５４上とに、無指向性スパッタ法を用いて金属材料を堆積する。この金属材料と半導体基板１とを互いに反応させて、ソース・ドレイン領域４，５４の上面内にコバルトシリサイド膜９，５９をそれぞれ形成する。そして、コバルトシリサイド膜９に電気的に接続されるキャパシタ１１を形成する。ゲート構造５間の距離ｄｍと、ゲート構造５の高さｈとで規定される第１のゲートアスペクト比は、ゲート構造５５間の距離ｄｒ１と、ゲート構造５５の高さｈとで規定される第２のゲートアスペクト比よりも大きい。 （もっと読む）