【課題】同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置に関する技術を提供する。
【解決手段】半導体装置１０では、ＥＰＲＯＭ領域Ａにおいて、半導体基板２０上に半導体基板２０の側からゲート酸化膜４１とフローティングゲート電極４２と絶縁膜４３とコントロールゲート電極４４がこの順に積層されて構成されている。また、ＤＲＡＭ領域Ｂにおいて、半導体基板２０上に半導体基板２０の側から絶縁膜４３と金属膜（ソース電極６７、８７とドレイン電極６８、８８を含む）がこの順に積層されて構成されている。本実施例の半導体装置１０では、ＥＰＲＯＭ領域Ａの絶縁膜４３とＤＲＡＭ領域Ｂの絶縁膜４３が同一層で形成されており、ＥＰＲＯＭ領域Ａのコントロールゲート電極４４とＤＲＡＭ領域Ｂの金属膜が同一層で形成されている。そのため、半導体装置１０を形成する際に、その工程が増加することが抑制される。 （もっと読む）

【課題】接合リーク電流を低減可能なＤＲＡＭ型半導体装置を提供する。
【解決手段】メモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きくする。また、メモリセル部におけるＭＯＳトランジスタのソース／ドレインを二重拡散層構造５，６とし、周辺回路部におけるＭＯＳトランジスタのソース／ドレインを三重拡散層構造５，６，７にする。このようにメモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きく設定することにより、メモリセル部内におけるｐ型不純物領域４ａの濃度を低くすることが可能となり、接合リーク電流を低減することが可能となる。 （もっと読む）

【課題】多値記録が可能なメモリセルを備えた半導体記憶装置の性能を向上させる。
【解決手段】シリコン基板１００上に配置された複数のメモリセルを有する半導体集積回路装置であって、個々のメモリセルは、素子分離膜１１８で規定されたアクティブ領域において、ボトム酸化膜１０５、電荷蓄積窒化膜１０６、トップ酸化膜１０７を介して形成されたメモリゲート電極１０３を有する。素子分離膜１１８の一部上面は、アクティブ領域上面の高さよりも高くなるように突出して形成され、電荷蓄積窒化膜１０６はその素子分離膜１１８が突出した部分の側壁から、アクティブ領域表面に渡って形成されている。 （もっと読む）

【課題】ワード線引き出し部におけるワード線とシリコン基板との距離をセルアレイ領域内に比して長く確保でき、耐圧を向上させることができる半導体装置を提供する。
【解決手段】セルアレイ領域の半導体基板１４上には、第１の膜厚を持つトンネル酸化膜１８、及び第１ゲート電極を有するメモリセルトランジスタが形成されている。周辺回路領域の半導体基板１４上には、第１の膜厚より厚い第２の膜厚を持つゲート酸化膜を有する高電圧トランジスタが形成される。ワード線３は、メモリセルトランジスタの第１ゲート電極に接続され、ワード線引き出し領域の半導体基板１４上に延伸している。ワード線引き出し領域において、半導体基板１４とワード線３との間には、第１の膜厚より厚く、第２の膜厚より薄い第３の膜厚を持つシリコン酸化膜１５が形成されている。 （もっと読む）

【課題】選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぎ、選択ゲートトランジスタ間の側壁絶縁膜を薄膜化できる半導体記憶装置を提供する。
【解決手段】周辺トランジスタの第３側壁絶縁膜の膜厚は、選択ゲートトランジスタの第１側壁絶縁膜、及び隣接した選択ゲートトランジスタの第２側壁絶縁膜より膜厚が厚い。メモリセルのゲート電極ＭＧと選択ゲートトランジスタの選択ゲート電極ＳＧ１との間隔はゲート電極ＭＧ間の間隔より広く、選択ゲート電極ＳＧ１と選択ゲートトランジスタの選択ゲート電極ＳＧ２との間隔はゲート電極ＭＧと選択ゲート電極ＳＧ１との間隔より広い。 （もっと読む）

【課題】プログラマブルＭＯＳＦＥＴ（１０５）とロジックＭＯＳＦＥＴ（１１０）とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高ｋゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第１、第２ゲート金属ゲート電極（１６、２１）を形成するメモリデバイスの製法が提供される。次のプロセスで、高ｋゲート誘電体層の一部を被う少なくとも１つのスペーサ（５５）を第１ゲート電極（１６）に形成する。高ｋゲート誘電体層の露出された残存部分をエッチングし、第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体（１７）及び第２金属ゲート電極（２１）のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体（２２）を形成する。 （もっと読む）

【課題】強誘電体キャパシタの側壁残渣を除去し、かつ、水素による強誘電体キャパシタの特性劣化を抑制する半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられたスイッチングトランジスタと、スイッチングトランジスタ上に形成された層間絶縁膜と、層間絶縁膜中に形成されたコンタクトプラグと、コンタクトプラグおよび層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、半導体基板に形成され、コンタクトプラグとスイッチングトランジスタとの間を電気的に接続する拡散層と、強誘電体キャパシタの側面に形成された水素バリア膜と、上部電極の上面全体を被覆しかつ該上部電極の上面に接触するＴｉＮ膜またはＴｉＡｌＮ膜を含む配線とを備えている。 （もっと読む）

【課題】強誘電体キャパシタの疲労特性の不揃いを抑制できる半導体装置を提供することにある。
【解決手段】半導体基板１の上方に形成され、金属を有するキャパシタの下部電極１８ｂと、下部電極１８ｂの上に形成されるキャパシタＱの誘電体膜と、誘電体膜上に形成され、能動素子に電気的に接続されるキャパシタＱの上部電極と、キャパシタＱを覆う絶縁膜と、下部電極のコンタクト領域２５ｃの上に形成されるホールを有する半導体装置であって、ホールと上部電極１９ｂの距離はホール直径又はホール面積との関係において決定される。 （もっと読む）

【課題】ＭＩＳＦＥＴのしきい値のばらつきを抑制する。
【解決手段】半導体基板１に素子分離領域２を形成し、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入を行なってから、ゲート絶縁膜５ａ，５ｂおよびゲート電極ＧＥ１，ＧＥ２を形成する。それから、イオン注入によりエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成し、更に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することにより拡散防止領域１０ａ，１０ｂを形成する。その後、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールＳＷを形成してから、イオン注入により、ソース・ドレイン用のｎ^＋型半導体領域１１ａおよびｐ^＋型半導体領域１１ｂを形成して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。 （もっと読む）

【課題】層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成した後、サリサイドブロック膜ＳＡＢ、層間絶縁膜ＩＬを順に形成し、その層間絶縁膜ＩＬをＣＭＰにより研磨する。サリサイドブロック膜ＳＡＢは、下層から順に酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２とによって形成する。また、層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで研磨する。 （もっと読む）

【課題】レジストの解像度を損うことなく、レジストの感度を向上させることができるレジスト組成物及び該レジスト組成物を用いた半導体装置の製造方法の提供。
【解決手段】本発明のレジスト組成物は、金属塩、樹脂、及び溶剤を含むことを特徴とする。金属塩がアルカリ金属塩及びアルカリ土類金属塩のいずれかである態様、金属塩がセシウム塩である態様、金属塩の含有量が、樹脂に対し、５質量％〜５０質量％である態様、などが好ましい。 （もっと読む）

【課題】オフ状態でのリーク電流を抑制したＭＯＳトランジスタを有する回路領域と、オン状態でのドレイン電流を大きいＭＯＳトランジスタを有する回路領域と、を備えた半導体装置を提供する。
【解決手段】第１のＭＯＳトランジスタは、第１の不純物領域として、半導体基板内に設けられた第１の領域及び第１の領域の上方に突出するように設けられた第２の領域からなる第１のソース／ドレイン領域を有する。第２のＭＯＳトランジスタは、半導体基板内に設けられた第２の不純物領域と、第２の不純物領域に接触して半導体基板の上方に突出する第３の不純物領域と、第３の不純物領域上に第４の不純物領域とを有する第２のソース／ドレイン領域を有する。第３の不純物領域は、第４の不純物領域よりも不純物濃度を低くし、第１の不純物領域は、第２の不純物領域よりも不純物濃度を低くする。 （もっと読む）

【課題】キャパシタを有する信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１の絶縁膜２６と、ソース／ドレイン拡散層２２に達する第１のコンタクトホール２８ａ内に埋め込まれた第１の導体プラグ３２と、第１の絶縁膜上に形成されたキャパシタ４４と、第１の絶縁膜上に、キャパシタを覆うように形成された第１の水素拡散防止膜４８と、第１の水素拡散防止膜上に形成され、表面が平坦化された第２の絶縁膜５０と、第２の絶縁膜上に形成された第２の水素拡散防止膜５２と、キャパシタの下部電極３８又は上部電極４２に達する第２のコンタクトホール５６内に埋め込まれた第２の導体プラグ６２と、第１の導体プラグに達する第３のコンタクトホール内に埋め込まれた第３の導体プラグ６２と、第２の導体プラグ又は第３の導体プラグに接続された配線６４とを有している。 （もっと読む）

【課題】しきい値電圧のばらつきが小さい記憶素子部と、低消費電力で高速な論理素子部を有する半導体装置を可能にする。
【解決手段】記憶素子部１２と論理素子部１３とに素子分離領域１４で分離された半導体層１１の記憶素子部１２の第１面Ｓ１側に第１ゲート電極２３を有する第１電界効果トランジスタ２１と、記憶素子部１２の第２面Ｓ２側に第２ゲート電極３３を有し、第１電界効果トランジスタ２１とソース・ドレイン領域を共通とする第２電界効果トランジスタ３１と、論理素子部１３の第１面Ｓ１側に第３ゲート電極４３を有する第３電界効果トランジスタ４１と、第１面Ｓ１側に形成された第１絶縁膜５１と、第２面Ｓ２側に形成された第２絶縁膜６１を有し、第１、第２電界効果トランジスタ２１、３１は完全空乏型の電界効果トランジスタであり、第１、第２ゲート電極２３、３３は電気的に接続されている。 （もっと読む）

【課題】素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層が形成できる製造方法を提供する。
【解決手段】第１及び第２の領域における半導体基板１上にゲート絶縁膜４、第１のゲート電極層６、第１の絶縁膜７を順に形成し、第２の領域における第１の絶縁膜７の一部を除去して開口部９を形成し、第１の絶縁膜７上及び開口部９内に第２のゲート電極層１０を形成し、第１及び第２のゲート電極層６、１０、第１の絶縁膜７をパターニングし、半導体基板１内に不純物１２を導入し、第２の絶縁膜、マスク層を順に形成し、第１の領域、第１及び第２の領域の間を覆いかつ第２の領域における第１及び第２の選択ゲートトランジスタ間を開口するようにマスク層をパターニングし、第１及び第２の選択ゲートトランジスタ間の第２の絶縁膜及びゲート絶縁膜を除去するとともに、この半導体基板１内に導入された不純物１２を除去する。 （もっと読む）

【課題】第１ゲート電極と第２ゲート電極間の寄生容量の少なく高速アクセスが可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルが、書き込み・消去用の第１メモリセルユニットＵ１と、読み出し用の第２メモリセルユニットＵ２と、第３メモリセルユニットＵ３とを備えてなり、第１メモリセルユニットＵ１の第２ゲート電極７、第２メモリセルユニットＵ２の第３ゲート電極１１、第３メモリセルユニットＵ３の第４ゲート電極１３同士が電気的に接続してフローティングゲートＦＧが形成される。第４ゲート電極１３上に第２の絶縁膜を介して第５ゲート電極１５が形成され、第５ゲート電極１５が制御端子ＣＧと電気的に接続することにより、フローティングゲート７，１１，１３が制御端子ＣＧと容量結合している。 （もっと読む）

【課題】 本発明は、ＭＯＮＯＳ型のメモリセルを備えた不揮発性半導体記憶装置において、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させ、キャパシタ素子の面積を低減することを目的とする。
【解決手段】 キャパシタ素子において、周辺トランジスタのゲート電極の多結晶シリコン膜２を中間電極とし、ゲート絶縁膜１とメモリセルトランジスタのブロック絶縁膜１０の両方をキャパシタ絶縁膜とすることにより、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させキャパシタ素子の面積を低減している。 （もっと読む）

【課題】導電層が基板の内部深くにまで達することを回避して、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得る。
【解決手段】シリコン基板１の上面内にエクステンション５を形成した後、シリコン酸化膜３０を全面に堆積し、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積し、シリコン酸化膜３２、シリコン窒化膜３１及びシリコン酸化膜３０をこの順にエッチングしてサイドウォール３６を形成する。不純物領域１３を形成し、シリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６，３７を形成する。コバルト１７を全面に堆積した後、熱処理を行うことにより、コバルトシリサイドを形成する。その後、未反応のコバルト１７を除去する。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置の歩留まりを向上させることの可能な半導体装置の製造方法および方法により得られた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、不揮発性メモリ形成領域のドレイン形成領域側において、ダミーゲート１６に対向しない第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅が、ソース形成領域側において、第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅Ｘよりも長い第２サイドウォール４３を得る工程を含む。 （もっと読む）

【課題】周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ｎ型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。 （もっと読む）