メモリセルを開示する。メモリセルは、第１ワイヤ状チャネル構造と、第１ワイヤ状チャネル構造の外周面を囲む電荷トラップ構造を備え、電荷トラップ構造は、２つの電荷トラップ部分構造を有する。各電荷トラップ部分構造は、電荷を蓄積可能な異なる材料で形成されている。メモリセルの製造方法も開示する。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置の信頼性を向上させる。
【解決手段】半導体基板１のメモリ用ｐウェルｍｐｗにおいて、主面Ｓ１上に制御ゲート絶縁膜ＣＧＩを介して形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧに隣り合うようにして、メモリゲート絶縁膜ＭＧＩを介して形成されたメモリゲート電極ＭＧと、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側方下部に形成されたｐ型のメモリドレイン領域ＭＤおよびメモリソース領域ＭＳとを有する不揮発性メモリＮＶＭにおいて、制御ゲート電極ＣＧ下の制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は、メモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍのｐ型不純物濃度よりも高く、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度は、制御ゲートチャネル領域ＣＨｃに近い第１領域ｍ１よりも、遠い第２領域ｍ２の方が低い。 （もっと読む）

【課題】単結晶シリコン層でのキャリアの蓄積を防止することが可能な半導体装置を提供する。
【解決手段】単結晶シリコン基板１１と、単結晶シリコン基板上に部分的に形成された絶縁層１２と、単結晶シリコン基板上及び絶縁層上に形成され、過剰な４族元素に基づく欠陥層を含んだ単結晶シリコン層１４と、単結晶シリコン層上に形成された第１のゲート絶縁膜１６と、第１のゲート絶縁膜上に形成された電荷蓄積層１７と、電荷蓄積層上に形成された第２のゲート絶縁膜１９と、第２のゲート絶縁膜上に形成された制御ゲート電極２２とを含むメモリセル用の複数の第１のゲート構造３１とを備える。 （もっと読む）

【課題】高速化を図ることのできる不揮発性の半導体記憶装置と、その製造方法を提供する。
【解決手段】ウェル領域３の表面上に制御ゲート絶縁膜４を介在させて制御ゲート電極５ａが形成されている。制御ゲート電極５ａの一方の側面上にＯＮＯ膜６を介在させてメモリゲート電極７ａが形成されている。そのウェル領域には、ドレイン領域Ｄとしての低濃度不純物領域１０ａおよび高濃度不純物領域１２ａと、ソース領域Ｓとしての低濃度不純物領域１０ｂおよび高濃度不純物領域１２ｂとが形成されている。その制御ゲート電極５ａおよびメモリゲート電極７ａを覆うように、引張り応力の比較的強い膜として、シリコン窒化膜１４が形成されている。さらに、そのシリコン窒化膜１４を覆うように層間絶縁膜２０が形成されている。これにより、チャネル領域に引張り応力が作用して電子の移動度が大きくなり、トランジスタの電流を増加させることができる。 （もっと読む）

【課題】 トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、主面を有するシリコン基板１と、シリコン基板１の主面上に設けられた不揮発性メモリセルとを備し、前記主面は、溝状構造が形成された領域１Ａを含み、前記不揮発性メモリセルは、領域１Ａ上に形成されたトンネル絶縁膜としての第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを含む。 （もっと読む）

【課題】微細化が容易で、電流駆動力が大きなニューロン素子を提供する。
【解決手段】基板２に板状の第１導電型の半導体層と、半導体層の長手方向に離間するように設けられた第２導電型のソース・ドレイン領域と、半導体層の上面に設けられた保護膜８と、ソース領域とドレイン領域との間に形成されるチャネル領域６ａと、チャネル領域６ａの両側面に設けられた一対のゲート絶縁膜１０と、チャネル領域６ａの両側面のゲート絶縁膜１０を挟み上面に保護膜８を挟む第１部分１２ａと、第１部分１２ａから延在する第２部分１２ｂと、第１および第２部分１２ａ，１２ｂよりも幅の広い第３部分１２ｃと、を有する浮遊ゲート電極１２と、浮遊ゲート電極１２の上に設けられた電極間絶縁膜１４と、浮遊ゲート電極１２の第３部分１２ｃ上に電極間絶縁膜を挟むように設けられた複数の制御ゲート電極１６_１、１６_２と、を備える。 （もっと読む）

【課題】高温時における書き込みレベル変動の抑制によって、優れた信頼性を有するに至った半導体装置、特にトラップ型メモリを提供する。
【解決手段】チャネル領域および該チャネル領域を挟むようにして形成された第１の拡散層と第２の拡散層を有する半導体層と、該半導体層上に該チャネル領域と接して形成された電荷トラップを含む絶縁膜と、該絶縁膜上に形成されたゲート電極と、から少なくとも構成される半導体装置であって、該半導体層に比べて熱伝導率の低い層（低熱伝導層）が、該半導体層の内部に、該絶縁膜の該半導体層との接面の一部のみと重なるように形成されていることを特徴とする。 （もっと読む）

【課題】一方は高速動作が可能で駆動電圧の低い薄膜トランジスタ、他方は電圧に対して高耐圧で信頼性の高い薄膜トランジスタの両方を有する半導体装置を提供することを目的とする。従って、低消費電力かつ高信頼性を付与された半導体装置を提供することを目的とする。
【解決手段】絶縁表面を有する同一基板上に半導体層の膜厚の異なる複数種の薄膜トランジスタを有する。高速動作を求められる薄膜トランジスタの半導体層のチャネル形成領域を、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層のチャネル形成領域より薄膜化し、チャネル形成領域の膜厚を薄くする。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められる薄膜トランジスタより膜厚が薄くてもよい。 （もっと読む）

【課題】素子が微細化されたＭＯＳ型半導体記憶装置の電荷保持特性の向上と、しきい値電圧の変動の抑制とを両立させ、製造ばらつきの影響を受けにくい技術を提供する。
【解決手段】チャネル領域１３上にメモリ絶縁膜４と、ゲート絶縁膜３とが隙間なく区分けして設け、かつソース領域７とドレイン領域８とが直行する方向と対向する方向に設けている。ＭＯＮＯＳ型のメモリ絶縁膜４および第２の電流経路２を有することにより、この部分は、電気的に書き換えが可能なＭＯＳ型半導体記憶素子として機能し、ゲート絶縁膜３および電流経路１を有することにより、この部分は、通常のＭＯＳ型半導体素子として機能する。したがって、書き込み後のしきい値電圧は、ゲート絶縁膜３側が支配的となり、書き込み後のしきい値変動や電荷保持特性を考慮する必要がない。 （もっと読む）

【課題】 ナノ粒子を電荷貯蔵層に使用して低いゲート動作電圧でも素子の動作が可能にしてトンネリング層及び絶縁物層の厚さを減らして素子の直接度を向上させたナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供する。
【解決手段】 本発明は非揮発性のメモリー電子素子及びその製造方法に関するものでトンネリング層が表面に蒸着されたナノワイヤーにナノ粒子がナノワイヤーの表面に蒸着されたトンネリング層に吸着させる。電荷移動チャンネルとして使用される半導体ナノワイヤーと電荷貯蔵層に利用される半導体ナノ粒子を構成することでナノワイヤーを通じて移動する電荷がゲートに加える電圧によってナノ粒子にトンネリングされ、再び加えられる電圧の変化によってナノ粒子からナノワイヤーに電荷がトンネリングさせる。 （もっと読む）

【課題】動作特性及び信頼性の向上した新規な構造の半導体装置及びその作製方法を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、を有する。半導体層は局所的に薄膜化され、薄膜化された領域にチャネル形成領域が設けられており、第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

【課題】信頼性に優れた半導体記憶装置、及びその製造方法を提供する。
【解決手段】凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、素子分離領域１２の、凹凸部を有する半導体基板１０の凸部である能動領域１８の長手方向と直行する方向にゲート電極配線溝２２を設ける工程と、ゲート電極配線溝２２を埋めるようにゲート電極材からなる層３６を形成する工程と、ゲート電極材からなる層３６をパターニングしてゲート電極１４を形成する工程と、素子分離領域１２をエッチングすることにより能動領域１８を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。 （もっと読む）

【課題】Ｖｃｃを低電圧化したフラッシュメモリで書き込み時のディスターブ耐性を改善する。
【解決手段】Ｎ型ウェル内にマトリクス状に形成された複数の不揮発性のメモリセルトランジスタと、マトリクスの各列毎に設けられた副ビット線と、前記Ｎ型ウェルに隣接して形成されたＰ型ウェル内に前記各副ビット線に対応して形成された選択トランジスタとを備えたフラッシュメモリに対して、Ｎウェルとメモリセルトランジスタのドレイン接合との容量カップリングによって昇圧された電圧、または、チップ内部で発生した高電圧を書き込み対象外のメモリセルトランジスタのドレイン電圧として用いる。 （もっと読む）

【課題】ドレイン誘導障壁低下を抑制しカットオフ特性の良好な半導体装置を提供する。
【解決手段】半導体装置は、基板１０１と、基板１０１表面部に形成されたソース領域１０２と、基板１０１上に形成された第１の絶縁層１０３と、第１の絶縁層１０３上に形成されたゲート電極１０４と、ゲート電極１０４上に形成された第２の絶縁層１０５と、ソース領域１０２と接続され、第１の絶縁層１０３、ゲート電極１０４及び第２の絶縁層１０５を貫き、ボイド１０７を内包するように形成されたボディ部１０６と、ボディ部１０６を囲み、ゲート電極１０４との間に形成されたゲート絶縁膜１０８と、ボディ部１０６に接続されたドレイン領域１１０と、を備える。 （もっと読む）

【課題】基板、チャネル、多層構造、ゲート、ソーおよびドレインを含む縦型チャネルメモリーと、その製造方法を提供する。
【解決手段】縦型チャネルメモリーは、チャネル１１２が基板１１０ａから突出しており、頂部表面１１２ａと垂直な二側面１１２ｂを有する。酸化物１６１―窒化物１６２―酸化物１６３（ＯＮＯ）層の多層構造１６０は、チャネル１１２の垂直な二側面１１２ｂの上に配置される。多層構造１６０をまたぐゲート１７０ａは、チャネルの垂直な二側面１１２ｂの上に位置している。ソースとドレインはそれぞれ、ゲート１７０ａに対してチャネル１１２の二側面１１２ｂに位置している。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板、半導体柱及びコンタクトプラグを備える半導体素子において、活性領域として機能する少なくとも一対のフィンを備える半導体基板と、一対のフィンの一部分の間に該フィンを連結するように介在される半導体柱と、一対のフィンの上面に電気的に連結されるように半導体柱上に形成されるコンタクトプラグとを備える半導体素子である。 （もっと読む）

【課題】動作信頼性が高くて高集積化が可能である不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は半導体基板１１０ａを含み、電荷保存層１２０は、半導体基板上１１０ａに提供され、例えばポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことができ、制御ゲート電極１４０は、電荷保存層１４０上に提供され、第１補助ゲート電極１３０ａと第２補助ゲート電極１３０ｂは、電荷保存層１４０の一側に離隔配置され、半導体基板１１０ａから絶縁される。この不揮発性メモリ素子によれば、メモリトランジスタ内部にソース及びドレイン領域が省略され、代わりに第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂが配され、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。 （もっと読む）

【課題】電荷保存層を利用してデータを保存しうる、立体型構造を有する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は、半導体層１０５と、半導体層１０５上に配列された複数の上部制御ゲート電極１３０ａと、半導体層１０５の下に配列され、複数の上部制御ゲート電極１３０ａと交互に配置された複数の下部制御ゲート電極１３０ｂと、半導体層１０５と上部制御ゲート電極１３０ａとの間にそれぞれ介在された複数の上部電荷保存層１２０ａと、半導体層１０５と下部制御ゲート電極１３０ｂとの間にそれぞれ介在された複数の下部電荷保存層１２０ｂと、を備える。 （もっと読む）

【課題】データの書き込みと消去を低電圧で実行可能な半導体装置およびその製造方法を提供する。
【解決手段】Ｓｉ基板１上に絶縁膜３を介して形成されたＳｉ層５と、Ｓｉ層５上に絶縁膜７を介して形成されたＳｉ層９と、Ｓｉ層５の少なくとも一つの側面に形成されたＰＭＯＳ２０と、Ｓｉ層９の少なくとも一つの側面に形成されたＮＭＯＳ３０と、を備え、ＰＭＯＳ２０及びＮＭＯＳ３０は、共通のコントロール・ゲート１７及び共通のフローティング・ゲート１３を有する。共通のフローティング・ゲート１３は、Ｓｉ層５の側面からＳｉ層９の側面にかけて連続して設けられている。本発明によれば、共通のフローティング・ゲート１３に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができる。 （もっと読む）

【課題】特性ばらつきを抑制し、S-factorの低減を図れるポリシリコンＳＯＩを用いた不揮発性メモリを提供する。
【解決手段】基板１と、基板１上に形成した第１の絶縁膜３と、絶縁膜３上にポリシリコンで形成した半導体膜５、５´と、半導体膜５、５´上に形成したトンネル膜９と、トンネル膜９の上に形成した浮遊ゲート１１と、浮遊ゲート１１上に形成した第２の絶縁膜１３と、第２の絶縁膜膜１３上に形成した制御ゲート１５と、浮遊ゲート１１下の半導体膜５、５´を挟むように、半導体膜５、５´を貫通して第１の絶縁膜３上に対向して形成された金属若しくは金属シリサイドからなる導電体領域７とを具備する。 （もっと読む）