【課題】 十分なチャネル電流が得られるように、局在化した電荷のキャリア密度を向上させる。
【解決手段】 半導体記憶装置は、第１の強誘電体膜（３）及び第２の強誘電体膜（６）よりなる積層膜と、積層膜を垂直方向に横切る電場を発生させる手段（２、７）と、第１の強誘電体膜（３）と第２の強誘電体膜（６）との界面に電流を流し且つ前記電流を検出する手段（４、５）とを備えている。 （もっと読む）

【課題】ビットラインの電気抵抗を増大させることなく、メモリセル領域の高さを低くするフローティングゲート構造にする。
【解決手段】半導体基板１０上に、イオン注入損傷保護膜２０を形成し、半導体基板を半導体支持層１３上に不純物拡散層１５を備える構成にする。イオン注入損傷保護膜上には、層間絶縁膜４０を形成する。層間絶縁膜、イオン注入損傷保護膜及び不純物拡散層の、フローティングゲート形成領域５１に対応する領域の部分を除去して、半導体支持層を露出するゲート形成用溝４２を形成する。ゲート形成用溝内に、フローティングゲート絶縁膜６２及びフローティングゲート７２を形成する。 （もっと読む）

【課題】アクティブ領域に複数層のドーピング層を有する電荷トラップフラッシュメモリセルとこれを利用したメモリアレイ及びその動作方法の提供。
【解決手段】電荷トラップメモリセルの構造は、従来とは異なり、アクティブ領域に複数層のドーピング層を適切に形成したことにその特徴がある。前記複数層のドーピング層により、ソース／ドレイン領域とＰＮ接合を成す部分においては、電子がバンド間トンネリングとなるように誘導し、前記トンネルリングされた電子を所定の逆バイアス状態で加速させてアバランシュ現象が起こるようにする。従って、メモリアレイの動作は、前記アバランシュ現象により生成されたホールを各メモリセルの多重誘電層に注入させる方式でプログラムし、イレース時にはＦ−Ｎトンネルリングによりチャンネルにある電子を前記各セルの多重誘電層に注入させる方式で行うことになる。 （もっと読む）

【課題】 強誘電体ゲートＦＥＴにおける、強誘電体にかかる反電場を抑制することにより、強誘電体ゲートＦＥＴを備え、良好な記憶保持特性を有する記憶素子を提供する。
【解決手段】 極薄い半導体薄膜１によりチャネルを、強誘電体２によりゲート絶縁膜をそれぞれ構成した電界効果トランジスタ１０から成り、強誘電体２の分極状態により情報を保持し、電界効果トランジスタ１０に電場が印加されることにより、強誘電体２の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜１の厚さが電子閉じ込め効果が発現する厚さである記憶素子を構成する。 （もっと読む）

【課題】不揮発性メモリにおいて、印加電圧が高いという問題があった。これは、絶縁膜を介して、フローティングゲートにキャリアをトンネル効果により注入する必要があるからである。またこのようなキャリアの注入を行うことにより、絶縁膜の劣化が懸念される。そこで印加電圧を低くし、絶縁膜の劣化を防止したメモリを提供することを課題とする。
【解決手段】メモリのフローティングゲートとして機能するものとして、電荷移動錯体を有する無機化合物、及び有機化合物が混在された層を用いることを特徴とする。具体的には、絶縁層間に挟まれた、電荷移動錯体を有する無機化合物、及び有機化合物が混在された層をフローティングゲートとして用いたトランジスタ構造を有する素子である。 （もっと読む）

【課題】マルチビット不揮発性メモリ素子、その動作方法、及びその製造方法を提供する。
【解決手段】マルチビット不揮発性メモリ素子の単位セル２００は、垂直に形成された複数のチャンネル２１５，２２０と、そのチャンネルの外側に垂直に形成されたストレージノード２２５，２３０と、そのチャンネル及びストレージノードの上部とストレージノードの側面とを取り囲んでいる制御ゲート２４０と、そのチャンネル、ストレージノード及び制御ゲートの各間に介在された絶縁膜２３５と、を含む。 （もっと読む）

【課題】２ビットより多くのマルチビット動作を具現できるメモリセル構造を有するマルチビットフラッシュメモリ素子を提供する。
【解決手段】基板上にメサ状に形成された第１活性層１１０と、第１活性層１００上に形成され、第１活性層１００と反対の性質の導電型の第２活性層１３０と、第１、第２活性層１１０、１３０とを電気的に隔離するための活性層間分離層２１０と、スタックの互いに対向する二側面にそれぞれ形成されたソース及びドレイン５５０と、この側面と異なる、互いに対向する二側面にそれぞれ形成された第１、第２ゲート４１０、４３０と、トンネル誘電層２３０と、トンネル誘電層２３０と第１、第２ゲート４１０、４３０との間に形成され、トンネル誘電層２３０をトンネリングした電荷を保存する電荷捕獲層３００と、を備える。 （もっと読む）

【課題】シンプルな製造プロセスによる新規なトランジスタ構造を提供する。
【解決手段】本発明によるトランジスタは、半導電性金属酸化物チャネル層（５１）と、半導電性金属酸化物チャネル層（５１）に提供されたソース領域（６４）およびドレイン領域（６５）と、ソース領域（６４）とドレイン領域（６５）との間、かつ半導電性金属酸化物層（５１）の上のゲート構造とを備える。その半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ_２と、Ｇａ_２Ｏ_３と、ＳｒＴｉＯ_３と、ＬａＦｅＯ_３と、Ｃｒ_ｘＴｉ_ｙＯ_３とからなる群から選択される。 （もっと読む）

【課題】トンネル絶縁膜中の電荷トラップ発生量またはリーク電流発生量を低減できる不揮発性メモリセルの製造方法を実現すること。
【解決手段】不揮発性メモリセルの製造方法は、シリコン基板１と、シリコン基板１の表面に設けられ、素子分離溝２を含む素子分離領域と、シリコン基板１上に設けられた不揮発性メモリセルであって、トンネル絶縁膜４と、浮遊ゲート電極５と、制御ゲート電極７と、電極間絶縁膜８とを含む不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、シリコン基板１上にトンネル絶縁膜４となる絶縁膜、浮遊ゲート電極５となる半導体膜を順次形成する工程と、前記半導体膜、前記絶縁膜およびシリコン基板１をエッチングして、素子分離溝２を形成する工程と、水蒸気雰囲気中で、浮遊ゲート電極５、トンネル絶縁膜４およびシリコン基板１をアニールする工程とを有する。 （もっと読む）

メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはＳｉＣを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間にＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。 （もっと読む）

個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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