【課題】本発明は、単一セルに多数のビットのデータを格納及び消去できることにより、高密度／高集積メモリ特性を有するフラッシュメモリ素子を提供するためのものである。
【解決手段】本発明のある態様のフラッシュメモリ素子は、半導体基板の上に第１不純物がドーピングされた領域が形成され、領域の上に第１不純物と相異する極性を有する第２不純物がドーピングされ、正方形を有する第１ポリシリコンパターンが形成され、第１ポリシリコンパターンの上に第１不純物と同一な第３不純物がドーピングされ、正方形を有する第２ポリシリコンパターンが形成され、第１及び第２ポリシリコンパターンの四方側面に多数の電荷捕獲層が形成され、各電荷捕獲層の上に形成された多数の制御ゲートを含む。 （もっと読む）

【課題】初期特性変動、エンデュランス劣化、特性バラツキを抑制することができる半導体記憶装置およびその製造方法を提供すること。
【解決手段】ゲート電極１０８のゲート長は、ゲート酸化膜１０７から離れるに従って漸次長くなっている。電荷保持膜１０３は、トンネル酸化膜１０２を介して半導体基板１０１上にほぼ均一な膜厚で形成されていて、電荷保持膜１０３中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、電子とホールの再結合の量が抑制されて、エンデュランス劣化を抑制することができる。トンネル酸化膜１０２はほぼ均一な厚さで形成されている。 （もっと読む）

【課題】リセスタイプの制御ゲート電極を備える半導体メモリ素子を提供する。
【解決手段】半導体基板と、半導体基板の内部にリセスされて形成された少なくとも一つの制御ゲート電極と、少なくとも一つの制御ゲート電極の側壁と半導体基板との間に介在された少なくとも一層のストレージノード膜と、少なくとも一層のストレージノード膜と半導体基板との間に介在された少なくとも一層のトンネリング絶縁膜と、少なくとも一層のストレージノード膜と少なくとも一つの制御ゲート電極との間に介在された少なくとも一層のブロッキング絶縁膜と、少なくとも一つの制御ゲート電極の側壁を取り囲むように、少なくとも一層のトンネリング絶縁膜下の半導体基板の表面付近に相互分離されるように形成された第１及び第２チャンネル領域とを備え、少なくとも一層のブロッキング絶縁膜の誘電率は、少なくとも一層のトンネリング絶縁膜の誘電率より大きいことを特徴とする。 （もっと読む）

【課題】 オフ特性及び耐圧の劣化を抑制可能となる半導体記憶装置の製造方法を提供する。
【解決手段】 半導体基板１上の第１の埋め込み絶縁膜２上に、第１の埋め込み絶縁膜２と異なる材料からなる第２の埋め込み絶縁膜３を形成する工程と、第１及び第２の埋め込み絶縁膜２，３の一部を選択的に除去して半導体基板１の表面の一部を露出させる工程と、第２の埋め込み絶縁膜３と表面の水平レベルが一致するように、半導体基板１の露出した一部に第１の半導体層４０を埋め込む工程と、第１の半導体層４０及び第２の埋め込み絶縁膜３上に第２の半導体層４を堆積する工程を含む。 （もっと読む）

【課題】微細なＣＭＯＳ回路に搭載することができ、良好な残留分極特性を示す強誘電体膜とその製造方法、強誘電体キャパシタ、および強誘電体メモリとその製造方法を提供する。
【解決手段】強誘電体膜の製造工程において、基板温度を３８０℃以上且つ４２０℃以下とするＭＯＣＶＤ法により強誘電体膜を成膜した後、基板温度を６５０℃以上且つ７５０℃以下とする熱処理により結晶化させる。強誘電体膜は、Ｂｉ_−ｘ＋ｙＡ_ｘＴｉ_３Ｏ_１２（ＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、及びＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．６の範囲である）から構成されており、強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。 （もっと読む）

【課題】短チャネル特性に優れ、書き込み特性及び保持特性に優れる不揮発性半導体記憶装置及び製造方法。
【解決手段】半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれた半導体領域１０上に配置され，行方向に沿う断面が凸部形状を有する選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置されたフローティングゲート電極層１５と、フローティングゲート電極層１５，及び素子分離領域１３の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲート電極層１７とを備える。 （もっと読む）

半導体素子は、半導体基板(21)及び少なくとも1つの不揮発性メモリセルを有して良い。前記少なくとも1つのメモリセルは互いに離れて存在するソース領域とドレイン領域(26,27)、並びに該ソース領域とドレイン領域との間に設けられた、前記半導体基板上の複数の層からなる複数の積層群を有する超格子チャネル(25)を含んで良い。前記超格子チャネルの層が構成する各群は、基本半導体部分を画定する複数の積層された基本半導体分子層、及び前記基本半導体部分上に存在するエネルギーバンド修正層を有して良い。前記エネルギーバンド修正層は、隣接する基本半導体部分の結晶格子内部で束縛された少なくとも1層の非半導体分子層を有して良い。浮遊ゲート(37)は前記超格子チャネルに隣接して良い。制御ゲート(39)は第2ゲート絶縁層(38)に隣接して良い。
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スタック不揮発性メモリデバイスは、垂直に積層されたアモルファスシリコンベースの薄膜トランジスタ（301）を用いる。トランジスタもしくはセルの各層は、炭素濃度に応じて炭素豊富なシリコン膜もしくは炭化ケイ素膜を形成するために所定の炭素濃度を有する堆積a-Siチャネル領域層（315）から形成される。誘電体スタック（310）がチャネル領域層の上に形成される。一実施形態では、誘電体スタックはONO構造である。制御ゲート（311）が誘電体スタックの上に形成される。この構造はスタック構造を形成するように垂直方向に繰り返される。一実施形態では、チャネル領域層の炭素濃度は、続けて形成された層毎に減少する。薄膜トランジスタはフィンFETとなり得る。 （もっと読む）

【課題】不揮発性半導体記憶装置のメモリセルを微細化する。
【解決手段】不揮発性半導体記憶装置を構成する半導体基板１の主面上には第１ゲート絶縁膜４を介して複数の浮遊ゲート７が形成されている。各浮遊ゲート７の一方の隣接側には、半導体基板１の主面上に第３ゲート絶縁膜６を介して形成された補助ゲート９が形成されている。また、各浮遊ゲート７の他方の隣接側には、溝Ｔｒ１が形成されており、その底部側にはｎ型拡散層３が形成されている。この不揮発性半導体記憶装置のデータ線は、補助ゲート９に所望の電圧を印加した際にその補助ゲート９が対向する半導体基板１の主面部分に形成される反転層と、上記ｎ型拡散層３とで構成される。 （もっと読む）

【課題】シリコン基板上に形成可能であり、かつ、負性微分抵抗を顕著に発現し得る共鳴トンネル素子及びその製造方法並びに記憶素子を実現する。
【解決手段】本発明の共鳴トンネル素子６は、エネルギー障壁を両端として、量子井戸とエネルギー障壁とが交互に連続するように形成されてなる多重障壁構造を有している。エネルギー障壁は熱酸化膜２であり、かつ量子井戸は金属ナノ粒子３である。負イオン注入によって、熱酸化膜２中に金属ナノ粒子３を形成する。 （もっと読む）

【課題】強誘電体膜における減分極電界の発生がほとんどなく、長期にわたり安定にデータを保持する半導体記憶装置を実現できるようにする。
【解決手段】半導体記憶装置は、基板１１の上に形成された第１の電極膜１６と、第１の電極膜の上に強誘電体膜１５及び絶縁膜１２が積層されてなる積層膜１８と、積層膜１８の上に選択的に形成された第２の電極膜１７とを備えている。積層膜１８のうちの第１の電極膜１６と接する膜の上面における第２の電極膜１７を挟んで両側の領域には、強誘電体膜１５と接するソース電極１２及びドレイン電極１３とが形成されている。第１の電極膜１６と第２の電極膜１７とは、仕事関数が異なる材料からなる。 （もっと読む）

【課題】電界効果ソース／ドレイン領域を有する半導体装置を提供する。
【解決手段】この装置は半導体基板と、前記半導体基板に定義された活性領域と前記活性領域の上部を横切るゲート電極とを含む。前記ゲート電極の両側の活性領域にソース／ドレイン領域が定義される。前記ソース／ドレイン領域のうちの少なくとも一つは前記ゲート電極のフリンジフィールドによって生成される電界効果ソース／ドレイン領域である。トランジスタのソース／ドレイン領域のうちの少なくとも一つはＰＮ接合ソース／ドレイン領域ではない電界効果ソース／ドレイン領域として形成することによって短チャンネル効果を抑制することができ、トランジスタのソース／ドレイン領域全部が電界効果ソース／ドレイン領域である場合、短チャンネル効果がまったくない半導体装置を提供することができる。 （もっと読む）

【課題】ＮＡＮＤ構造のマルチビット不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ボディーから上方に突出し、その間に第１絶縁膜が埋め込まれた少なくとも一対のフィンを有する半導体基板を備える不揮発性メモリ素子である。複数の制御ゲート電極は、第１絶縁膜及び一対のフィンを横切って伸張し、一対のフィンの外側の少なくとも上部を覆い、半導体基板と絶縁されうる。複数のストレージノードは、複数の制御ゲート電極と一対のフィンとの間にそれぞれ介在され、半導体基板と絶縁される。複数の制御ゲート電極は、順次に２個ずつ対をなし、同じ対の制御ゲート電極は、第１離隔距離を有し、隣接した互いに異なる対の隣接した制御ゲート電極は、第１離隔距離より大きい第２離隔距離を有する。 （もっと読む）

メモリセルは、ｐ-ドープされた基板と、チャネルの周りにソースとドレインを形成する基板上に一組の隔置されたｎ-ドープされた領域とを備える。チャネル上のスタックの層は、順に、（ｉ）トンネル酸化物層と、（ｉｉ）フローティングゲートと、（ｉｉｉ）ゲート層間誘電体と、（ｉｖ）制御ゲートとを備える。多結晶シリコン層は、ソースとドレイン上にある。スタックの層を覆うカバー層は、スペーサ層とプレメタル堆積層とを備える。所望により、コンタクトは、ソース、ドレイン、シリサイド層のそれぞれに接触するように用いられ、それぞれさられた部分を持つ。浅い分離トレンチは、ｎ-ドープされた領域の周りに設けられ、トレンチは引張応力が少なくとも約２００ＭＰａの応力を加えられた酸化シリコン層を備える。応力を加えられた層は、メモリセルの動作の間、フローティングゲート内に保持される電荷の漏れを減少させる。 （もっと読む）

【課題】低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の半導体領域８と、半導体領域の第１側面に設けられた第１絶縁膜９と、第１絶縁膜の半導体領域と反対側の面に設けられた第１電荷蓄積層１１と、半導体領域の第２側面に設けられ第１絶縁膜とは異なる酸化膜換算膜厚を持つ第２絶縁膜１０と、第２絶縁膜の半導体領域と反対側の面に設けられた第２電荷蓄積層１２と、第１及び第２電荷蓄積層を覆うように設けられた第３絶縁膜１３と、第３絶縁膜を覆うように設けられた制御ゲート電極１５と、制御ゲート電極によって覆われている半導体領域に形成されるチャネル領域８ａと、チャネル領域の両側の半導体領域に設けられた第２導電型のソース・ドレイン領域２と、を備え、半導体領域の厚さが半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）

半導体基板上の不揮発性記憶素子であって、半導体の基層、電荷貯蔵層の積層体、及び制御ゲートを備え、基層は、ソース及びドレインの領域、及びソース及びドレイン領域の間において位置される通電チャネル領域を備え、電荷貯蔵層の積層体は、第1の絶縁層、電荷トラップ層及び第2の絶縁層を備え、第1の絶縁層は通電チャネル領域の上に位置され、電荷トラップ層は第1の絶縁層の上にあり、及び第2の絶縁層は電荷トラップ層の上にあり、制御ゲートは電荷貯蔵層の積層体上に位置され、電荷貯蔵層の積層体は、電荷トラップ層において第1の絶縁層を介する通電チャネル領域からの電荷担体の直接的トンネリングによって電荷を捕捉するために配列されるものであり、ここで、導電チャネル領域はp型電荷担体のためのp型チャネルであり、及び少なくとも1種の導電チャネル領域及び/又はソース及びドレインの領域の物質は、弾性的にひずんだ状態である。
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【課題】本体バイアス制御が可能であり、ビット当たりの面積を縮小させて高集積の可能な高性能不揮発性メモリ素子、及びその製造方法を提供する。
【解決手段】本体からそれぞれ突出され、一方向に離隔されてそれぞれ伸張する少なくとも一対のフィンの外側面及び上面の表面付近を少なくとも一対のチャンネル領域として利用でき、少なくとも一つ以上の制御ゲート電極は、チャンネル領域を横切って形成され、制御ゲート電極とチャンネル領域との間の少なくとも一部分には、少なくとも一対のストレージノードが介在されうる不揮発性メモリ素子である。 （もっと読む）

【課題】一対のチャンネル領域に対応する単一ゲート電極を有する半導体素子及びランダムアクセスメモリを提供する。
【解決手段】半導体基板１１０の一対のフィン１０５ａ，１０５ｂに形成された一対のチャンネル領域と、一対のチャンネル領域に対応するゲート電極１３０と、一対のフィン１０５ａ，１０５ｂに形成されたソースに同時に接するソースコンタクトプラグ１３５及びドレインに同時に接するドレインコンタクトプラグ１４０と、を備え、ドレインコンタクトプラグ１４０上のストレージノードまたはチャンネル領域とゲート電極１３０との間のストレージノードをさらに備えうる半導体素子である。 （もっと読む）

【課題】不揮発性半導体記憶装置に求められる高速読み出しと、高書き換え耐性を有した集積半導体装置を提供する。
【解決手段】スプリットゲート構造の不揮発性半導体記憶装置において、読み出し電流と書き換え耐性はメモリゲートのゲート長によりトレードオフの関係にあるため、ゲート長の異なるメモリセルを集積する。これにより、高速読み出しと高書き換え耐性を両立した集積半導体装置を得ることができる。 （もっと読む）

【課題】マルチビット及びマルチレベル不揮発性メモリ素子、その動作方法及び製造方法を提供する。
【解決手段】フィンの両側壁にスペーサ形態にそれぞれ形成された一対のゲート電極と、ゲート電極と半導体基板との間にそれぞれ形成された一対のストレージノードと、を備える不揮発性メモリ素子である。ゲート電極は、相互に離隔されてフィンにそれぞれ形成されたソース及びドレインを共有する。チャンネル領域は、ソース及びドレイン間のフィンの両側壁の表面領域にそれぞれ形成される。 （もっと読む）