半導体装置
【課題】 トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、主面を有するシリコン基板1と、シリコン基板1の主面上に設けられた不揮発性メモリセルとを備し、前記主面は、溝状構造が形成された領域1Aを含み、前記不揮発性メモリセルは、領域1A上に形成されたトンネル絶縁膜としての第1の絶縁膜と、前記第1の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられた制御ゲート電極とを含む。
【解決手段】 半導体装置は、主面を有するシリコン基板1と、シリコン基板1の主面上に設けられた不揮発性メモリセルとを備し、前記主面は、溝状構造が形成された領域1Aを含み、前記不揮発性メモリセルは、領域1A上に形成されたトンネル絶縁膜としての第1の絶縁膜と、前記第1の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられた制御ゲート電極とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トンネル絶縁膜を含む不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【0002】
フローティングゲート型及びMONOS型等の不揮発性半導体記憶装置は、メモリセルの微細化が進んでいる。しかし、プログラム電圧の低減化は進んでいない。プログラム電圧を下げられないと、セル間の電位相互干渉が増大したり、セル間に必要な耐圧が増大するなどの問題が起こる。
【0003】
プログラム電圧を下げるための方法の一つとして、トンネル絶縁膜の薄膜化が提案されている。
【0004】
しかしながら、トンネル絶縁膜の薄膜化は、電荷保持特性の劣化を伴う。これは、電荷蓄積層中に電子を注入し、トランジスタの閾値電圧を所定の値に設定した後、トランジスタを長時間放置すると、電荷蓄積層中から電荷が失われて、閾値電圧が変動するという現象である。nチャネルの場合、閾値電圧が低下するという変動が起こる。
【0005】
閾値電圧の変動は、トンネル絶縁膜の薄膜化が進むほど顕著になる。大規模なメモリセルアレイにおいては、数100〜1000bit規模で、閾値電圧が変動するという不良セルが存在する。不良セルの発生確率は、トンネル絶縁膜の薄膜化で著しく増大する。
【0006】
このようにトンネル絶縁膜の薄膜化は、電荷保持特性の劣化を招く。そのため、プログラム電圧を下げるために、トンネル絶縁膜を薄膜化するという解決手段は、容易には採用できないというのが現状である。
【0007】
また、Narukeらは、非特許文献1において、トンネル絶縁膜の薄膜化によるSILC(Stress Induced Leakage Current)発生の危険性を述べている。Narukeらの論文の図1には、シリコン酸化膜のJ−E特性が示されている。この論文の図1中、InitialのJ−E特性は、FN(Fowler-Nordheim)トンネリング電流に支配されており、シリコン酸化膜ベースのトンネル絶縁膜では理想的な特性を示していると言える。しかしながら、上記論文の図1中、ストレス印加後のJ−E特性においては、比較的低電界にて電流が流れるようになり、特性の劣化が見られるようになる。その傾向は酸化膜の薄膜化により顕著になる。これがトンネル絶縁膜の薄膜化を妨げている一番の要因である。現状では、8〜9nmが薄膜化の下限であり、それより薄膜にすることは、トンネル絶縁膜のJ−E特性が劣化するので難しい。
【非特許文献1】"Stress induced leakage current limiting to scale down EEPROM tunnel oxide thickness", in IEDM Technical Digest., 1988, pp.424-427.
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明の目的は、トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【0009】
本発明に係る半導体装置は、主面を有するシリコン基板と、前記シリコン基板の主面上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、前記主面は、溝状構造または凹凸構造が形成された領域を含み、前記不揮発性メモリセルは、前記領域上に形成されたトンネル絶縁膜としての第1の絶縁膜と、前記第1の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられた制御ゲート電極とを含むことを特徴とする。
【発明の効果】
【0010】
本発明によれば、トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照しながら本発明の実施形態を説明する。
【0012】
図1はNAND型フラッシュメモリのメモリセルアレイの一部を示す平面パターン、図2は図1に示したメモリセルアレイの等価回路を示している。
【0013】
図1及び図2において、M1,M2,…,Mn−1,Mnは複数のメモリセルを示しており、これらの複数のメモリセルM1,M2,…,Mn−1,Mnは隣接するもの同士でソース/ドレインを共用する形で直列接続されたNANDセルを構成している。NANDセルのドレイン端は選択トランジスタQ1を介してビット線BLに接続されている。NANDセルのソース端は選択トランジスタQ2を介してソース線SLに接続されている。
【0014】
各メモリセルM1,M2,…,Mn−1,Mnは、シリコン基板上にゲート絶縁膜を介して二層ゲート構造(浮遊ゲート(FG)電極上に絶縁膜を介して制御ゲート(CG)電極が積層された構造)を含むMOSFETからなり、選択トランジスタSG1,SG2もMOSFETからなる。上記各MOSFETは同一のウェル基板上に形成されている。
【0015】
メモリセルM1,M2,…,Mn−1,MnのCG電極は、それぞれ、メモリセルアレイの行方向に配設されたCGi線(ワード線)(i=1,2,…,n−1,n)に接続され、選択トランジスタQ1,Q2のゲート電極は、それぞれ、メモリセルアレイの行方向に配設された選択ゲート線SG1,SG2に接続されている。ワード線の一端は、メタル配線を介して周辺回路との接続パッドを有しており、素子分離絶縁膜上に形成された構造になっている。
【0016】
図3−図14は、本実施形態のNAND型フラッシュメモリの製造方法を示す断面図である。図3−図12はチャネル幅方向の断面図であり、図1の矢視B−B’断面図に対応する。図13−図14はチャネル長方向の断面図であり、図1の矢視A−A’断面図に相当する。
【0017】
[図3]
主面が(110)面のシリコン基板1が用意される。有機物、金属、パーティクルなどを除去するための洗浄前処理がシリコン基板1に対して行われる。洗浄前処理としては、通常、RCA洗浄をベースとした薬液処理が良く用いられる。本実施形態では、オゾン水により自然酸化膜を形成し、さらに有機物汚染を除去した後に、DHF処理にて、金属、パーティクルを除去するという、洗浄前処理が行われる。
【0018】
上記洗浄前処理が行われたシリコン基板1に対して、純水を用いたリンス処理が3分間行われる。リンス時間は、3分には限定されず、1分〜10分程度であれば構わない。
【0019】
このような純水リンスを行うことにより、シリコン基板1の主面の<−110>方向に溝状構造物1A(複数のV字状の溝が連なってなる構造)が形成される。溝状構造物1Aが形成される理由は以下のように考えられる。
【0020】
純水リンスを行うと、シリコン基板1の主面である(110)表面は、純水中のOHイオンでエッチングされる。一方、シリコン基板1の(111)面は、アルカリエッチング耐性が強い。その結果、OHイオンによるエッチングが進むと、(111)ファセットが露出する。このような(111)ファセットを側面とする溝(三角溝)が連なることにより、溝状構造物1Aは形成されると推測される。
【0021】
純水の代わりに、アルカリ溶液を用いた処理でも、溝状構造物1Aは形成される。Siをアルカリ溶液に浸漬させた際のSi表面状態については、K.Sato et al.,”Roughening of single-crystal silicon surface etched by KOH water solution,” Sensors and Actuators, vol.73, 1999, pp.122-130. モデルについては、H.Akahori et al., “Atomic Order Flattening of Hydrogen-Terminated Si(110) substrate For Next Generation ULSI Devices,” in Ext. Abst. 2003, pp.458-459. に記載されている。
【0022】
[図4]
シリコン基板1の主面上にシリコン酸化膜2が形成される。シリコン酸化膜2は、例えば、ラジカル酸化法、熱酸化法又は水蒸気酸化法により形成される。
【0023】
[図5]
NH3 ガス等の窒化ガスを用いてシリコン酸化膜2を窒化することにより、シリコン基板1の主面上にトンネル絶縁膜としてのシリコンオキシナイトライド膜3が形成される。トンネル絶縁膜として他の絶縁膜を使用しても構わない。
【0024】
[図6]
シリコンオキシナイトライド膜3上に、多結晶シリコン膜4、シリコン窒化膜5、酸化膜6が順次形成される。これらの膜4−6は、例えば、CVD法により形成される。多結晶シリコン膜4は浮遊ゲート電極として使用される。シリコン窒化膜5及び酸化膜6はマスクとして使用される。浮遊ゲート電極は、金属あるいは金属シリサイドで構成されていても構わない。
【0025】
[図7]
酸化膜6上にレジストパターン7が形成され、このレジストパターン7をマスクにして酸化膜6をエッチングすることにより、レジストパターン7のパターンが酸化膜6に転写される。
【0026】
[図8]
レジストパターン7が除去され、酸化膜6をマスクにしてシリコン窒化膜5、多結晶シリコン膜4、オキシナイトライド膜3およびシリコン基板1をエッチングすることにより、素子分離(STI)のためのトレンチ8が形成される。この段階で、多結晶シリコン膜4からなる浮遊ゲート電極のチャネル幅方向の形状が決まる。
【0027】
[図9]
トレンチ8の内壁が酸化され、図示しない酸化膜が形成される。トレンチ8が埋め込まれるように全面に素子分離絶縁膜9が形成され、その後、シリコン窒化膜5をストッパーに用いて、CMPプロセス(Chemical Mechanical Polishing)により、表面が平坦化される。
【0028】
素子分離絶縁膜9は、代表的には、シリコン酸化膜であるが、シリコン窒化膜5をストッパーとして利用できれば、シリコン酸化膜以外の絶縁膜でも構わない。素子分離絶縁膜9は、例えば、プラズマCVD法により形成される。
【0029】
[図10]
シリコン窒化膜5と選択比をもってエッチングすることが可能な方法により、素子分離絶縁膜9を選択的に後退させることにより、多結晶シリコン膜4の上部を露出させる。上記エッチングは、ウエット及びドライのいずれも可能である。その後、ウエット処理によりシリコン窒化膜5が選択的に除去される。
【0030】
[図11]
多結晶シリコン膜4の上面及び側面の上に、ゲート電極間絶縁膜10が形成される。浮遊ゲート電極及び制御ゲート電極が多結晶シリコン膜で構成されている場合、ゲート電極間絶縁膜10はインターポリ絶縁膜と呼ばれる。
【0031】
[図12]
ゲート電極間絶縁膜10上に、制御ゲート電極(ワード線)となる多結晶シリコン膜11、シリコン窒化膜12が順次形成される。多結晶シリコン膜11及びシリコン窒化膜12は、例えば、LPCVD法により形成される。制御ゲート電極(ワード線)は、多結晶シリコン膜以外の導電性を有する膜で構成されていても構わない。
【0032】
[図13]
シリコン窒化膜12上に図示しないレジストパターンが形成され、このレジストパターンをマスクにしてシリコン窒化膜12がエッチングされてシリコン窒化膜12に上記レジストパターンのパターンが転写され、その後、上記レジストパターンが除去される。
【0033】
シリコン窒化膜12をマスクにして、多結晶シリコン膜11、ゲート電極間絶縁膜10および多結晶シリコン膜4がエッチングされる。このようにして制御ゲート電極(ワード線)11が形成され、かつ、浮遊ゲート電極4のチャネル長方向の形状が決定される。
【0034】
[図14]
ゲート構造4,9,11の側面を含む領域にシリコン酸化膜13が形成される。シリコン酸化膜13は、例えば、熱酸化法又はラジカル酸化法により、形成される。シリコン酸化膜13を形成する目的は、RIEエッチング時に導入されたゲート端のダメージを回復させ、ゲート絶縁膜の耐圧を向上させるためである。上記酸化工程は、一般に、後酸化工程と呼ばれ、この際に形成されるシリコン酸化膜13は後酸化膜と称される。
【0035】
シリコン酸化膜13の形成後、イオン注入と熱アニールにより、ソース/ドレイン領域14が形成される。その後、層間絶縁膜の形成工程、配線層の形成工程等の周知の工程を経てNAND型フラッシュメモリが完成する。
【0036】
図15は、制御ゲート電極11に負の高電圧(プログラム電圧)が印加された時のトンネル絶縁膜3のコーナー部(屈曲部)及び平坦部の電気力線21,22を模式的に示す図である。
【0037】
図15に示すように、溝状構造物と(110)面(基準面)とのなす角θは、代表的には、8〜12°である。θ>12°でも構わないが、大きすぎると電界集中による絶縁破壊が起こり易くなることから、好ましくはθ≦20°である。θは、トンネル絶縁膜3を形成する前に行われる、純水リンス処理等の洗浄処理の条件(時間、温度、pH)により制御できる。
【0038】
図16は、制御ゲート電極11に正の高電圧(プログラム電圧)及び正の低電圧が印加された時のトンネル絶縁膜3のコーナー部及び平坦部のバンド構造を示す図である。図16において、subはシリコン基板1、tunnelはトンネル絶縁膜3、FGは浮遊ゲート電極(多結晶シリコン膜)11を示している。
【0039】
図16から、トンネル絶縁膜3の平坦部のバンド構造は従来と同じであるが、トンネル絶縁膜3のコーナー部のバンド構造は従来と異なる。このコーナー部のバンド構造は、以下のように説明できる。
【0040】
制御ゲート電極11に正の高電圧が印加された時、図15に示すように、電気力線21は、トンネル絶縁膜3のコーナー部の下部(シリコン基板1と接する側の部分)において集中する。その結果、高電圧印加時には、コーナー部のバリアハイトが実効的に低減し、トンネル確率が高くなるので、Fowler-Nordheimトンネル電流(以下、FN電流という。)は流れ易くなる。
【0041】
一方、制御ゲート電極11に正の低電圧が印加された時、コーナー部における電界集中の影響が大きくなく、バンドの曲がりは小さい。その結果、低電圧印加時には、電子が感じるバリアハイトは、コーナー部でも平坦部でもほぼ同じとなる。
【0042】
図17に、平坦なシリコン基板上にトンネル絶縁膜3(厚さ7.87nm,8.61nm)を形成した場合のFN電流電圧特性(比較例1,2)と、表面に溝状構造物1Aが形成されたシリコン基板1上にトンネル絶縁膜3(厚さ8.62nm)を形成した場合のFN電流電圧特性(実施形態)を示す。
【0043】
図17から、比較例1(厚さ8.61nm)のFN電流電圧特性と、実施形態(厚さ8.62nm)とを比較すると、低電圧領域におけるFN電流の立ち上がり電圧は5Vとほぼ同じであるが、高電圧領域におけるFN電流は実施形態の方が大きいことが分かる。すなわち、トンネル絶縁膜の厚さが同程度の場合、実施形態と比較例1とを比較すると、閾値電圧Vthはほぼ同じであるが、同じ印加電圧(>Vth)で得られるFN電流密度は実施形態の方が明らかに大きいことが分かる。
【0044】
1×10-3A/cm2 の電流密度を得るための印加電圧は、比較例1(厚さ8.61nm)では8.3Vであるが、実施形態(厚さ8.62nm)では7.6Vである。実施形態と同様に、7.6Vで1×10-3A/cm2 を得るためには、比較例2のように、トンネル絶縁膜の厚さを7.87まで薄くする必要がある。しかし、比較例2の場合、トンネル絶縁膜の薄膜化による、電荷保持特性の劣化が生じる。
【0045】
このように本実施形態によれば、低電圧領域においては、厚さ8.61nmのトンネル絶縁膜を用いた場合と同様のFN電流電圧特性が得られ、一方、高電圧領域においては、より薄い厚さ7.87nmのトンネル絶縁膜を用いた場合と同様のFN電流電圧特性が得られる。すなわち、低電圧領域ではFN電流の増加が抑制され(電荷保持特性が維持され)、高電圧領域ではFN電流が多くなる電流電圧特性が得られる。これにより、本実施形態によれば、電荷保持特性の劣化を抑制できる厚さを有するトンネル絶縁膜3を用いても(トンネル絶縁膜の薄膜化に頼らずとも)、プログラム電圧を下げられる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【0046】
トンネル特性の改善が認められる、溝状構造物1Aのピーク(山)からピーク(山)までの距離(pp距離)は、数nm程度である。実施形態では、pp距離5nm〜15nmとする。pp距離は、トンネル絶縁膜3を形成する前の洗浄前処理時における純水リンス時間を調整することで制御できる。
【0047】
図18に、トンネル絶縁膜3のコーナー部下の凸部(基板)の曲率半径rとトンネル絶縁膜3の実効的酸化膜厚(EOT:Equivalent Oxide Thickness)dとの比(r/d)と、FN電流密度が1×10-3A/cm2 となる時の印加電圧との関係を示す。
【0048】
図16から、dが7.5nm及び8.6nmのいずれの場合においても、印加電圧を低減させるためには、r/d<0.4に設定すれば良いことが分かる。
【0049】
また、FN電流密度が1×10-3A/cm2 、EOTが7.5nm及び8.6nmの以外の場合でも、r/dを所定値未満に設定することにより、必要なFN電流密度を流す際の制御ゲート電圧値を下げられる。
【0050】
なお、本発明は、上記実施形態に限定されるものではない。
【0051】
例えば、上記実施形態では、主面が(110)面のシリコン基板の場合について説明したが、結晶学的に見て、実質的に、(110)面方位とほぼ等価な方向を向いている主面のシリコン基板を用いた場合にも同様に溝状構造物を形成することができ、同様の効果が得られる。具体的には、(551)面、(311)面、(221)面、(553)面、(335)面、(112)面、(113)面、(115)面、(117)面などがあげられる。
【0052】
Kazuo Sato等によれば、”Sensors and Actuators 73(1999)” (P122―130)に掲載された論文のFig.2に、(110)面をアルカリエツチング処理した場合、<−110>方向に筋が走る表面形状となることが示されている。このように、(110)面と同様な表面形状が得られる領域としては、<100>方向に0〜12°までオフさせた面、例えば、8°オフの(551)面などが当てはまる。<−110>方向へは1°オフさせた面までは、同様な表面形状が得られる。したがって、当該論文のFig.2に示された(110)面と同じ表面ラフネス挙動を示す面方位は、実質的に(110)面方位に含まれる。
【0053】
(100)面においても、表面のラフネスを制御することで、同様の効果が得られる。(100)面での表面ラフネスの増加方法としては、T.Ohmiらが、“Dependence of Surface Microroughness of CZ, FZ, and EPI Wafers on Wet Chemical Processing”, J. Electrochem. Soc. Vol. 139, No. 8, pp. 2133-2142 (1992)において、ゲート絶縁膜形成前のアルカリ洗浄(NH4 OH、H2 O2 、H2 Oの混合溶液を用いるAPM Cleaning)時に、NH4 OH濃度を変化させることで、(100)面の表面が制御できることを示している。これにより、複数の先が尖った凸部を含む構造を実現できる。表面凸部の曲率半径rとトンネル絶縁膜厚dとの関係の図18は、(110)面時と同様に、(100)面でも応用できる。
【0054】
また、上記実施形態では、NAND型フラッシュメモリセル(フローティングゲート型の不揮発性メモリセル)を例に取り説明したが、浮遊ゲートに電荷蓄積層を使用したMONOS型の不揮発性メモリセルなど、他のタイプの不揮発性メモリセルにも適用できる。
【0055】
また、上記実施形態では、不揮発性メモリセルのノードについて言及しなかったが、本発明は、従来技術では対応が困難だと考えられる20nm以下のノードに対しても有効である。
【0056】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【0057】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【0058】
【図1】NAND型フラッシュメモリのメモリセルアレイの平面図。
【図2】NAND型フラッシュメモリのメモリセルの等価回路図。
【図3】実施形態のNAND型フラッシュメモリの製造方法を示す断面図。
【図4】図3に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図5】図4に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図6】図5に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図7】図6に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図8】図7に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図9】図8に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図10】図9に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図11】図10に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図12】図11に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図13】図11に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル長方向の断面図。
【図14】図13に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル長方向の断面図。
【図15】制御ゲート電極に負の高電圧が印加された時のトンネル絶縁膜のコーナー部及び平坦部の電気力線を模式的に示す図。
【図16】制御ゲート電極に負の高電圧及び負の低電圧が印加された時のトンネル絶縁膜のコーナー部及び平坦部のバンド構造を示す図。
【図17】比較例1,2および実施形態のFN電流電圧特性を示す図。
【図18】実施形態のトンネル絶縁膜の実効的酸化膜厚dに対する曲率半径rの比(r/d)と、FN電流密度が1×10-3A/cm2 となる時の印加電圧との関係を示す図。
【符号の説明】
【0059】
1…シリコン基板、1A…溝状構造物、2…シリコン酸化膜、3…シリコンオキシナイトライド膜(第1の絶縁膜)、4…多結晶シリコン膜(電荷蓄積層)、5…シリコン窒化膜、6…酸化膜、7…レジストパターン、8…トレンチ、9…素子分離絶縁膜、10…ゲート電極間絶縁膜(第2のゲート絶縁膜)、11…多結晶シリコン膜(制御ゲート電極)、12…シリコン窒化膜、13…シリコン酸化膜、14…ソース/ドレイン領域、21,22…電気力線。
【技術分野】
【0001】
本発明は、トンネル絶縁膜を含む不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【0002】
フローティングゲート型及びMONOS型等の不揮発性半導体記憶装置は、メモリセルの微細化が進んでいる。しかし、プログラム電圧の低減化は進んでいない。プログラム電圧を下げられないと、セル間の電位相互干渉が増大したり、セル間に必要な耐圧が増大するなどの問題が起こる。
【0003】
プログラム電圧を下げるための方法の一つとして、トンネル絶縁膜の薄膜化が提案されている。
【0004】
しかしながら、トンネル絶縁膜の薄膜化は、電荷保持特性の劣化を伴う。これは、電荷蓄積層中に電子を注入し、トランジスタの閾値電圧を所定の値に設定した後、トランジスタを長時間放置すると、電荷蓄積層中から電荷が失われて、閾値電圧が変動するという現象である。nチャネルの場合、閾値電圧が低下するという変動が起こる。
【0005】
閾値電圧の変動は、トンネル絶縁膜の薄膜化が進むほど顕著になる。大規模なメモリセルアレイにおいては、数100〜1000bit規模で、閾値電圧が変動するという不良セルが存在する。不良セルの発生確率は、トンネル絶縁膜の薄膜化で著しく増大する。
【0006】
このようにトンネル絶縁膜の薄膜化は、電荷保持特性の劣化を招く。そのため、プログラム電圧を下げるために、トンネル絶縁膜を薄膜化するという解決手段は、容易には採用できないというのが現状である。
【0007】
また、Narukeらは、非特許文献1において、トンネル絶縁膜の薄膜化によるSILC(Stress Induced Leakage Current)発生の危険性を述べている。Narukeらの論文の図1には、シリコン酸化膜のJ−E特性が示されている。この論文の図1中、InitialのJ−E特性は、FN(Fowler-Nordheim)トンネリング電流に支配されており、シリコン酸化膜ベースのトンネル絶縁膜では理想的な特性を示していると言える。しかしながら、上記論文の図1中、ストレス印加後のJ−E特性においては、比較的低電界にて電流が流れるようになり、特性の劣化が見られるようになる。その傾向は酸化膜の薄膜化により顕著になる。これがトンネル絶縁膜の薄膜化を妨げている一番の要因である。現状では、8〜9nmが薄膜化の下限であり、それより薄膜にすることは、トンネル絶縁膜のJ−E特性が劣化するので難しい。
【非特許文献1】"Stress induced leakage current limiting to scale down EEPROM tunnel oxide thickness", in IEDM Technical Digest., 1988, pp.424-427.
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明の目的は、トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【0009】
本発明に係る半導体装置は、主面を有するシリコン基板と、前記シリコン基板の主面上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、前記主面は、溝状構造または凹凸構造が形成された領域を含み、前記不揮発性メモリセルは、前記領域上に形成されたトンネル絶縁膜としての第1の絶縁膜と、前記第1の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられた制御ゲート電極とを含むことを特徴とする。
【発明の効果】
【0010】
本発明によれば、トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照しながら本発明の実施形態を説明する。
【0012】
図1はNAND型フラッシュメモリのメモリセルアレイの一部を示す平面パターン、図2は図1に示したメモリセルアレイの等価回路を示している。
【0013】
図1及び図2において、M1,M2,…,Mn−1,Mnは複数のメモリセルを示しており、これらの複数のメモリセルM1,M2,…,Mn−1,Mnは隣接するもの同士でソース/ドレインを共用する形で直列接続されたNANDセルを構成している。NANDセルのドレイン端は選択トランジスタQ1を介してビット線BLに接続されている。NANDセルのソース端は選択トランジスタQ2を介してソース線SLに接続されている。
【0014】
各メモリセルM1,M2,…,Mn−1,Mnは、シリコン基板上にゲート絶縁膜を介して二層ゲート構造(浮遊ゲート(FG)電極上に絶縁膜を介して制御ゲート(CG)電極が積層された構造)を含むMOSFETからなり、選択トランジスタSG1,SG2もMOSFETからなる。上記各MOSFETは同一のウェル基板上に形成されている。
【0015】
メモリセルM1,M2,…,Mn−1,MnのCG電極は、それぞれ、メモリセルアレイの行方向に配設されたCGi線(ワード線)(i=1,2,…,n−1,n)に接続され、選択トランジスタQ1,Q2のゲート電極は、それぞれ、メモリセルアレイの行方向に配設された選択ゲート線SG1,SG2に接続されている。ワード線の一端は、メタル配線を介して周辺回路との接続パッドを有しており、素子分離絶縁膜上に形成された構造になっている。
【0016】
図3−図14は、本実施形態のNAND型フラッシュメモリの製造方法を示す断面図である。図3−図12はチャネル幅方向の断面図であり、図1の矢視B−B’断面図に対応する。図13−図14はチャネル長方向の断面図であり、図1の矢視A−A’断面図に相当する。
【0017】
[図3]
主面が(110)面のシリコン基板1が用意される。有機物、金属、パーティクルなどを除去するための洗浄前処理がシリコン基板1に対して行われる。洗浄前処理としては、通常、RCA洗浄をベースとした薬液処理が良く用いられる。本実施形態では、オゾン水により自然酸化膜を形成し、さらに有機物汚染を除去した後に、DHF処理にて、金属、パーティクルを除去するという、洗浄前処理が行われる。
【0018】
上記洗浄前処理が行われたシリコン基板1に対して、純水を用いたリンス処理が3分間行われる。リンス時間は、3分には限定されず、1分〜10分程度であれば構わない。
【0019】
このような純水リンスを行うことにより、シリコン基板1の主面の<−110>方向に溝状構造物1A(複数のV字状の溝が連なってなる構造)が形成される。溝状構造物1Aが形成される理由は以下のように考えられる。
【0020】
純水リンスを行うと、シリコン基板1の主面である(110)表面は、純水中のOHイオンでエッチングされる。一方、シリコン基板1の(111)面は、アルカリエッチング耐性が強い。その結果、OHイオンによるエッチングが進むと、(111)ファセットが露出する。このような(111)ファセットを側面とする溝(三角溝)が連なることにより、溝状構造物1Aは形成されると推測される。
【0021】
純水の代わりに、アルカリ溶液を用いた処理でも、溝状構造物1Aは形成される。Siをアルカリ溶液に浸漬させた際のSi表面状態については、K.Sato et al.,”Roughening of single-crystal silicon surface etched by KOH water solution,” Sensors and Actuators, vol.73, 1999, pp.122-130. モデルについては、H.Akahori et al., “Atomic Order Flattening of Hydrogen-Terminated Si(110) substrate For Next Generation ULSI Devices,” in Ext. Abst. 2003, pp.458-459. に記載されている。
【0022】
[図4]
シリコン基板1の主面上にシリコン酸化膜2が形成される。シリコン酸化膜2は、例えば、ラジカル酸化法、熱酸化法又は水蒸気酸化法により形成される。
【0023】
[図5]
NH3 ガス等の窒化ガスを用いてシリコン酸化膜2を窒化することにより、シリコン基板1の主面上にトンネル絶縁膜としてのシリコンオキシナイトライド膜3が形成される。トンネル絶縁膜として他の絶縁膜を使用しても構わない。
【0024】
[図6]
シリコンオキシナイトライド膜3上に、多結晶シリコン膜4、シリコン窒化膜5、酸化膜6が順次形成される。これらの膜4−6は、例えば、CVD法により形成される。多結晶シリコン膜4は浮遊ゲート電極として使用される。シリコン窒化膜5及び酸化膜6はマスクとして使用される。浮遊ゲート電極は、金属あるいは金属シリサイドで構成されていても構わない。
【0025】
[図7]
酸化膜6上にレジストパターン7が形成され、このレジストパターン7をマスクにして酸化膜6をエッチングすることにより、レジストパターン7のパターンが酸化膜6に転写される。
【0026】
[図8]
レジストパターン7が除去され、酸化膜6をマスクにしてシリコン窒化膜5、多結晶シリコン膜4、オキシナイトライド膜3およびシリコン基板1をエッチングすることにより、素子分離(STI)のためのトレンチ8が形成される。この段階で、多結晶シリコン膜4からなる浮遊ゲート電極のチャネル幅方向の形状が決まる。
【0027】
[図9]
トレンチ8の内壁が酸化され、図示しない酸化膜が形成される。トレンチ8が埋め込まれるように全面に素子分離絶縁膜9が形成され、その後、シリコン窒化膜5をストッパーに用いて、CMPプロセス(Chemical Mechanical Polishing)により、表面が平坦化される。
【0028】
素子分離絶縁膜9は、代表的には、シリコン酸化膜であるが、シリコン窒化膜5をストッパーとして利用できれば、シリコン酸化膜以外の絶縁膜でも構わない。素子分離絶縁膜9は、例えば、プラズマCVD法により形成される。
【0029】
[図10]
シリコン窒化膜5と選択比をもってエッチングすることが可能な方法により、素子分離絶縁膜9を選択的に後退させることにより、多結晶シリコン膜4の上部を露出させる。上記エッチングは、ウエット及びドライのいずれも可能である。その後、ウエット処理によりシリコン窒化膜5が選択的に除去される。
【0030】
[図11]
多結晶シリコン膜4の上面及び側面の上に、ゲート電極間絶縁膜10が形成される。浮遊ゲート電極及び制御ゲート電極が多結晶シリコン膜で構成されている場合、ゲート電極間絶縁膜10はインターポリ絶縁膜と呼ばれる。
【0031】
[図12]
ゲート電極間絶縁膜10上に、制御ゲート電極(ワード線)となる多結晶シリコン膜11、シリコン窒化膜12が順次形成される。多結晶シリコン膜11及びシリコン窒化膜12は、例えば、LPCVD法により形成される。制御ゲート電極(ワード線)は、多結晶シリコン膜以外の導電性を有する膜で構成されていても構わない。
【0032】
[図13]
シリコン窒化膜12上に図示しないレジストパターンが形成され、このレジストパターンをマスクにしてシリコン窒化膜12がエッチングされてシリコン窒化膜12に上記レジストパターンのパターンが転写され、その後、上記レジストパターンが除去される。
【0033】
シリコン窒化膜12をマスクにして、多結晶シリコン膜11、ゲート電極間絶縁膜10および多結晶シリコン膜4がエッチングされる。このようにして制御ゲート電極(ワード線)11が形成され、かつ、浮遊ゲート電極4のチャネル長方向の形状が決定される。
【0034】
[図14]
ゲート構造4,9,11の側面を含む領域にシリコン酸化膜13が形成される。シリコン酸化膜13は、例えば、熱酸化法又はラジカル酸化法により、形成される。シリコン酸化膜13を形成する目的は、RIEエッチング時に導入されたゲート端のダメージを回復させ、ゲート絶縁膜の耐圧を向上させるためである。上記酸化工程は、一般に、後酸化工程と呼ばれ、この際に形成されるシリコン酸化膜13は後酸化膜と称される。
【0035】
シリコン酸化膜13の形成後、イオン注入と熱アニールにより、ソース/ドレイン領域14が形成される。その後、層間絶縁膜の形成工程、配線層の形成工程等の周知の工程を経てNAND型フラッシュメモリが完成する。
【0036】
図15は、制御ゲート電極11に負の高電圧(プログラム電圧)が印加された時のトンネル絶縁膜3のコーナー部(屈曲部)及び平坦部の電気力線21,22を模式的に示す図である。
【0037】
図15に示すように、溝状構造物と(110)面(基準面)とのなす角θは、代表的には、8〜12°である。θ>12°でも構わないが、大きすぎると電界集中による絶縁破壊が起こり易くなることから、好ましくはθ≦20°である。θは、トンネル絶縁膜3を形成する前に行われる、純水リンス処理等の洗浄処理の条件(時間、温度、pH)により制御できる。
【0038】
図16は、制御ゲート電極11に正の高電圧(プログラム電圧)及び正の低電圧が印加された時のトンネル絶縁膜3のコーナー部及び平坦部のバンド構造を示す図である。図16において、subはシリコン基板1、tunnelはトンネル絶縁膜3、FGは浮遊ゲート電極(多結晶シリコン膜)11を示している。
【0039】
図16から、トンネル絶縁膜3の平坦部のバンド構造は従来と同じであるが、トンネル絶縁膜3のコーナー部のバンド構造は従来と異なる。このコーナー部のバンド構造は、以下のように説明できる。
【0040】
制御ゲート電極11に正の高電圧が印加された時、図15に示すように、電気力線21は、トンネル絶縁膜3のコーナー部の下部(シリコン基板1と接する側の部分)において集中する。その結果、高電圧印加時には、コーナー部のバリアハイトが実効的に低減し、トンネル確率が高くなるので、Fowler-Nordheimトンネル電流(以下、FN電流という。)は流れ易くなる。
【0041】
一方、制御ゲート電極11に正の低電圧が印加された時、コーナー部における電界集中の影響が大きくなく、バンドの曲がりは小さい。その結果、低電圧印加時には、電子が感じるバリアハイトは、コーナー部でも平坦部でもほぼ同じとなる。
【0042】
図17に、平坦なシリコン基板上にトンネル絶縁膜3(厚さ7.87nm,8.61nm)を形成した場合のFN電流電圧特性(比較例1,2)と、表面に溝状構造物1Aが形成されたシリコン基板1上にトンネル絶縁膜3(厚さ8.62nm)を形成した場合のFN電流電圧特性(実施形態)を示す。
【0043】
図17から、比較例1(厚さ8.61nm)のFN電流電圧特性と、実施形態(厚さ8.62nm)とを比較すると、低電圧領域におけるFN電流の立ち上がり電圧は5Vとほぼ同じであるが、高電圧領域におけるFN電流は実施形態の方が大きいことが分かる。すなわち、トンネル絶縁膜の厚さが同程度の場合、実施形態と比較例1とを比較すると、閾値電圧Vthはほぼ同じであるが、同じ印加電圧(>Vth)で得られるFN電流密度は実施形態の方が明らかに大きいことが分かる。
【0044】
1×10-3A/cm2 の電流密度を得るための印加電圧は、比較例1(厚さ8.61nm)では8.3Vであるが、実施形態(厚さ8.62nm)では7.6Vである。実施形態と同様に、7.6Vで1×10-3A/cm2 を得るためには、比較例2のように、トンネル絶縁膜の厚さを7.87まで薄くする必要がある。しかし、比較例2の場合、トンネル絶縁膜の薄膜化による、電荷保持特性の劣化が生じる。
【0045】
このように本実施形態によれば、低電圧領域においては、厚さ8.61nmのトンネル絶縁膜を用いた場合と同様のFN電流電圧特性が得られ、一方、高電圧領域においては、より薄い厚さ7.87nmのトンネル絶縁膜を用いた場合と同様のFN電流電圧特性が得られる。すなわち、低電圧領域ではFN電流の増加が抑制され(電荷保持特性が維持され)、高電圧領域ではFN電流が多くなる電流電圧特性が得られる。これにより、本実施形態によれば、電荷保持特性の劣化を抑制できる厚さを有するトンネル絶縁膜3を用いても(トンネル絶縁膜の薄膜化に頼らずとも)、プログラム電圧を下げられる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【0046】
トンネル特性の改善が認められる、溝状構造物1Aのピーク(山)からピーク(山)までの距離(pp距離)は、数nm程度である。実施形態では、pp距離5nm〜15nmとする。pp距離は、トンネル絶縁膜3を形成する前の洗浄前処理時における純水リンス時間を調整することで制御できる。
【0047】
図18に、トンネル絶縁膜3のコーナー部下の凸部(基板)の曲率半径rとトンネル絶縁膜3の実効的酸化膜厚(EOT:Equivalent Oxide Thickness)dとの比(r/d)と、FN電流密度が1×10-3A/cm2 となる時の印加電圧との関係を示す。
【0048】
図16から、dが7.5nm及び8.6nmのいずれの場合においても、印加電圧を低減させるためには、r/d<0.4に設定すれば良いことが分かる。
【0049】
また、FN電流密度が1×10-3A/cm2 、EOTが7.5nm及び8.6nmの以外の場合でも、r/dを所定値未満に設定することにより、必要なFN電流密度を流す際の制御ゲート電圧値を下げられる。
【0050】
なお、本発明は、上記実施形態に限定されるものではない。
【0051】
例えば、上記実施形態では、主面が(110)面のシリコン基板の場合について説明したが、結晶学的に見て、実質的に、(110)面方位とほぼ等価な方向を向いている主面のシリコン基板を用いた場合にも同様に溝状構造物を形成することができ、同様の効果が得られる。具体的には、(551)面、(311)面、(221)面、(553)面、(335)面、(112)面、(113)面、(115)面、(117)面などがあげられる。
【0052】
Kazuo Sato等によれば、”Sensors and Actuators 73(1999)” (P122―130)に掲載された論文のFig.2に、(110)面をアルカリエツチング処理した場合、<−110>方向に筋が走る表面形状となることが示されている。このように、(110)面と同様な表面形状が得られる領域としては、<100>方向に0〜12°までオフさせた面、例えば、8°オフの(551)面などが当てはまる。<−110>方向へは1°オフさせた面までは、同様な表面形状が得られる。したがって、当該論文のFig.2に示された(110)面と同じ表面ラフネス挙動を示す面方位は、実質的に(110)面方位に含まれる。
【0053】
(100)面においても、表面のラフネスを制御することで、同様の効果が得られる。(100)面での表面ラフネスの増加方法としては、T.Ohmiらが、“Dependence of Surface Microroughness of CZ, FZ, and EPI Wafers on Wet Chemical Processing”, J. Electrochem. Soc. Vol. 139, No. 8, pp. 2133-2142 (1992)において、ゲート絶縁膜形成前のアルカリ洗浄(NH4 OH、H2 O2 、H2 Oの混合溶液を用いるAPM Cleaning)時に、NH4 OH濃度を変化させることで、(100)面の表面が制御できることを示している。これにより、複数の先が尖った凸部を含む構造を実現できる。表面凸部の曲率半径rとトンネル絶縁膜厚dとの関係の図18は、(110)面時と同様に、(100)面でも応用できる。
【0054】
また、上記実施形態では、NAND型フラッシュメモリセル(フローティングゲート型の不揮発性メモリセル)を例に取り説明したが、浮遊ゲートに電荷蓄積層を使用したMONOS型の不揮発性メモリセルなど、他のタイプの不揮発性メモリセルにも適用できる。
【0055】
また、上記実施形態では、不揮発性メモリセルのノードについて言及しなかったが、本発明は、従来技術では対応が困難だと考えられる20nm以下のノードに対しても有効である。
【0056】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【0057】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【0058】
【図1】NAND型フラッシュメモリのメモリセルアレイの平面図。
【図2】NAND型フラッシュメモリのメモリセルの等価回路図。
【図3】実施形態のNAND型フラッシュメモリの製造方法を示す断面図。
【図4】図3に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図5】図4に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図6】図5に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図7】図6に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図8】図7に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図9】図8に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図10】図9に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図11】図10に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図12】図11に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル幅方向の断面図。
【図13】図11に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル長方向の断面図。
【図14】図13に続く実施形態のNAND型フラッシュメモリの製造方法を示すチャネル長方向の断面図。
【図15】制御ゲート電極に負の高電圧が印加された時のトンネル絶縁膜のコーナー部及び平坦部の電気力線を模式的に示す図。
【図16】制御ゲート電極に負の高電圧及び負の低電圧が印加された時のトンネル絶縁膜のコーナー部及び平坦部のバンド構造を示す図。
【図17】比較例1,2および実施形態のFN電流電圧特性を示す図。
【図18】実施形態のトンネル絶縁膜の実効的酸化膜厚dに対する曲率半径rの比(r/d)と、FN電流密度が1×10-3A/cm2 となる時の印加電圧との関係を示す図。
【符号の説明】
【0059】
1…シリコン基板、1A…溝状構造物、2…シリコン酸化膜、3…シリコンオキシナイトライド膜(第1の絶縁膜)、4…多結晶シリコン膜(電荷蓄積層)、5…シリコン窒化膜、6…酸化膜、7…レジストパターン、8…トレンチ、9…素子分離絶縁膜、10…ゲート電極間絶縁膜(第2のゲート絶縁膜)、11…多結晶シリコン膜(制御ゲート電極)、12…シリコン窒化膜、13…シリコン酸化膜、14…ソース/ドレイン領域、21,22…電気力線。
【特許請求の範囲】
【請求項1】
主面を有するシリコン基板と、
前記シリコン基板の主面上に設けられた不揮発性メモリセルと
を具備してなる半導体装置であって、
前記主面は、溝状構造または凹凸構造が形成された領域を含み、
前記不揮発性メモリセルは、
前記領域上に形成されたトンネル絶縁膜としての第1の絶縁膜と、
前記第1の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられた第2の絶縁膜と、
前記第2の絶縁膜上に設けられた制御ゲート電極と
を含むことを特徴とする半導体装置。
【請求項2】
前記主面の結晶面は、(110)面、(551)面、(311)面、(221)面、(553)面、(335)面、(112)面、(113)面、(115)面又は(117)面であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記溝状構造は複数のV字状の溝が連なってなる構造、前記凹凸構造は複数の先が尖った凸部を含む構造であることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記溝状構造または凹凸構造の曲率半径をr、前記第1の絶縁膜の膜厚をdとした場合、r/d<0.4を満たすことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記不揮発性メモリセルは、フローティングゲート型の不揮発性メモリセルであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【請求項1】
主面を有するシリコン基板と、
前記シリコン基板の主面上に設けられた不揮発性メモリセルと
を具備してなる半導体装置であって、
前記主面は、溝状構造または凹凸構造が形成された領域を含み、
前記不揮発性メモリセルは、
前記領域上に形成されたトンネル絶縁膜としての第1の絶縁膜と、
前記第1の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられた第2の絶縁膜と、
前記第2の絶縁膜上に設けられた制御ゲート電極と
を含むことを特徴とする半導体装置。
【請求項2】
前記主面の結晶面は、(110)面、(551)面、(311)面、(221)面、(553)面、(335)面、(112)面、(113)面、(115)面又は(117)面であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記溝状構造は複数のV字状の溝が連なってなる構造、前記凹凸構造は複数の先が尖った凸部を含む構造であることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記溝状構造または凹凸構造の曲率半径をr、前記第1の絶縁膜の膜厚をdとした場合、r/d<0.4を満たすことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記不揮発性メモリセルは、フローティングゲート型の不揮発性メモリセルであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2009−32808(P2009−32808A)
【公開日】平成21年2月12日(2009.2.12)
【国際特許分類】
【出願番号】特願2007−193614(P2007−193614)
【出願日】平成19年7月25日(2007.7.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年2月12日(2009.2.12)
【国際特許分類】
【出願日】平成19年7月25日(2007.7.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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