【課題】基板、チャネル、多層構造、ゲート、ソーおよびドレインを含む縦型チャネルメモリーと、その製造方法を提供する。
【解決手段】縦型チャネルメモリーは、チャネル１１２が基板１１０ａから突出しており、頂部表面１１２ａと垂直な二側面１１２ｂを有する。酸化物１６１―窒化物１６２―酸化物１６３（ＯＮＯ）層の多層構造１６０は、チャネル１１２の垂直な二側面１１２ｂの上に配置される。多層構造１６０をまたぐゲート１７０ａは、チャネルの垂直な二側面１１２ｂの上に位置している。ソースとドレインはそれぞれ、ゲート１７０ａに対してチャネル１１２の二側面１１２ｂに位置している。 （もっと読む）

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】オフセルでのリーク電流が抑えられ、低コストで作製し易い書込み可能型読出し専用メモリを提供する。
【解決手段】半導体基板１に設けられた複数のメモリセルＭＣ₁を備え書込み可能型読出し専用メモリを構成するにあたり、半導体基板１上に第１ゲート絶縁膜９を介して配置された選択ゲート電極１１と、半導体基板１上に第２ゲート絶縁膜１３を介して配置された浮遊ゲート電極１５と、選択ゲート電極１１を挟んで互いに対峙する第１不純物拡散領域７ａおよび第２不純物拡散領域７ｂと、浮遊ゲート電極１１を挟んで第２不純物拡散領域に対峙する第３不純物拡散領域７ｃとにより個々のメモリセルを形成し、かつ第１不純物拡散領域７ａ、第２不純物拡散領域７ｂ、および第３不純物拡散領域７ｃの各々をＰ型不純物拡散領域とすると共に、浮遊ゲート電極１５での閾値電圧の絶対値を選択ゲート電極１１での閾値電圧の絶対値よりも大きくする。 （もっと読む）

【課題】セル特性の分散を減少させることができるＮＡＮＤ型フラッシュメモリ不揮発性記憶素子の形成方法を提供する。
【解決手段】広い間隔で配列された第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓを形成した後に、間隔調節膜１３０をコンフォーマルに形成し、間隔調節膜１３０により第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓの間に各々定義される溝１３２、１３４を充填する第２マスクパターン１４０ｃ、１４０ｇを形成する。これにより、接地選択ゲートライン１４０ｇ、セルゲートライン１４０ｃ及びストリング選択ゲートライン１２０ｓが全て等間隔で配列されるように形成することができる。 （もっと読む）

【課題】ゲート絶縁層の膜厚が薄くなった部分、すなわち段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。
【解決手段】絶縁表面上に半導体層を形成し、半導体層の端部をウェット酸化して第１の絶縁層を形成し、半導体層上および第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層を介して、半導体層上および第１の絶縁層上にゲート電極を形成する。 （もっと読む）

【課題】水分の浸透を防止するシリコン窒化膜を寄生容量が増大しないように設ける不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】シリコン基板１に、ゲート絶縁膜６、浮遊ゲート電極膜７、ＯＮＯ膜やＮＯＮＯＮ膜などの電極間絶縁膜８、制御ゲート電極膜９および加工用ハードマスク材１０を積層してエッチング加工することによりゲート電極ＭＧを形成する。浮遊ゲート電極膜７の上面位置までシリコン酸化膜１１を埋め込み、その上にホウ素を含有した比誘電率が小さいシリコン窒化膜（ＳｉＢＮ）１２を成膜する。この上にシリコン酸化膜１３を成膜する。この構成で、シリコン窒化膜１２は、水分の浸透を防止し、しかも、浮遊ゲート電極膜７や制御ゲート電極膜９の間に位置せずしかも比誘電率が小さいので寄生容量の増大を抑制できる。 （もっと読む）

【課題】動作信頼性が高くて高集積化が可能である不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は半導体基板１１０ａを含み、電荷保存層１２０は、半導体基板上１１０ａに提供され、例えばポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことができ、制御ゲート電極１４０は、電荷保存層１４０上に提供され、第１補助ゲート電極１３０ａと第２補助ゲート電極１３０ｂは、電荷保存層１４０の一側に離隔配置され、半導体基板１１０ａから絶縁される。この不揮発性メモリ素子によれば、メモリトランジスタ内部にソース及びドレイン領域が省略され、代わりに第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂが配され、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。 （もっと読む）

【課題】ＳＯＩ領域内に特性の均質なメモリセルを作製できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、ＳＯＩ領域ＳＡとエピタキシャル領域ＥＡを表面に有する半導体基板１と、ＳＯＩ領域ＳＡ上に配置される埋め込み酸化膜２と、埋め込み酸化膜２上に配置されるＳＯＩ層３と、ＳＯＩ層３上に配置される複数のメモリセルＭＣ１〜ＭＣｎと、エピタキシャル領域ＥＡに配置されるエピタキシャル層４と、エピタキシャル層４上に配置される選択ゲートトランジスタＳＧＤ，ＳＧＳとを具備し、ＳＯＩ層３は、微結晶層からなることを備える。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】制御ゲート電極１４０は、半導体基板１０５の内部にリセスされて形成される。ゲート絶縁膜１２０は、半導体基板１０５と制御ゲート電極１４０との間に介在される。ストレージノード膜１２５は、ゲート絶縁膜１２０と制御ゲート電極１４０との間に介在される。ブロッキング絶縁膜１３０は、ストレージノード膜１２５と制御ゲート電極１４０との間に介在される。複数の第１不純物ドーピング領域は、制御ゲート電極１４０の第１側面に沿って配置され、半導体基板１０５に画定される。複数の第２不純物ドーピング領域は、制御ゲート電極１４０の第１側面の反対側の第２側面に沿って複数の第１不純物ドーピング領域と交互に配置され、半導体基板１０５に画定される。 （もっと読む）

【課題】 埋め込みビット線構造の半導体記憶装置において、当該ビット線構造に起因する諸々の問題を解決し、確実なシリサイド形成を行なうことを可能とし、低抵抗で更なる微細化・高速動作化を実現する。
【解決手段】 ビット線１１と不純物拡散層１４は、各々の一端が重畳されて接続されており、周辺回路領域３における選択トランジスタのソース／ドレイン１７の表層及び重畳部位１４ａを含む不純物拡散層１４の表層に高融点金属、ここではＴｉとＳｉとのシリサイド化が施され、チタンシリサイド層１８が形成されている。 （もっと読む）

【課題】ＳＲＡＭやフラッシュメモリ等のメモリやロジックに用いられる、コンタクトや配線をできるだけ省略し、構造を簡略化することによって半導体装置の高集積化を図り、かつ、生産性を向上させるＭＯＳ型半導体装置を提供する。
【解決手段】ＭＯＳ型半導体装置１０では、半導体基板１１と、半導体基板１１にウェル領域１２を備え、かつ、ゲート１５とソース１３／ドレイン１４とを有し、ソース１３の上部を形成するソース電極１３３が、ソース１３を形成する拡散領域１３１を通過して、ウェル領域１２又はボディ領域１１１に貫通していて、かつ、ドレイン１４の上部を形成するドレイン電極は、ウェル領域１２又はボディ領域１１１を貫通していない。 （もっと読む）

【課題】製造工程の増大を最小限に抑制しつつ、ソース拡散層の低抵抗化を実現できるメモリセルアレイ構造を備えた半導体装置を提供する。
【解決手段】縞状に配置された、直線形状を有するドレイン拡散層１０およびソース拡散層１２と、縞状に配置された、直線形状を有する素子分離領域１４と、拡散層１０，１２、素子分離領域１４に直交し、縞状に配置された、直線形状を有する制御ゲート１８と、制御ゲート１８と平行に、かつ、縞状に配置された、直線形状を有するソース配線用金属配線層２０ａと、ドレイン拡散層１０それぞれと接続する、孤立する島形状を有するドレイン接続用金属配線層２０ｂとから成るメモリセルアレイ構造を備えた不揮発性半導体メモリである。金属配線層２０ａと２０ｂは、同一の金属配線層から構成される。 （もっと読む）

【課題】電荷移動によるデータ状態の変化を防止し、且つ、微細化を実現できる電荷トラップ型の不揮発性半導体記憶装置を提供する。
【解決手段】メモリトランジスタ５０は、半導体基板１におけるチャネル領域の中央部の上に順次積層されて形成された中央部ゲート絶縁膜１１及び下部ゲート電極５からなる第１ゲート構造体５１と、半導体基板１におけるチャネル領域の一端部の上で且つ第１ゲート構造体５１の一側面上に順次積層されて形成された電荷トラップ膜４及び側壁ゲート電極１２からなる第２ゲート構造体５２と、半導体基板１におけるチャネル領域の他端部の上で且つ第１ゲート構造体５１の他側面上に順次積層されて形成された電荷トラップ膜４及び側壁ゲート電極１２からなる第３ゲート構造体５３とを有している。中央部ゲート絶縁膜１１は電荷トラップ性を有さず、電荷トラップ膜４は電荷トラップ性を有する。 （もっと読む）

【課題】グループ内の低次元構造体の数、グループのアスペクト比を、より正確にコントロールすることができる。
【解決手段】低次元構造体(１)の第１のグループ(３ａ)と低次元構造体(１)の第２のグループ(３ｂ)とを第１の基板に形成する工程を含む低次元構造体のカプセル化方法。低次元構造体(１)の第１のグループ(３ａ)と低次元構造体(１)の第２のグループ(３ｂ)とはマトリックス(５)に別々にカプセル化される。カプセル化後、低次元構造体(１)の第１のグループ(３ａ)と低次元構造体(１)の第２のグループ(３ｂ)とを分離してもよい。各グループは、その後、例えば第２の基板(７)に移動するなどの処理が行われる。グループ内の低次元構造体の数、グループのアスペクト比は、低次元構造体が形成される際に決定され、パターニング法を使って決定されていた従来の方法に比べて、より正確にコントロールすることができる。 （もっと読む）

【課題】不揮発性記憶装置及びその動作方法を提供する。
【解決手段】本発明の装置は、ｎ番目のビットラインに連結された第１トランジスターと、ｎ＋１番目のビットラインに連結された第２トランジスターとを含む。前記第１トランジスター及び前記第２トランジスターは、ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結される。記憶セルのソース領域及びドレーン領域の構造が同一または類似の２トランジスター１ビット単位セルを有する不揮発性記憶装置を形成できる。また、２トランジスター２ビット単位セルを有することができるために記憶容量が２倍に増加できる。 （もっと読む）

【課題】電荷蓄積部へのデータの記憶動作によって同一メモリセル内の他の電荷蓄積部に記憶されているデータが変化することを抑制することができる半導体不揮発性メモリ、データ書き込み方法、半導体不揮発性メモリの製造方法、及びデータ書き込みプログラムを提供する。
【解決手段】メモリセル１０の第１及び第２電荷蓄積部（３０、３２）に、蓄積させる電荷量が多い順に記憶対象とするデータに応じた電力を供給して第１及び第２電荷蓄積部（３０、３２）に電荷を蓄積させることによりデータを記憶させる。 （もっと読む）

【課題】積層時の加工寸法のバラツキや合せズレが生じても、抵抗の増大やショートの発生等を防止できる、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供する。
【解決手段】基板と、第1の柱状半導体を有する第1の選択トランジスタと、前記第１の柱状半導体上に形成された第２の柱状半導体と、前記第２の柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された平板状の第1乃至第ｎの電極(ｎは２以上の自然数)とを有する複数のメモリセルと、第３の柱状半導体を有する第２の選択トランジスタと、を有するメモリストリングスを複数備え、前記メモリストリングスは前記第1乃至第ｎの電極を２次元的に共有し、前記第1の柱状半導体の接続部のみが前記第２の柱状半導体の径よりも大きい不揮発性半導体記憶装置。 （もっと読む）

【課題】高信頼性、かつ、微細化が可能なトラップ型のマルチビット型メモリセルを提供すること。
【解決手段】チャネルが形成された半導体基板１と、チャネルの両側に配されたソース／ドレインとなる拡散層２ａ、２ｂと、チャネル上の一部の領域に配された絶縁膜３ａと、電子トラップ特性を有する絶縁材料よりなるとともに、半導体基板１、拡散層２ａ、２ｂ、及び絶縁膜３ａ上に配され、少なくとも絶縁膜３ａの両側の半導体基板１と接する領域にて電子をトラップすることが可能なトラップ領域５を有するトラップ膜３ｂと、トラップ膜３ｂ上に配されたゲート電極４と、を備える。トラップ領域５は、絶縁膜３ａの側面にも形成され、絶縁膜３ａによって半導体基板１の板面に対して上方に曲がった構成となっている。 （もっと読む）

【課題】トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高いＭＯＮＯＳ型不揮発性半導体装置及びその製造方法を提供する。
【解決手段】ｐ型の半導体基板１０１の上に、電荷を蓄積するＯＮＯ膜１０２を有し、ＯＮＯ膜１０２の上に多結晶シリコンからなる複数のワードライン１０３を有し、ワードライン１０３の表面、ワードライン１０３の側面、およびＯＮＯ膜１０２の表面上に、有機原料を用いた減圧ＣＶＤ法による、膜厚が約３０ｎｍ、水素結合量が約５×１０^２２個／ｃｍ^３、水素含有量が約５×１０^２２ａｔｏｍｓ／ｃｍ^３、炭素含有量が約５×１０^２１ａｔｏｍｓ／ｃｍ^３のシリコン窒化膜１０４を有する。これにより、トラップ膜へのチャージングを無くすと共に、ゲート電極間の酸化絶縁膜中の固定電荷を制御することで、メモリセルのデータ保持特性の劣化を防止することができる。 （もっと読む）

【課題】データ出力タイミングの設計を簡略化出来る半導体装置を提供すること。
【解決手段】 第１クロックＣＬＫに同期してデータを連続的に出力する半導体装置であって、外部から与えられる前記第１クロックＣＬＫから第２クロックＩＣＬＫを生成するクロック生成回路５０、５１と、前記第２クロックＩＣＬＫに同期して動作し、前記データが入力されるフリップフロップ回路５２と、前記フリップフロップ回路５２から出力される前記データを外部へ出力する出力バッファ回路５４と、バンドギャップリファレンス回路２２を含み、該バンドギャップリファレンス回路２２により制御される電圧Ｖ_ＢＧＲを発生し、該電圧Ｖ_ＢＧＲを前記クロック生成回路５０、５１、前記フリップフロップ回路５２及び前記出力バッファ回路５４へ電源電圧として供給する電源回路とを備える。 （もっと読む）