【課題】チップサイズの更なる縮小化に寄与する不揮発性メモリ装置を提供すること。
【解決手段】本発明に係る不揮発性メモリ装置は、半導体基板と；前記半導体基板上に形成された柱状のゲート電極と；前記半導体基板の表面付近に形成されたソース／ドレイン拡散層と；前記ゲート電極の側面に形成された電荷蓄積用の窒化膜と；前記半導体基板に形成された素子分離領域とを備える。そして、前記素子分離領域の平面形状を略菱形とすることを特徴としている。 （もっと読む）

【課題】信頼性の高い不揮発性メモリと周辺回路を含む半導体装置を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、周辺回路領域では、フローティングゲート電極層ｐ１ｓは除去し、コントロール電極層ｐ２はパターニングしない状態で、不揮発性メモリの積層ゲート電極を形成し、サイドウォ−ルＳＷ１を形成し、周辺回路領域では、コントロール電極層ＰＧの側壁上に第１冗長絶縁性サイドウォ−ルＳＮＰを形成し、コントロールゲート電極層ＰＧをパターニングして単層ゲート電極ＰＧを形成すると共に、第１冗長絶縁性サイドウォ−ルＳＮＰに隣接する部分を残す。 （もっと読む）

【課題】導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にシリコン酸化物を含む絶縁層１７とシリコンを含む導電層ＷＬとの積層体を形成する工程と、絶縁層１７及び導電層ＷＬを貫通するホール５０を積層体に形成する工程とを備え、ホール５０の形成工程は、積層体上にシリコン酸化物を含む第１のマスク層４１を形成する工程と、第１のマスク層４１をマスクにして導電層ＷＬをエッチングする工程と、第１のマスク層４１上に絶縁層１７よりもシリコン含有量が多い第２のマスク層４２を形成し第２のマスク層４２をマスクにして、絶縁層１７をエッチングする工程とを有する。 （もっと読む）

【課題】 制御ゲートと浮動ゲートとの間にジグザグ容量を含み、浮動ゲートおよびチャネルに対する制御ゲートの結合を増大するフラッシュ・メモリ・デバイスを提供する。
【解決手段】 フラッシュ・メモリ・デバイスは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートとを含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。 （もっと読む）

【課題】単一ポリＥＥＰＲＯＭセルをスタックゲートポリＥＥＰＲＯＭセルの水準にスケーリングできる半導体メモリセルを提供する。
【解決手段】単一ポリＥＥＰＲＯＭセルは、フローティングゲートＦＧ上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートＣＧラインによりワードライン用ポリシリコンＷＬの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンＦＧとの間にカップリングのための誘電膜１０２を形成してフローティングゲート用ポリシリコンＦＧとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。 （もっと読む）

【課題】プログラム及び消去動作部分と読み出し動作部分とを分離させることによって、耐久性またはサイクル特性を画期的に改善させる不揮発性メモリ素子及びその駆動方法を提供する。
【解決手段】単一ポリＥＥＰＲＯＭの不揮発性メモリ素子は、第１タイプウェル１０上に形成されるフローティングゲート５０と、第２タイプウェル２０上に形成されるとともにフローティングゲート５０と直列連結される複数のトランジスタ３０，４０と、を備え、これらのトランジスタ３０，４０のうち、いずれかひとつはプログラム及び消去のための第１トランジスタ３０であり、他のひとつは読み出し（reading）のための第２トランジスタ４０である。 （もっと読む）

【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）

【課題】第１ゲート電極と第２ゲート電極間の寄生容量の少なく高速アクセスが可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルが、書き込み・消去用の第１メモリセルユニットＵ１と、読み出し用の第２メモリセルユニットＵ２と、第３メモリセルユニットＵ３とを備えてなり、第１メモリセルユニットＵ１の第２ゲート電極７、第２メモリセルユニットＵ２の第３ゲート電極１１、第３メモリセルユニットＵ３の第４ゲート電極１３同士が電気的に接続してフローティングゲートＦＧが形成される。第４ゲート電極１３上に第２の絶縁膜を介して第５ゲート電極１５が形成され、第５ゲート電極１５が制御端子ＣＧと電気的に接続することにより、フローティングゲート７，１１，１３が制御端子ＣＧと容量結合している。 （もっと読む）

【課題】ＭＯＮＯＳ型のメモリセルに対するデータの消去速度を改善させる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１８と、半導体基板１８中に埋め込み領域として形成された第１導電型のジャンクションリーク発生層２１と、半導体基板１８中に形成され、ジャンクションリーク発生層２１を挟む第１導電型とは逆の第２導電型のウェル領域２０，２２と、半導体基板１８の表面に近いウェル領域２２上に一定の間隔をおいて形成された第１導電型の２つの不純物拡散層２３と、２つの不純物拡散層２３の間のウェル領域２２上に形成されたトンネル絶縁膜２４と、トンネル絶縁膜２４上に形成されたチャージトラップ型の電荷蓄積層２５と、電荷蓄積層２５上に形成されたブロック絶縁膜２６と、ブロック絶縁膜２６上に形成されるコントロールゲート電極２８により構成されている。 （もっと読む）

【課題】微細化に伴うメモリセルの素子特性の劣化を抑制できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】不揮発性半導体メモリは、素子分離絶縁膜１０によって区画された素子領域１と、２つの拡散層間の素子領域１表面上に設けられるトンネル絶縁膜２Ａと、フローティングゲート電極３Ａの上面上に設けられる絶縁体４Ａと、フローティングゲート電極３Ａの側面上に設けられた電極間絶縁膜５Ａと、フローティングゲート電極３Ａの上面上に設けられる第１の絶縁体４Ａと、絶縁体４Ａ及び電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａ上に設けられるコントロールゲート電極５Ａとを具備し、絶縁体４Ａの膜厚Ｔ１は電極間絶縁膜５Ａの膜厚Ｔ２よりも厚く、電極間絶縁膜５Ａは絶縁体４Ａ上又は素子分離絶縁膜１０上のうち少なくともいずれか一方に、スリットを有している。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置の歩留まりを向上させることの可能な半導体装置の製造方法および方法により得られた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、不揮発性メモリ形成領域のドレイン形成領域側において、ダミーゲート１６に対向しない第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅が、ソース形成領域側において、第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅Ｘよりも長い第２サイドウォール４３を得る工程を含む。 （もっと読む）

【課題】周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ｎ型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。 （もっと読む）

【課題】本発明は、寸法誤差を抑制したパターンを有する半導体装置の製造方法を提供する。
【解決手段】被加工膜６上に周期パターン１２と非周期パターン１３を含む第一のパターン１１を形成し、第一のパターン１１を覆うように被加工膜６上に第二の膜１４を形成し、
被加工膜６を露出するように第二の膜１４を加工して、第一のパターン１１の側壁部に第二の側壁パターン１５を形成し、第一のパターン１１のうちの周期パターン１２を選択的に除去し、第一のパターン１１及び第二の側壁パターン１６をマスクに被加工膜６を加工することにより、周期パターン２と非周期パターン３を形成すると同時に、周期パターン２と周期パターンの両端部に隣接する非周期パターン３との間に、周期パターン２との間で一定の周期を形成するようにダミーパターン４を形成する半導体装置の製造方法。 （もっと読む）

【課題】素子分離絶縁膜としてＳＯＧ膜を用いる場合に、熱処理でクラックが発生するのを防止できる構成を提供する。
【解決手段】シリコン基板１にゲート絶縁膜４、多結晶シリコン膜５、加工用絶縁膜を形成し、その後トレンチ１ａを形成する。トレンチ１ａ内にシリコン酸化膜８を形成し、ポリシラザンからなる塗布膜を多結晶シリコン膜５の中間高さまで充填する。クラック防止用のシリコン窒化膜９を形成したのち、さらに塗布膜を形成する。熱処理を行うと塗布膜はシリコン酸化膜２、１０に転換するが、このとき熱収縮応力により上層のシリコン酸化膜１０にクラックが発生することがあるが、シリコン窒化膜９で阻止できる。 （もっと読む）

【課題】多結晶シリコン膜上に成膜されたシリコンナイトライド膜を除去する際に、多結晶シリコン膜にシリコンダストが付着することを防止する。
【解決手段】 本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜４、多結晶シリコン膜５、親水性を有する膜２２、シリコンナイトライド膜２３およびシリコン酸化膜２４を積層形成し、シリコン酸化膜２４とシリコンナイトライド膜２３と親水性を有する膜２２を加工し、シリコン酸化膜をマスクにして多結晶シリコン膜５を加工し、シリコン酸化膜をマスクにしてゲート絶縁膜４およびシリコン基板１を加工して素子分離溝２０を形成し、素子分離溝２０内に素子分離絶縁膜２１を埋め込み、ウエットエッチングによりシリコンナイトライド膜２３を除去することを特徴とする。 （もっと読む）

【課題】占有面積の増大を抑制したＮＡＮＤ型フラッシュメモリの不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、各々のメモリブロックＭＢ毎に、カラム方向にｍ列配列されている。ワード線導電層３１ａ〜３１ｄは、ｎ層積層されている。ワード接続層５１は、カラム方向に配列され、ワード線導電層３１ａ〜３１ｄのロウ方向の一端近傍へと片側から延びるように形成され、ワード線導電層３１ａ〜３１ｄにコンタクトプラグ５１１を介して接続され，（数式１）の関係を満たす。ｍ≧ｎ・・・（数式１） （もっと読む）

【課題】集積度が高く大容量化が可能な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上にコントロールゲートとなる電極膜３２と絶縁膜３１とを交互に積層して積層体を形成し、この積層体にワード線方向に延びる複数本の溝３６を形成し、溝３６の内面上にメモリ膜４０を形成する。また、溝３６内にシリコンボディを埋め込み、電荷蓄積膜３８及びシリコンボディをワード線方向に沿って分断することにより、シリコンピラー４５を形成する。これにより、ビット線方向については、メモリセルの構成が簡略化されるため、シリコンピラー４５の配列周期を短くでき、メモリセル１個当たりの面積を小さくできる。 （もっと読む）

【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、キャパシタをコンパクトに配置して面積を最小限にする、不揮発性半導体メモリ素子を提供する。
【解決手段】第１トランジスタＴ１および第２トランジスタＴ２を形成するトランジスタ形成部３０を上下方向（縦方向）に配置し、このトランジスタ形成部の左側に、メタル配線（ビット線）１２を配置し、また、第１トランジスタのゲートのポリシリコン層８と、第２トランジスタのソースに接続されるメタル配線１３とを左右方向（横方向）に配置する。またトランジスタ形成部３０の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面と第２トランジスタの第２のゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、このフローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）