【課題】シリコンをエピタキシャル成長させて得られた単結晶シリコン層の結晶欠陥の部分にメモリセルを形成することなくメモリセルの積層を実現する不揮発性半導体記憶装置を提供する。
【解決手段】層間絶縁膜１６上にシリコンをエピタキシャル成長させて得られた単結晶シリコン層２００、２０４の結晶欠陥２６ｂの部分にソース線コンタクトホールを形成する。これによって、結晶欠陥２６ｂの部分に、接合リークにより特性の劣化したメモリセルを形成することなく、メモリセルを二層以上積層することができる。 （もっと読む）

【課題】高集積化されたスプリットゲート型不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１の表面に第１の柱状凸部２ａと第２の柱状凸部２ｂが離間して形成され、第１、第２の柱状凸部２ａ，２ｂは、周辺部と先端部とにソースドレイン３，８の一方と他方とが形成され、周辺部と先端部との間の側壁の表面に、電荷蓄積膜４とメモリゲート線５とが積層された第１積層構造と、ゲート酸化膜６と制御ゲート線７とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを、それぞれ含み、第１積層構造が第１、第２の柱状凸部２ａ，２ｂの間にも形成され、それによって、第１の柱状凸部２ａと第２の柱状凸部２ｂとで、メモリゲート線５が共通に接続されている （もっと読む）

【課題】チャネル界面付近の浅いエネルギー準位に捕獲された電荷を予め除去し、データ保持特性の良好な不揮発性半導体記憶装置を提供する。
【解決手段】メモリ部ＭＵと、制御部ＣＴＵと、を備える不揮発性半導体記憶装置において、メモリ部は、第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、電極膜ＷＬと半導体ピラーＳＰとの間に設けられた、内側絶縁膜４２、記憶層及び外側絶縁膜と、半導体ピラーＳＰの一端と電気的に接続された配線と、を有す。制御部ＣＴＵは、消去動作の際に、配線を第１電位に設定しつつ、電極膜ＷＬを第１電位よりも低い第２電位に設定する第１動作の後に、配線を第３電位に設定しつつ、電極膜ＷＬを第３電位よりも高い第４電位に設定する第２動作を実施する。 （もっと読む）

【課題】メモリホールの直径が均一な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１０上にバックゲート電極１３を形成し、バックゲート電極１３の上面に凹部２３を形成し、凹部２３内に犠牲材を埋め込んだ後、絶縁膜１４及び電極膜１５を交互に積層して積層体１１を形成する。次に、積層体１１の中央部２１にメモリホール２４を形成し、その後、酸化処理を施す。これにより、メモリホール２４の内面を起点として、電極膜１５における絶縁膜１４に接する部分が酸化され、その結果、中央部２１において電極膜１５が薄くなり、絶縁膜１４が厚くなる。次に、積層体１１の端部２２において、電極膜１５毎にステップ３０を形成し、端部２２を埋め込むように層間絶縁膜４０を形成し、層間絶縁膜４０中にステップ３０に到達するようにプラグホール４１を形成する。 （もっと読む）

【課題】単純な構造のナノ点を有するメモリを利用してマルチレベルを保存することができるメモリ素子を提供する。
【解決手段】ソース２１０及びソース２１０と対応するドレイン２２０と、ソース２１０とドレイン２２０との間を連結するように形成されているナノチャンネル２３０とを含み、ナノチャンネル２３０は、ソース２１０及びドレイン２２０の電圧によってソース２１０とドレイン２２０との間を電気的に連結するナノ線と、ナノ線上に吸着されて形成され、電荷を補集する複数のポテンシャルを有するナノ点とを含む。 （もっと読む）

【課題】回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１１と、メモリ部ＭＵと、半導体基板とメモリ部との間の回路部ＣＵと、を備える。メモリ部は、半導体基板の主面１１ａに垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を第１方向に貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部４３と、を有す。回路部は、それぞれ第１、第２導電型のソース／ドレイン領域を有する第１、第２トランジスタ５１ｎ、５１ｐと、シリサイドを含む第１配線Ｗ１と、ソース／ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグＣ１、Ｃ２と、を有す。 （もっと読む）

【課題】浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善することができる半導体装置およびその製造方法を提供する。
【解決手段】素子分離絶縁膜４の上面、浮遊ゲート電極膜６の側面及び浮遊ゲート電極膜６の上面に、シリコン窒化膜と同等以上の誘電率を有する高誘電率膜を含む複数層構造で構成された電極間絶縁膜７を形成し、この電極間絶縁膜７上に制御ゲート電極膜９を形成した半導体装置であって、浮遊ゲート電極膜６の上面と電極間絶縁膜７との間にシリコン酸化膜８を形成し、浮遊ゲート電極膜６の側面に電極間絶縁膜７の高誘電率膜を直接接触させるように構成した。 （もっと読む）

【課題】デポジッション膜を形成することなく、ゲートとコンタクトのショートを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１のコントロールゲート１４を、フローティングゲート１３側に位置する第１側面と、第１側面の反対に位置する第２側面と、コントロールゲート１４の第１側面側の上部に形成されたシリサイド領域２２と、コントロールゲート１４の第２側面側の上部に形成された突出部８とを含むように構成する。そのサイドウォール絶縁膜２１は、シリサイド領域２２を覆うことなく突出部８の少なくとも一部を被覆する第１部分と、第１部分から連続的に設けられ、第２側面に接触して第２側面を被覆する第２部分とを含むものとする。 （もっと読む）

【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。 （もっと読む）

【課題】歩留まりと信頼性を高めるフラッシュメモリセルを備えた半導体装置とその製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１に素子分離絶縁膜６を形成する工程と、シリコン基板１の表面にトンネル絶縁膜を形成する工程と、素子分離絶縁膜６とトンネル絶縁膜の上に第１導電膜を形成する工程と、第１導電膜をパターニングして導電パターン１３ａにする工程と、導電パターン１３ａの表層部分をスパッタエッチングする工程と、導電パターン１３ａと素子分離絶縁膜６の上に中間絶縁膜１６を形成する工程と、中間絶縁膜１６の上に第２導電膜１７を形成する工程と、導電パターン１３ａ、中間絶縁膜１６、及び第２導電膜１７をパターニングすることによりフラッシュメモリセルFLを形成する工程とを有する。 （もっと読む）

【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】ビット線コンタクト内の電気抵抗、およびビット線コンタクトとソース・ドレイン領域の接続部分の電気抵抗の小さい半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置１００は、素子分離領域３により区画された活性領域２を有する半導体基板１と、活性領域２上に形成され、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタと、活性領域２上に形成され、複数のメモリセルトランジスタの両端に接続された選択トランジスタと、活性領域２中の選択トランジスタに属するソース・ドレイン領域５に接続された、下部のチャネル幅方向の垂直断面の形状が裾引き形状であるビット線コンタクト８と、を有する。 （もっと読む）

【課題】コンタクト抵抗の増大を防止できるようにする、記憶部と論理部とを混載する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１の上にビット線コンタクト領域２０と、ビット線コンタクト領域を含め、行方向に延伸する複数の第１のゲート絶縁膜１１とを形成し、ビット線コンタクト領域２０を挟んでビット線拡散層２を形成し、ビット線拡散層２及び第１のゲート絶縁膜１１の上に導電膜４を形成し、導電膜４からビット線拡散層２と交差するコントロールゲート電極４ａを形成し、少なくともビット線コンタクト領域２０の第１のゲート絶縁膜１１を除くと共に、ビット線コンタクト領域２０に、その両側のビット線拡散層２同士を接続するように接続拡散層を形成する。コントロールゲート電極４ａを形成する時に、ビット線コンタクト領域２０の上及びその両側のビット線拡散層２の上にまたがるように導電膜４を残存させる。 （もっと読む）

【課題】ＭＯＮＯＳ型半導体記憶装置の電荷蓄積用のトラップ膜及びビット線拡散層を有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１に形成され、それぞれ行方向に延伸する複数のビット線拡散層１０４と、半導体基板１０１上における互いに隣接する各ビット線拡散層１０４同士の間に形成され、それぞれが電荷トラップ膜１０２ｂを含む複数のＯＮＯ膜１０２と、複数のビット線拡散層１０４の上にそれぞれ形成された複数のビット線絶縁膜１０５と、半導体基板１０１の上にそれぞれ複数のＯＮＯ膜１０２及び複数のビット線絶縁膜１０５を覆うように形成され、各ビット線拡散層１０４と交差して列方向に延伸する複数のワード線１０６とを有している。ビット線絶縁膜１０５の膜厚はＯＮＯ膜１０２の膜厚よりも小さく、且つビット線絶縁膜１０５の上面はＯＮＯ膜１０２の上面と平行である。 （もっと読む）

集積回路の製造において導電線対を形成する方法は、基板上に受けられるダマシン材料にトレンチを形成することを含み、導電性材料３４ａ／３５ａが、そのダマシン材料を覆ってそしてトレンチ内へ蒸着されてそのトレンチを過充填する。その導電性材料は、少なくともダマシン材料へと戻すように除去されて、そのトレンチ内に残っている導電性材料の少なくともいくらかが残される。エッチングがトレンチ内で導電性材料を通って縦方向に処理されて、トレンチ内に少なくとも第１および第２の導電線の長さの大部分に沿って横断面図において互いにミラー像となる第１および第２の導電線が形成される。他の装いが考えられる。
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【課題】メモリセルを高集積度化することができるチャージトラップ型フラッシュ構造の不揮発性半導体記憶装置を提供する。
【解決手段】半導体記憶装置５０は、接地線ＳＵＢＬとしての半導体基板層１ａの第１主面（表面）上に、素子分離層２、ソース電極３ａ、ソース電極３ｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が互いに離間して複数設けられる。開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極７が埋設され、開口部５の内側には半導体基板層１ｂが半導体基板層１ａと接するように設けられる。半導体基板層１ｂの内側には、トンネル酸化膜、電荷蓄積膜、電流遮断膜から構成される積層膜６が設けられる。積層膜６の内側にはゲート電極７が埋設される。半導体基板層１ｂにはソース層８とドレイン層９が垂直方向に複数設けられ、チャネルが垂直方向に設けられるメモリトランジスタが積層形成される。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】メモリセル部のトランジスタのゲート構造と周辺回路部のトランジスタのゲート構造とが異なる半導体装置において、加工途中でメモリセル部の高さと周辺回路部の高さをほぼ揃える。
【解決手段】半導体基板１上に周辺回路部用のゲート絶縁膜１０、１２を形成する工程と、ゲート絶縁膜１０、１２上に周辺回路部用のポリシリコン膜１１を形成する工程と、ポリシリコン膜１１及びゲート絶縁膜１０のうちのメモリセル部に対応する部分を除去する工程と、半導体基板１上にメモリセル部用のトンネル絶縁膜６、チャージトラップ膜７およびパッドシリコン酸化膜１５を積層形成する工程と、パッドシリコン酸化膜１５上にパッドアモルファスシリコン膜１６を形成する工程と、パッドアモルファスシリコン膜１６のうちの周辺回路部に対応する部分を除去する工程とを備え、パッドアモルファスシリコン膜１６を除去したときに、メモリセル部の高さと周辺回路部の高さがほぼ等しくなるように、ポリシリコン膜１１の膜厚を設定した。 （もっと読む）

【課題】メモリセルを３次元的に配置した、良質な構造を有する不揮発性半導体装置及びその製造方法を提供する。
【解決手段】基板１００上にノンドープのアモルファスシリコン層とボロンを含むアモルファスシリコン層１０６とを交互に形成する工程と、アモルファスシリコン層をエッチングしてスリットを形成する工程と、スリット内に犠牲膜を形成する工程と、アモルファスシリコン層をエッチングしてホールを形成する工程と、ノンドープのアモルファスシリコン層をエッチングして、空隙を形成する工程と、空隙内及びホール内に層間絶縁膜１０７を形成する工程と、ホール内に形成された層間絶縁膜１０７をエッチングしてホール１１５を形成する工程と、ホール１１５内にブロック絶縁膜を形成する工程と、電荷蓄積絶縁膜を形成する工程と、トンネル絶縁膜を形成する工程と、半導体領域を形成する工程とを含む。 （もっと読む）

【課題】中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に交互に積層された複数の絶縁膜１４及び複数の電極膜ＷＬを有する積層構造体ＭＬと、積層構造体ＭＬの上に積層された選択ゲート電極ＳＧ及び絶縁層１６と、半導体ピラーＳＰと、芯部６８と、第１導電層１８と、を備える。半導体ピラーＳＰは、積層構造体ＭＬ、選択ゲート電極ＳＧ及び絶縁層１６を第１方向に貫通し、第１方向に直交する平面で切断した時の断面が環状である。芯部６８は、半導体ピラーＳＰの内側に埋め込まれ、絶縁層１６の上面から後退している。第１導電層１８は、芯部６８の上に、芯部６８に接触して設けられる。 （もっと読む）