【課題】高集積化のために最適化された駆動トランジスタ及び記憶セルを含むを含む半導体デバイスを提供する。
【解決手段】半導体デバイスは、３つの駆動トランジスタグループＤＴＧ１、ＤＴＧ２、ＤＴＧ３と、これらに各々対応されるセルストリングＳ１、Ｓ２、Ｓ３を含む。各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍによって３個の駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が並列に接続される。これによって、各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍに接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、一つの共通したソース/ドレインを共有することができる。その結果、並列に接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が半導体デバイス内で占める面積を減少させることができる。 （もっと読む）

【課題】電荷蓄積層の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１１上に、絶縁膜及び電極膜１４を交互に積層し、その上にＸ方向に延びる複数本の選択ゲート電極１７及びＹ方向に延びる複数本のビット線ＢＬを設ける。また、電極膜１４及び選択ゲート電極１７を貫き、上端部がビット線ＢＬに接続された複数本のシリコンピラー３１と、斜め位置にある一対のシリコンピラー３１の下端部同士を接続する接続部材３２とからなるＵ字シリコン部材３３を設ける。そして、各層の電極膜１４を選択ゲート電極１７毎に分断し、接続部材３２を介して相互に接続された一対のシリコンピラー３１に、相互に異なる電極膜１４及び相互に異なる選択ゲート電極１７を貫かせ、１本のビット線ＢＬに共通接続されたＵ字シリコン部材３３の全てを、他の１本のビット線ＢＬに共通接続させる。 （もっと読む）

【課題】電荷蓄積膜の中央部と端部における電子及び正孔の注入効率の違いを低減し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１と、半導体基板１０１上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜１０２と、複数のトンネル絶縁膜１０２上に形成された複数の電荷蓄積膜１０３と、複数のトンネル絶縁膜１０２の間の半導体基板表面部に形成された溝を埋め込み、上面が半導体基板１０１の上面より高く形成された素子分離領域１０４と、電荷蓄積膜１０３及び素子分離領域１０４上に第１の方向に沿って帯状に形成され、第１の方向に直交する第２の方向の端部の膜厚が中央部の膜厚より小さいブロック絶縁膜１０５と、ブロック絶縁膜１０５上に形成されたポリシリコン膜１０６及びシリサイド層１０７を含むゲート電極ＧＥと、を備える。 （もっと読む）

【課題】高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。
【解決手段】複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。接続領域４１１は、処理を経済的にするために逆導電型領域４０１と同じ処理ステップで形成する。 （もっと読む）

【課題】微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、ＮＡＮＤ型不揮発性半導体記憶装置、及び、その製造方法を提供する。
【解決手段】半導体記憶装置は、基板４０の主面４１上に並設され、主面４１に対して平行な第１方向に延在した複数の積層体５８と、主面４１に平行で、第１の方向と非平行な第２方向に延在したゲート電極７０と、を備え、複数の積層体５８のそれぞれは、絶縁層５５を介して積層された複数の半導体層５０を有し、複数の積層体５８は、隣接する積層体５８の間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように並設され、第２間隔５２の周期は、デザインルールＦの４倍であり、ゲート電極７０は、第２間隔５２を有する積層体５８同士の間隙に侵入した突出部７８を有し、半導体層５０の側面と突出部７８との間に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を備える。 （もっと読む）

【課題】メモリセル面積を増加することなく、メモリトランジスタの書き込み電圧および消去電圧を低減する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルには、第１の島状半導体領域１０２、フローティングゲート１０９、コントロールゲート１１１が有するメモリトランジスタが設けられている。さらに、フローティングゲート１０９の下方には、絶縁膜を介して第２の島状半導体領域１０１が形成されている。第２の島状半導体領域１０１は、コントロールゲート１１１に電気的に接続されているため、第２の島状半導体領域１０１とフローティングゲート１０９間に静電容量が形成される。この静電容量はメモリトランジスタのカップリング比の増加に寄与するため、メモリセルの面積を増加することなく、カップリング比を高くすることが可能になる。また、カップリング比を低下することなく、メモリセルの面積を縮小することが可能になる。 （もっと読む）

【課題】メモリセル間の干渉を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。そして、電荷ブロック層１４におけるセル間絶縁膜１６の直下域に相当する部分１４ｂに塩素を導入し、部分１４ｂの誘電率を電荷ブロック層１４における制御ゲート電極１５の直下域に相当する部分１４ａの誘電率よりも低くする。 （もっと読む）

【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】シリコン基板１にゲート絶縁膜５、多結晶シリコン膜６、加工用絶縁膜を積層して、ＲＩＥ法によりエッチングをして溝１ａ、１ｂを形成し、溝内にシリコン酸化膜を埋め込んでＣＭＰ処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜６が露出すると上面端部６ａが丸み加工される。これにより、多結晶シリコン膜６の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。 （もっと読む）

【課題】簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成する。
【解決手段】ゲート電極を構成する多結晶シリコン膜７上に、下地材としてシリコン窒化膜８が積層され、その上面にシュリンクパターンを形成するための非晶質シリコン膜１２ａが分離形成される。非晶質シリコン膜１２ａは、フォトリソグラフィ処理でＷａの３倍の幅寸法４５ｎｍでパターニングされるが、スリミング技術で３０ｎｍに形成した上で、熱酸化により表層をシリコン酸化膜１５に変質させ、これによって寸法がＷａである１５ｎｍに形成される。シリコン酸化膜１５の上面に非晶質シリコン膜１６を形成してスペーサ加工を行うことで側壁部に非晶質シリコン膜１６ａを残存させる。この後、シリコン酸化膜１５を弗酸処理で剥離するとラインアンドスペースが１５ｎｍのシュリンクパターンを形成できる。 （もっと読む）

【課題】セルサイズのさらなる縮小を図ることができる、半導体装置を提供すること。
【解決手段】半導体層２に、トレンチ５が形成されている。半導体層２の表層部には、第１拡散領域３およびドレイン領域が形成されている。第１拡散領域３は、トレンチ５に対して所定方向の一方側に形成され、トレンチ５に隣接している。第２拡散領域６は、所定方向においてトレンチ５に対して第１拡散領域３と反対側に形成され、トレンチ５に隣接している。トレンチ５の底面および側面上には、第１絶縁膜８が形成されている。第１絶縁膜８上には、フローティングゲート１１が設けられている。フローティングゲート１１は、第１絶縁膜８を挟んで、トレンチ５の底面および側面と対向している。フローティングゲート１１上には、第２絶縁膜１２が形成されている。第２絶縁膜１２上には、コントロールゲート１３が設けられている。 （もっと読む）

【課題】メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。
【解決手段】半導体装置は、半導体層上に形成された第１の絶縁膜１２と、第１の電極層１３と、第１の電極層１３及び第１の絶縁膜１２を貫通して半導体層内に至るまで形成され、第１の電極層１３と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる複数の素子分離領域１５と、素子分離領域１５を跨いで第１の電極層１３上に形成され、第１の電極層１３の表面を露出する開口部を有する第２の絶縁膜１６と、第２の絶縁膜１６上及び第１の電極層１３の露出された表面上に形成され、開口部を介して第１の電極層１３と電気的に接続され、第１の電極層１３よりも抵抗の低い第２の電極層１８と、素子分離領域１５の上方に位置し、第２の電極層１８に電気的に接続されたコンタクトホール２０と上層配線２１とを具備する。 （もっと読む）

【課題】動作信頼性を向上させるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体基板中１０の第１活性領域上に第１ゲート絶縁膜１４を介在して形成され、電荷を蓄積する第１絶縁膜１５と、第１絶縁膜１５上に、第１絶縁膜１５よりも誘電率の高い材料を用いて形成された第２絶縁膜１６と、第２絶縁膜１６上に形成された第１金属膜１８と、第１金属膜１８上にシリサイド膜で形成された制御ゲート電極１７と、ソース及びドレインとして機能する不純物拡散層１３とを備えたメモリセルトランジスタＭＴと、半導体基板中１０の第２活性領域上に第２ゲート絶縁膜３３を介在して形成された第１導電膜３５と、第１導電膜３５上に形成された第２金属膜１９と、第２金属膜１９上にシリサイド膜で形成された第２導電膜１７とを含む積層ゲートを備えたＭＯＳトランジスタとを具備する。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるＮＡＮＤ型フラッシュメモリ等の半導体装置を提供する。
【解決手段】ゲート電極ＰＧが、隣り合う素子分離膜間のアクティブエリアＡＡ上にゲート絶縁膜１１を介してゲート長方向に離間して並設されている。ゲート電極ＰＧを構成する多結晶シリコン層１４は、アクティブエリアＡＡの片脇に位置する素子分離膜の上面上に張り出す一端部１４ａと、アクティブエリアＡＡの逆脇に位置する素子分離膜の上面上に張り出す他端部１４ｂとを備えており、一端部１４ａの長さＬ１と一端部１４ｂの長さＬ２が互いに異なっている。 （もっと読む）

【課題】歪みの少ないゲート電極を有するＥＥＰＲＯＭやＮＡＮＤフラッシュメモリ等の半導体装置およびその製造方を提供する。
【解決手段】半導体基板１１と、半導体基板１１の主面に、第１ゲート絶縁膜１２を介して形成された第１ゲート電極１３と、第１ゲート電極１３上に第２ゲート絶縁膜１６を介して形成された第２ゲート電極１７と、第２ゲート電極１７上に形成されるとともに、中央部が外周部より厚く、且つ第２ゲート電極１７内に２段凸状に突出したシリサイド膜１８と、第１ゲート電極１３と、第２ゲート電極１７と、シリサイド膜１８の側壁にそれぞれ形成された酸化膜２１と、第１ゲート電極１３および第２ゲート電極１７を挟むようにゲート長方向に沿って形成されたソースドレイン不純物層１９と、を具備する。 （もっと読む）

【課題】アナログ周辺回路に用いられる抵抗素子の材料などが設計変更されても、他の部分への設計変更が波及しない半導体記憶装置を提供する。
【解決手段】第１の絶縁膜１２上に形成された第１の導電体１３と、第１の導電体１３上に形成され第１の開口１９を有する第２の絶縁膜１４と、第２の絶縁膜１４上に形成され第１の開口１９を介して第１の導電体１３と導通する第２の導電体２０と、第２の導電体２０の上に形成された第３の絶縁膜２１と、第３の絶縁膜２１を貫通し第２の導電体２０に導通する第１のコンタクト２３と、第３の絶縁膜２１と第２の絶縁膜１４とを貫通して第１の導電体１３と導通する第２のコンタクト２２と、を有する抵抗素子を有する。配線の存在する層とは異なる層に存在する第２の絶縁膜１４の有する第１の開口１９の位置を変更すれば、第１のコンタクト２３と第２のコンタクト２２との間の抵抗値を変更することができる。 （もっと読む）

【課題】安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板１１上に対し垂直方向に、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０が積層されて形成される。メモリホール３４内には、ブロック絶縁層（第１絶縁層）３５、電荷蓄積層（特性変化層）３６、トンネル絶縁層３７、及びメモリ柱状半導体層３８が形成される。周辺回路領域には、ｐ−型領域１０１Ａにプレーナ型トランジスタのソース／ドレイン領域１０１Ｂが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層１００が形成される。 （もっと読む）

【課題】安価に高集積化された不揮発性半導体記憶装置、及び製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３４と、メモリ柱状半導体層３４と絶縁層を挟み形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、メモリ柱状半導体層３４の上面に接して形成されたドレイン側柱状半導体層４７と、ドレイン側柱状半導体層４７からゲート絶縁層４６を介して形成されてロウ方向に延びるドレイン側導電層４２とを備える。第１〜第４ワード線導電層３２ａ〜３２ｄのロウ方向の端部は、階段状に形成されている。ドレイン側ゲート導電層４２の全体は、第４ワード線導電層３２ｄの直上の領域９０に形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄ及びドレイン側導電層４２は、それらに亘って連続して形成された保護絶縁層３５にて覆われている。 （もっと読む）

【課題】消去ゲートとフローティングゲートとのカップリング容量を低下し、高速な消去動作を可能にするスプリットゲート型の不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に第１絶縁層１２を介して設けられたフローティングゲート２０と、フローティングゲート２０上に第２絶縁層１３、１４を介して設けられた消去ゲート４０と、フローティングゲート２０及び消去ゲート４０の側方に第３絶縁層を介して設けられたコントロールゲートとを具備する。フローティングゲート２０はＵ字型であるため、フローティングゲート２０を極めて小さい面積の端部で薄い第２絶縁層１４を介して消去ゲート４０と対向させることが出来る。そのため、フローティングゲート２０と消去ゲート４０との間のカップリング容量を小さくすることができ、消去動作での消去電圧を小さく抑えることが可能となる。 （もっと読む）

【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。 （もっと読む）

【課題】リテンション耐性の良好な不揮発性半導体記憶装置を提供する。
【解決手段】１つのメモリセルＭＣが導電性電荷蓄積層と絶縁性電荷蓄積層ＥＣＳとを有している。導電性電荷蓄積層はフローティング電位を有する第１のゲート電極層ＧＥ１であり、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に第１のゲート絶縁層ＧＩ１を介して形成されている。絶縁性電荷蓄積層ＥＣＳは第２のゲート絶縁層ＧＩ２に含まれ、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成されている。第１のゲート電極層ＧＥ１上のコントロールゲート部分ＣＧと第２のゲート絶縁層ＧＩ２上のメモリゲート部分ＭＧとは電気的に接続されている。 （もっと読む）