【課題】分離した電荷蓄積層を有する半導体装置において、ゲート電極中央下にゲート絶縁膜を形成する際のゲート電極の倒れ込みを抑制する製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０上に第１絶縁膜２２とゲート電極２４を形成する工程と、開口部４６から第１絶縁膜を２２除去してゲート電極中央下にゲート絶縁膜２２を形成する工程と、フッ酸によるウエットエッチング法を用いて、ゲート電極２４下に形成された第１絶縁膜２２を除去し、ゲート電極２４の両端下に、アンダーカット部が形成する工程と、第１絶縁膜２２を除去したアンダーカット部にトンネル絶縁膜１２と、ポリシリコン膜による電荷蓄積層１４と、トップ絶縁膜１６を形成する工程と、を有する。 （もっと読む）

【課題】消去ゲートとコントロールゲートとの間のシリサイド・ショートの発生確率を低減させる消去ゲートを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１上に形成されたフローティングゲート３と、フローティングゲート３上に形成された消去ゲート１０と、半導体基板表層のチャネル領域上にフローティングゲート３と並設され、フローティングゲート３及び消去ゲート１０の一方の側面に形成されたコントロールゲート２２と、消去ゲート１０の上面に形成された第１シリサイド膜２７と、コントロールゲート２２の上面に形成された第２シリサイド膜２６と、を備え、コントロールゲート２２の上面の高さは、消去ゲート１０の上面の高さと同じ若しくはそれよりも下方に位置することを特徴とする。 （もっと読む）

【課題】高速化を図ることのできる不揮発性の半導体記憶装置と、その製造方法を提供する。
【解決手段】ウェル領域３の表面上に制御ゲート絶縁膜４を介在させて制御ゲート電極５ａが形成されている。制御ゲート電極５ａの一方の側面上にＯＮＯ膜６を介在させてメモリゲート電極７ａが形成されている。そのウェル領域には、ドレイン領域Ｄとしての低濃度不純物領域１０ａおよび高濃度不純物領域１２ａと、ソース領域Ｓとしての低濃度不純物領域１０ｂおよび高濃度不純物領域１２ｂとが形成されている。その制御ゲート電極５ａおよびメモリゲート電極７ａを覆うように、引張り応力の比較的強い膜として、シリコン窒化膜１４が形成されている。さらに、そのシリコン窒化膜１４を覆うように層間絶縁膜２０が形成されている。これにより、チャネル領域に引張り応力が作用して電子の移動度が大きくなり、トランジスタの電流を増加させることができる。 （もっと読む）

【課題】下から順に、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極、トンネル絶縁膜の各層を形成した構造において、トンネル絶縁膜の膜質を向上できるようにした不揮発性半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上にシリコン酸化膜２を介して、制御ゲート電極ＣＧとして機能する導電膜３、高誘電体膜を含有した導電膜間絶縁膜４、リン、砒素またはボロンによる不純物を添加した多結晶シリコンから構成され、浮遊ゲート電極ＦＧとして機能する導電膜５を順に形成する。その後、４００℃以上６００℃以下の温度範囲内の低温条件下でプラズマ酸化処理によって導電膜５上にシリコン酸化膜７を形成する。シリコン酸化膜７および８上には、シリコン層９が形成されている。ソース／ドレイン領域が積層ゲート電極６のＹ方向両脇で且つシリコン酸化膜８の上側に形成されている。 （もっと読む）

【課題】逆転構造の不揮発性メモリ素子、そのスタックモジュール及びその製造方法を提供する。
【解決手段】少なくとも一つの底ゲート電極は、基板上に提供され、少なくとも一層の電荷保存層は、少なくとも一つの底ゲート電極上に提供され、少なくとも一層の半導体チャンネル層は、少なくとも一層の電荷保存層上に提供される不揮発性メモリ素子である。少なくとも一層の半導体チャンネル層の両側に電気的にそれぞれ連結された少なくとも一つのソース電極及び少なくとも一つのドレイン電極をさらに備える。 （もっと読む）

【課題】電荷保持膜の損傷が抑制され、良好な電荷捕獲能力を有し、高い信頼性を有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板内１を列方向に延伸する第１の拡散層ビット線２ａと、第１の埋め込み絶縁膜３ａと、第１の電荷保持膜４ａと、半導体基板１の上方を行方向に延伸するワード線５とを有するメモリセル領域と、メモリセル領域と列方向に隣接し、注入拡散層７を有するコンタクト領域とを備えている。メモリセル領域とコンタクト領域の境界領域では、ワード線５と平行に延伸するダミーワード線１２と、第２の電荷保持膜４ｂと、第２の拡散層ビット線２ｂと、ダミーワード線１２及び第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂとが備えられている。 （もっと読む）

【課題】メモリセルの高密度化が容易な半導体装置及びその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０内に設けられた溝部３０と、溝部３０の両側面に設けられた絶縁膜からなる電荷蓄積層２０と、溝部３０内に電荷蓄積層を介し埋め込まれたワード線２２と、溝部３０の両側の半導体基板１０内に設けられたソース・ドレイン領域１２と、溝部３０の両側に設けられたソース・ドレイン領域１２のうち一方ＳＤ１３に接続する第１配線層ＭＬ１と、ソース・ドレイン領域１２のうち他方ＳＤ１２に接続する第２配線層ＭＬ２と、を具備する半導体装置及びその製造方法である。 （もっと読む）

【課題】優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えた不揮発性ＭＯＳ型半導体メモリ装置を提供する。
【解決手段】ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体に電荷を注入するために必要な書き込み電圧を小さく抑えることができる。 （もっと読む）

【課題】不揮発性半導体記憶装置において、選択メモリセルのドレイン側で発生した２次電子が隣接する非選択メモリセルへ到達することを抑制し、非選択メモリセルへ２次電子が誤書き込みされることを防止する。
【解決手段】不揮発性半導体記憶装置は、ビット線方向に延伸するように形成され、ソース・ドレインとして機能する一対の拡散ビット線１０１と、一対の拡散ビット線１０１間に形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５上にワード線方向に延伸するように形成され、ゲート電極として機能するワード線１０２とを備える。拡散ビット線１０１の下方に拡散ビット線１０１から離間するように形成され、拡散ビット線１０１の導電型と同一導電型の高濃度埋込層１０３を備える。
高濃度埋込層１０３は引き出し電極に接続され、独立に電位制御可能であり、これに正電位を印加することで、発生した２次電子が高濃度埋込層１０３に捕捉される。 （もっと読む）

【課題】大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とする。
【解決手段】単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された複数の単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。 （もっと読む）

【課題】データ消去動作によりメモリセルにホールトラップやゲート酸化膜の欠陥を生じさせにくく、素子特性の変動を抑制して動作の安定化を図った不揮発性半導体記憶素子を提供する。
【解決手段】単層のポリシリコン層を有する断面構造を有する不揮発性半導体記憶素子は、互いに絶縁分離されるメモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃを含む。メモリセル部ａ及びデータ消去部ｂはＭＯＳトランジスタで構成され、コントロールゲート部ｃは、ＭＯＳキャパシタで構成される。これら３つの部位は、前記単一のポリシリコン層で構成される共通のフローティングゲートを有する。フローティングゲート６ｃの電位を制御してメモリセルａをオンにすることにより、フローティングゲート６ａにデータを書き込み、フローティングゲート６ｃの電位を制御してデータ消去部ｂをオンにすることにより、フローティングゲート６ｂを通じてデータを消去する。 （もっと読む）

【課題】信頼性に優れた半導体記憶装置の製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、凹凸部を有する半導体基板１０の凸部、及び素子分離領域１２を覆うようにゲート電極材からなる層を形成する工程と、ゲート電極材からなる層の表面に形成するマスクを、凸部の上面から前記マスクの表面までの高さが記素子分離領域１２の表面から凸部の上面までの高さより高くなるように形成し、ゲート電極材からなる層をパターニングしてゲート電極１４を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。 （もっと読む）

【課題】フローティングゲートを有するスプリットゲート型不揮発性半導体記憶装置において、コントロールゲートの側壁に、シリサイド・ショートを防止できるのに十分な高さの側壁絶縁膜を形成することができる製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板１に形成したＰウエル４上にゲート絶縁膜２を介してフローティングゲート用の導電体層１６を形成する工程と、導電体層１６上にＴＥＯＳ−ＮＳＧ等の第１のシリコン酸化膜から構成される第１のスペーサ１０と、第１のスペーサ１０と隣接し第１のシリコン酸化膜１０よりもエッチングレートが遅い第２の高温シリコン酸化膜から構成される第２のスペーサ１１と、を形成する工程と、第１及び第２のスペーサ１０，１１をマスクにして導電体層１６を選択的に除去する工程と、第１のスペーサ１０を除去して導電体層１６の一部を露出させる工程と、を含む。 （もっと読む）

【課題】従来のＭＯＮＯＳは、高い誘電率の物質をブロック層として用いると、電子障壁が足りず、消去時にメモリ電極側からの電子注入書き込みが発生してしまう。
【解決手段】半導体基板にチャネル領域となる間隔を空けて設けられるソース領域及びドレイン領域と、チャネル領域上に順次形成される第１の絶縁層と、電荷蓄積層と、第２の絶縁層（ブロック層）と、制御電極とを有し、第２の絶縁層は、第１の絶縁層よりも十分に誘電率の高い物質を母体材料中に高価数物質が適量添加されて形成され、電子をトラップできる局在状態によりブロック層中に多量の負電荷を蓄積でき、ブロック層の高誘電率と高電子障壁を両立する不揮発性半導体メモリである。 （もっと読む）

【課題】駆動電流を増加させることにより、読み取り精度を向上させることができる不揮発性半導体記憶装置のメモリセルを提供する。
【解決手段】ゲート酸化膜１３と、ゲート酸化膜１３上に形成されたゲート電極１４と、ゲート酸化膜１３の下方に形成されたチャンネル領域と、チャンネル領域の両側に形成された一対のドレイン・ソース領域と、チャンネル領域およびドレイン・ソース領域を挟む一対の絶縁分離領域２０と、を含み、絶縁分離領域２０の少なくとも一方においてチャンネル領域およびドレイン・ソース領域に沿って延在する窒化膜等の電荷蓄積層２１が設けられている。荷蓄積層２１をドレイン・ソース領域およびチャンネル領域と近接して設けることによって、チャンネル領域内に発生したホットエレクトロンは、電荷蓄積層２１内部に注入され保持される。 （もっと読む）

【課題】浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できて、読み出しエラーが起こりにくい多値型を含むＮＯＲ型のフラッシュメモリ等の不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】複数のメモリセル４を、互いに一方向に間隔をおくように配置する。制御ゲート電極２のONO膜２２の側面に上記一方向に重なる部分２４を、不純物がドープされた多結晶シリコンで形成する。制御ゲート電極２の上記一方向に重なる部分２４において、多結晶シリコンの不純物濃度を、１０^２０／cm^３以上かつ１０^２１／cm^３以下に設定することで、浮遊ゲート電極１０間の制御ゲート電極２の空乏化を大幅に抑制でき、隣接セルの浮遊ゲート電極１０間の容量結合による閾値変動を急激に小さくする事ができ、隣接セルの閾値の干渉を受けないようにできる。 （もっと読む）

【課題】ビットラインコンタクトとゲートパターンの上部との電気的短絡を防止することができる不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】半導体基板上に素子分離膜を形成するステップと、半導体基板上に、浮遊ゲート電極と、浮遊ゲート電極と素子分離膜上に延長された制御ゲートラインとを含む不揮発性メモリセルトランジスタのゲートパターンを形成するステップと、マスクパターンを用いて少なくともゲートパターンの第１側壁の第１部分を覆い、制御ゲートラインの上部角部を露出させるステップと、マスクパターンをエッチングマスクとして用い、素子分離膜を第１エッチング率で選択的にエッチングして素子分離膜内に少なくとも部分的な開口部を規定し、同時に制御ゲートラインの上部角部を第１エッチング速度よりエッチング速度が低い第２エッチング率でエッチバックするステップとを有する。 （もっと読む）

【課題】拡散層の熱拡散が生じにくく且つワード線の微細加工が容易な不揮発性半導体記憶装置を実現できるようにする。
【解決手段】不揮発性半導体記憶装置は、半導体基板１１に行列状に配置された複数のメモリセル部１１と、列方向に延びる拡散層からなる複数のビット線１２と、埋め込み絶縁膜１６と、埋め込み絶縁膜１６の上に形成され、行方向に延びる複数のワード線１３とを備えている。各メモリセル部１１は、選択トランジスタ２１と、選択トランジスタ２１の両側方にそれぞれ形成された２つのメモリトランジスタ２１、２３を有している。メモリトランジスタ２１、２３は、それぞれ、順次形成された側方ゲート絶縁膜２１Ａ、２３Ａ及び中央ゲート電極２２Ｂと絶縁された側方ゲート電極２１Ｂ、２３Ｂを有する。 （もっと読む）

【課題】高額な露光装備を要せずとも、既存の露光設備を利用することによって誘電体膜コンタクトホールを微細化して形成することができるフラッシュメモリ素子とその製造方法を提供する。
【解決手段】半導体基板１００上に第１導電膜１０４のパターンと素子分離膜１０６を形成し、誘電体膜１０８を形成する。誘電体膜１０８上には第１開口部を有するフォトレジストパターン１１０を形成し、第１開口部よりもサイズが小さい第２開口部となるように、フォトレジストパターン110を溶解し、開口部110a方向にフォトレジストの一部が流れるようにする原理を活用することで、開口部110aのサイズを小さくするようにする。フォトレジストパターン１１０に沿って誘電体膜１０８をパターニングして誘電体膜コンタクトホールを形成し、フォトレジストパターンを除去する。誘電体膜１０８と第１導電膜１０４上に第２導電膜を形成する。 （もっと読む）

【課題】動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１において、データ線５０の延在方向に隣接する複数個のメモリセルユニット２０の第１の選択トランジスタ２２の各々の制御電極を一体化し第１の選択信号線７１を構成し、第２の選択トランジスタ２３の各々の制御電極を一体化し第２の選択信号線７２を構成する。第１の選択信号線７１に対して、第２の選択信号線は、データ線５０の延在方向に半配列ピッチ分ずれている。 （もっと読む）