半導体装置の製造方法
【課題】分離した電荷蓄積層を有する半導体装置において、ゲート電極中央下にゲート絶縁膜を形成する際のゲート電極の倒れ込みを抑制する製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０上に第１絶縁膜２２とゲート電極２４を形成する工程と、開口部４６から第１絶縁膜を２２除去してゲート電極中央下にゲート絶縁膜２２を形成する工程と、フッ酸によるウエットエッチング法を用いて、ゲート電極２４下に形成された第１絶縁膜２２を除去し、ゲート電極２４の両端下に、アンダーカット部が形成する工程と、第１絶縁膜２２を除去したアンダーカット部にトンネル絶縁膜１２と、ポリシリコン膜による電荷蓄積層１４と、トップ絶縁膜１６を形成する工程と、を有する。
【解決手段】半導体装置の製造方法は、半導体基板１０上に第１絶縁膜２２とゲート電極２４を形成する工程と、開口部４６から第１絶縁膜を２２除去してゲート電極中央下にゲート絶縁膜２２を形成する工程と、フッ酸によるウエットエッチング法を用いて、ゲート電極２４下に形成された第１絶縁膜２２を除去し、ゲート電極２４の両端下に、アンダーカット部が形成する工程と、第１絶縁膜２２を除去したアンダーカット部にトンネル絶縁膜１２と、ポリシリコン膜による電荷蓄積層１４と、トップ絶縁膜１６を形成する工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Oxide Nitride Oxide）膜中の電荷蓄積層に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型構造のフラッシュメモリの１つとして、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例１）が開示されている。
【０００３】
図１に従来例１に係るフラッシュメモリの断面図を示す。図１を参照に、半導体基板１０上にトンネル絶縁膜１２、電荷蓄積層１４、トップ絶縁膜１６が順次設けられている。半導体基板１０内に、ソースおよびドレインを兼ねるビットライン１８が延伸して設けられている。ビットライン１８間のトップ絶縁膜１６上に、ゲート電極２４が設けられている。ビットライン１８間の間隔Ｌがチャネル長である。
【０００４】
ビットライン１８（ＢＬ１）とビットライン１８（ＢＬ２）とを、ソースとドレインとで入れ替えて動作させることにより、電荷蓄積領域Ｃ１と電荷蓄積領域Ｃ２とに電荷を蓄積することができる。これにより、１トランジスタに２ビットのデータを記憶することができる。
【０００５】
例えば、特許文献２および特許文献３には、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、ゲート電極の側壁の一部もしくはゲート電極の側壁の一部およびゲート絶縁膜の一部を除去し、この除去した領域に電荷蓄積層を形成することで、分離した電荷蓄積層を形成する技術が開示されている。
【特許文献１】米国特許第６０１１７２５号明細書
【特許文献２】特開２００５−１０８９１５号公報
【特許文献３】特開２００４−３４３０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、メモリセルの高集積化、微細化の要求が大きくなっている。メモリセルの高集積化、微細化が進み、チャネル長が短くなると、電荷蓄積領域Ｃ１およびＣ２が互いに接近し合う。これにより、ＣＢＤ（Complementary bit disturb）と呼ばれる、電荷蓄積領域に蓄積した電荷が互いに干渉し合う現象の影響が大きくなり、互いの電荷の切り分け（つまり、データの読み分け）が難しくなる。
【０００７】
例えば、図２に示すような構造を採用して、電荷蓄積領域に蓄積した電荷のチャネル方向での移動を抑制することにより、ＣＢＤの影響を抑える方法が提案されている。図２を参照に、ビットライン１８間の半導体基板１０上であり、ゲート電極２４の中央下にゲート絶縁膜２２が設けられている。ゲート絶縁膜２２の両側に電荷蓄積層１４が分離して設けられている。このように、ゲート絶縁膜２２を挟んで電荷蓄積層１４を分離して設けることで、電荷蓄積領域に蓄積した電荷のチャネル方向での移動を抑制でき、ＣＢＤの影響を抑えることができる。
【０００８】
また、チャネル長が短くなると、チャネル中央部の電荷蓄積層へ電荷が蓄積され易くなり、連続読み書き時の信頼性の低下を招く。しかしながら、図２に示す構造では、チャネル中央部にゲート絶縁膜２２が設けられているため、チャネル中央部に電荷が蓄積することを抑制できる。これにより、連続読み書き時の信頼性の低下も同時に防ぐことが可能となる。
【０００９】
ここで、分離した電荷蓄積層１４を形成する製造方法の一例を図３（ａ）から図３（ｃ）を用い説明する。なお、簡略化のため、トンネル絶縁膜１２およびトップ絶縁膜１６については、図示および説明を省略する。図３（ａ）を参照に、半導体基板１０上にゲート絶縁膜２２を形成する。ゲート絶縁膜２２上にゲート電極２４を形成する。図３（ｂ）を参照に、ゲート電極２４の中央下にゲート絶縁膜２２が残存するよう、ゲート絶縁膜２２を両側面からエッチングする。図３（ｃ）を参照に、ゲート絶縁膜２２をエッチングした領域に電荷蓄積層１４を形成する。これにより、ゲート絶縁膜２２を挟んで分離した電荷蓄積層１４を形成することができる。
【００１０】
しかしながら、図３（ｂ）に示すような、ゲート絶縁膜２２を両側面からエッチングする際、図４に示すように、ゲート絶縁膜２２の幅が細くなることで、ゲート電極２４が倒れてしまう場合がある。
【００１１】
本発明は、上記課題に鑑みなされたものであり、ゲート電極の中央下にゲート絶縁膜を形成する際に、ゲート電極の倒れ込みを抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、半導体基板上に第１絶縁膜および導電層を順次形成する工程と、前記導電層上に、第１方向に延伸する第１マスク層を形成する工程と、前記第１マスク層間の前記第１方向で離間した領域である離間領域の前記導電層上に第２マスク層を形成する工程と、前記第１マスク層および前記第２マスク層をマスクに、前記導電層および前記第１絶縁膜を除去して第１開口部を形成する工程と、前記第１開口部と前記離間領域の前記導電層上とに第２絶縁膜を形成する工程と、前記第２絶縁膜をマスクに、前記第１マスク層、前記導電層および前記第１絶縁膜を除去して第２開口部を形成し、前記第２開口部間に前記導電層からなるゲート電極を形成する工程と、前記第２開口部から前記ゲート電極下に形成された前記第１絶縁膜を除去して、前記ゲート電極の中央下に前記第１絶縁膜からなるゲート絶縁膜を形成する工程と、前記ゲート電極下に形成された前記第１絶縁膜を除去した領域に電荷蓄積層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、第１方向に交差する方向における第２絶縁膜の幅が、第１方向に交差する方向におけるゲート絶縁膜の幅より広く、第１方向で第２絶縁膜とゲート絶縁膜とが交互に並ぶように形成することができる。これにより、第１方向に交差する方向の幅が狭いゲート絶縁膜を形成した場合でも、ゲート絶縁膜上に形成されたゲート電極の倒れ込みを抑制することができる。特に、ゲート電極は第２絶縁膜に対して自己整合的に形成されるため、ゲート電極の倒れ込みをより抑制することができる。また、第１方向に交差する方向でゲート絶縁膜を挟むように電荷蓄積層を分離して形成することができるため、ＣＢＤの影響を抑制することができる。
【００１３】
上記構成において、前記第２絶縁膜を形成する工程は、前記第１開口部に埋め込まれるように、前記第２絶縁膜を形成する工程である構成とすることができる。この構成によれば、ゲート電極の倒れ込みを抑制することができる。
【００１４】
上記構成において、前記第１開口部の下方の前記半導体基板に溝部を形成する工程を有し、前記第２絶縁膜を形成する工程は、前記溝部に埋め込まれるように、前記第２絶縁膜を形成する工程を含む構成とすることができる。この構成によれば、ゲート電極周囲の半導体基板を流れるフリンジ電流を抑制することができる。
【００１５】
上記構成において、前記半導体基板を酸化させて、前記第１開口部の下方の前記半導体基板表面に第３絶縁膜を形成する工程を有する構成とすることができる。この構成によれば、ゲート電極周囲の半導体基板を流れるフリンジ電流を抑制することができる。
【００１６】
上記構成において、前記第２絶縁膜の材料は、前記ゲート電極下に形成された前記第１絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第１絶縁膜より除去され難い材料である構成とすることができる。この構成によれば、第１方向に交差する方向のゲート絶縁膜の幅より、第１方向に交差する方向の第２絶縁膜の幅を容易に広くすることができる。
【００１７】
上記構成において、前記第２絶縁膜を形成する工程の前に、前記第１開口部の側面に保護膜を形成する工程を有し、前記保護膜の材料は、前記ゲート電極下に形成された前記第１絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第１絶縁膜より除去され難い材料である構成とすることができる。この構成によれば、第１方向に交差する方向のゲート絶縁膜の幅より、第１方向に交差する方向の第２絶縁膜の幅を容易に広くすることができる。
【００１８】
上記構成において、前記第１絶縁膜および前記第２絶縁膜は酸化シリコン膜であり、前記保護膜は窒化シリコン膜である構成とすることができる。
【００１９】
上記構成において、前記第１開口部を形成する工程の後における前記第１マスク層の膜厚は前記第２マスク層の膜厚より厚い構成とすることができる。この構成によれば、ゲート電極を形成する工程において、離間領域下の導電層が除去されることを抑制することができる。
【００２０】
上記構成において、前記ゲート絶縁膜を形成する工程は、等方性エッチングを用いて前記第１絶縁膜を除去することにより、前記ゲート絶縁膜を形成する工程である構成とすることができる。この構成によれば、ゲート電極の中央下にゲート絶縁膜を容易に形成することができる。
【００２１】
上記構成において、前記半導体基板内を前記第１方向に延伸し、前記第２開口部で規定されるビットラインを形成する工程を有する構成とすることができる。また、上記構成において、前記ゲート電極上に、前記第１方向に交差する方向である第２方向に延伸するワードラインを形成する工程を有する構成とすることができる。さらに、前記電荷蓄積層は、ポリシリコン膜および窒化シリコン膜のいずれか一方からなる構成とすることができる。
【発明の効果】
【００２２】
本発明によれば、第１方向に交差する方向における第２絶縁膜の幅が、第１方向に交差する方向におけるゲート絶縁膜の幅より広く、第１方向で第２絶縁膜とゲート絶縁膜とが交互に並ぶように形成することができる。これにより、第１方向に交差する方向の幅が狭いゲート絶縁膜を形成する場合でも、ゲート絶縁膜上に形成されたゲート電極の倒れ込みを抑制することができる。特に、ゲート電極は第２絶縁膜に対して自己整合的に形成されるため、ゲート電極の倒れ込みをより抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照に本発明の実施例を説明する。
【実施例１】
【００２４】
図５は実施例１に係るフラッシュメモリの上面図である。図６（ａ）は図５のＡ−Ａ間の断面図であり、図６（ｂ）は図５のＢ−Ｂ間の断面図であり、図６（ｃ）は図５のＣ−Ｃ間の断面図であり、図６（ｄ）は図５のＤ−Ｄ間の断面図である。なお、図５において、第２酸化シリコン膜４１や層間絶縁膜５０等を透過してビットライン１８を図示している。
【００２５】
図５および図６（ｂ）を参照に、Ｐ型シリコン基板である半導体基板１０内に延伸するようにＮ型拡散領域であるビットライン１８が設けられている。ビットライン１８間中央の半導体基板１０上に、酸化シリコン膜からなるゲート絶縁膜２２が設けられている。ゲート絶縁膜２２を挟むように、半導体基板１０上にトンネル絶縁膜１２、電荷蓄積層１４、トップ絶縁膜１６が順次設けられている。トンネル絶縁膜１２およびトップ絶縁膜１６は酸化シリコン膜からなり、電荷蓄積層１４はポリシリコン膜からなる。これにより、ＯＰＯ（Oxide Poly-Silicon Oxide）膜２６が構成されている。ゲート絶縁膜２２およびＯＰＯ膜２６上に、ポリシリコン膜からなるゲート電極２４が設けられている。ゲート電極２４の側面には第１酸化シリコン膜３９が設けられている。ゲート電極２４上に、ゲート電極２４に電気的に接続し、ビットライン１８に交差して延伸する、ポリシリコン膜からなるワードライン２０が設けられている。図６（ｂ）および図６（ｃ）を参照に、ゲート絶縁膜２２は、ビットライン１８幅方向でのゲート電極２４の中央下に設けられている。
【００２６】
図５、図６（ａ）、図６（ｃ）および図６（ｄ）を参照に、ワードライン２０間（つまり、ゲート電極２４間）であり、且つ、ビットライン１８間である半導体基板１０に溝部（不図示）が設けられている。溝部に埋め込まれるように、半導体基板１０上に酸化シリコン膜からなる第２絶縁膜３０が設けられている。第２絶縁膜３０の側面および底面に、第２絶縁膜３０とエッチングレートが異なる材料である窒化シリコン膜からなる保護膜３２が設けられている。図６（ａ）および図６（ｂ）を参照に、ビットライン１８幅方向の第２絶縁膜３０の幅は、ビットライン１８幅方向のゲート絶縁膜２２の幅より広く形成されている。図６（ｃ）を参照に、第２絶縁膜３０の上面はゲート絶縁膜２２の上面より高く形成されている。また、第２絶縁膜３０の上面とゲート電極２４の上面とは同一面に設けられている。
【００２７】
図６（ａ）および図６（ｂ）を参照に、ビットライン１８上に第２酸化シリコン膜４１が設けられている。図６（ａ）、図６（ｃ）および図６（ｄ）を参照に、ワードライン２０間に酸化シリコン膜からなる層間絶縁膜５０が設けられている。
【００２８】
次に、図７（ａ）から図１５（ｄ）を用いて、実施例１に係るフラッシュメモリの製造方法を説明する。なお、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）および図１５（ａ）は図５のＡ−Ａ間に相当する断面図である。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）および図１５（ｂ）は図５のＢ−Ｂ間に相当する断面図である。図７（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）、図１４（ｃ）および図１５（ｃ）は図５のＣ−Ｃ間に相当する断面図である。図１５（ｄ）は図５のＤ−Ｄ間の相当する断面図である。
【００２９】
図７（ａ）から図７（ｃ）を参照に、Ｐ型シリコン基板である半導体基板１０上に、熱酸化法を用いて、酸化シリコン膜からなり膜厚が２５ｎｍの第１絶縁膜３４を形成する。第１絶縁膜３４上に、ＣＶＤ（化学気相成長）法を用いて、ポリシリコン膜からなる導電層３６を形成する。導電層３６上に、ＣＶＤ法を用いて、膜厚が５０ｎｍの窒化シリコン膜からなる第１マスク層３８を形成する。第１マスク層３８上に第１方向（ビットライン１８が延伸すべき方向）に延伸したストライプ状のフォトレジスト（不図示）を形成する。フォトレジストをマスクに、ＲＩＥ（反応性イオンエッチング）法を用いて第１マスク層３８を除去する。これにより、第１マスク層３８は第１方向に延伸してストライプ状に形成される。
【００３０】
図８（ａ）から図８（ｃ）を参照に、第１マスク層３８を覆うように導電層３６上に、ＣＶＤ法を用いて、酸化シリコン膜からなる第２マスク層４０を形成する。第１マスク層３８の表面が露出するよう、ＣＭＰ（化学機械研磨）法を用いて第２マスク層４０を研磨する。これにより、第２マスク層４０は第１マスク層３８間の導電層３６上に第１方向に延伸して形成される。
【００３１】
図９（ａ）から図９（ｃ）を参照に、第１マスク層３８および第２マスク層４０上に、第１マスク層３８および第２マスク層４０の幅方向（第１方向に交差する方向である第２方向）に延伸し、ストライプ状のフォトレジスト４５を形成する。フォトレジスト４５をマスクにＲＩＥ法を用いて第２マスク層４０を除去する。これにより、第２マスク層４０は第１マスク層３８間の導電層３６上に、第１方向で離間して残存する。言い換えると、第１マスク層３８間の第１方向で離間した領域である離間領域３５に第２マスク層４０は形成される。つまり、第１マスク層３８と第２マスク層４０とにより格子状のマスクが形成される。
【００３２】
図１０（ａ）から図１０（ｃ）を参照に、フォトレジスト４５を除去した後、第１マスク層３８および第２マスク層４０をマスクに、ＲＩＥ法を用いて、導電層３６、第１絶縁膜３４および半導体基板１０の一部を除去する。これにより、導電層３６、第１絶縁膜３４を貫通する第１開口部４２が形成され、第１開口部４２の下方の半導体基板１０に溝部２８が形成される。第１開口部４２および溝部２８が形成された後の第１マスク層３８の膜厚Ｔ１は、第２マスク層４０の膜厚Ｔ２より厚い。
【００３３】
ここで、第１絶縁膜３４と第２マスク層４０とは、共に酸化シリコン膜と同じ材料であるため、第１開口部４２を形成する際に行う第１絶縁膜３４の除去で、マスクとして用いた第２マスク層４０も除去される。しかしながら、第１絶縁膜３４の膜厚は２５ｎｍであり、第２マスク層４０の膜厚は５０ｎｍであるため、第２マスク層４０は残存し、第２マスク層４０下の導電層３６が除去されることはない。このように、第２マスク層４０下の導電層３６が除去されないよう、予め第２マスク層４０の膜厚を設定しておくことが好ましい。
【００３４】
図１１（ａ）から図１１（ｃ）を参照に、まず、第２マスク層４０を完全に除去した後、ＣＶＤ法を用いて、半導体基板１０上に窒化シリコン膜を堆積する。これにより、第１開口部４２の側面と溝部２８の内面とに窒化シリコン膜からなる保護膜３２が形成される。次に、高密度プラズマＣＶＤ法を用いて、半導体基板１０上に酸化シリコン膜を全面堆積する。その後、ＣＭＰ法を用いて、第１マスク層３８の表面が露出するよう酸化シリコン膜を研磨する。これにより、第１開口部４２および溝部２８に埋め込まれるように、酸化シリコン膜からなる第２絶縁膜３０が形成される。また、第１マスク層３８間の第１方向で離間した領域である離間領域３５にも第２絶縁膜３０が形成される。
【００３５】
図１２（ａ）から図１２（ｃ）を参照に、第２絶縁膜３０をマスクに、ＲＩＥ法を用いて、第１マスク層３８、導電層３６および第１絶縁膜３４を除去する。これにより、第１絶縁膜３４および導電層３６を貫通する第２開口部４６が形成される。また、第２開口部４６間に、導電層３６からなり、チャネル長Ｌに相当する長さが９０ｎｍ程のゲート電極２４が形成される。
【００３６】
図１３（ａ）から図１３（ｃ）を参照に、第２開口部４６からフッ酸によるウエットエッチング法を用いて、ゲート電極２４下に形成された第１絶縁膜３４を除去する。これにより、ゲート電極２４の両端下に、第１絶縁膜３４が除去された領域であり、ゲート電極２４の側面から３０ｎｍ程の奥行きを有するアンダーカット部４８が形成される。ゲート電極２４の中央下には、第１絶縁膜３４からなり、第２方向における幅が３０ｎｍ程のゲート絶縁膜２２が形成される。
【００３７】
図１４（ａ）から図１４（ｃ）を参照に、アンダーカット部４８内に、熱酸化法を用いて、酸化シリコン膜からなるトンネル絶縁膜１２とトップ絶縁膜１６とを形成する。この時、ゲート電極２４の側面等にも酸化シリコン膜（第１酸化シリコン膜３９）が形成される。その後、ＬＰ−ＣＶＤ（減圧化学気相成長）法を用いて、ゲート電極２４および第２絶縁膜３０を覆うように半導体基板１０上にポリシリコン膜を形成する。ＬＰ−ＣＶＤ法は回り込み特性に優れているため、トンネル絶縁膜１２とトップ絶縁膜１６との間のアンダーカット部４８内にもポリシリコン膜が形成される。その後、熱酸化法を用いて、ゲート電極２４の側方等に形成されたポリシリコン膜を酸化させて第１酸化シリコン膜３９とする。トンネル絶縁膜１２とトップ絶縁膜１６との間のアンダーカット部４８内に形成されたポリシリコン膜は、奥まった領域にあり酸化が進み難いため、ポリシリコン膜のまま残存し、電荷蓄積層１４となる。
【００３８】
図１５（ａ）から図１５（ｄ）を参照に、第２開口部４６から半導体基板１０内に砒素イオンを注入する。これにより、半導体基板１０内を第１方向に延伸し、第２開口部４６で規定されるＮ型拡散領域であるビットライン１８が形成される。第２開口部４６に埋め込まれるように、高密度プラズマＣＶＤ法を用いて、半導体基板１０上に第２酸化シリコン膜４１を形成する。その後、ゲート電極２４の上面が露出するように、ＣＭＰ法を用いて第２酸化シリコン膜４１等を研磨する。この時、ゲート電極２４上に保護膜３２や第１酸化シリコン膜３９が形成されているため、ＣＭＰ法だけでは、ゲート電極２４の上面が露出しない場合は、ドライエッチングやウエットエッチング等を用いて、ゲート電極２４の上面を露出させてもよい。ゲート電極２４上に、ゲート電極２４に電気的に接続し、第２方向に延伸する、ポリシリコン膜からなるワードライン２０を形成する。つまり、ワードライン２０はビットライン１８に交差して延伸する。ワードライン２０間に酸化シリコン膜からなる層間絶縁膜５０を形成する。以上の製造方法により、実施例１に係るフラッシュメモリが完成する。
【００３９】
実施例１によれば、図７（ａ）から図７（ｃ）に示すように、半導体基板１０上に第１絶縁膜３４と導電層３６とを順次形成し、導電層３６上に第１方向（ビットライン１８延伸方向）に延伸する第１マスク層３８を形成する。図９（ａ）から図９（ｃ）に示すように、第１マスク層３８間の第１方向に離間した領域である離間領域３５に第２マスク層４０を形成する。図１０（ａ）から図１０（ｃ）に示すように、第１マスク層３８と第２マスク層４０とをマスクに、導電層３６と第１絶縁膜３４とを除去して第１開口部４２を形成する。図１１（ａ）から図１１（ｃ）に示すように、第１開口部４２と離間領域３５とに第２絶縁膜３０を形成する。図１２（ａ）から図１２（ｃ）に示すように、第２絶縁膜３０をマスクに、第１マスク層３８、導電層３６、第１絶縁膜３４を除去して第２開口部４６を形成し、第２開口部４６間に導電層３６からなるゲート電極２４を形成する。図１３（ａ）から図１３（ｃ）に示すように、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去して、ゲート電極２４の中央下に第１絶縁膜３４からなるゲート絶縁膜２２を形成する。この製造方法により、ビットライン１８幅方向（第１方向に交差する方向である第２方向）における第２絶縁膜３０の幅が、ビットライン１８幅方向におけるゲート絶縁膜２２の幅より広く、ビットライン１８延伸方向（第１方向）で第２絶縁膜３０とゲート絶縁膜２２とが交互に並ぶように形成することができる。このため、図１３（ａ）から図１３（ｃ）で説明したように、ゲート電極２４中央下に、ビットライン１８幅方向の幅が狭いゲート絶縁膜２２を形成した場合でも、幅の広い第２絶縁膜３０が形成されていることで、ゲート電極２４の倒れ込みを抑制することができる。
【００４０】
また、図１１（ａ）から図１１（ｃ）に示すように、第２絶縁膜３０は第１開口部４２に埋め込まれるように形成される。つまり、第２絶縁膜３０の上面が、第１絶縁膜３４の上面より高く形成される。これにより、ゲート絶縁膜２２上に形成されたゲート電極２４と第２絶縁膜３０とを接触させることができる。このため、ゲート電極２４中央下に幅の狭いゲート絶縁膜２２を形成した場合でも、ゲート電極２４が倒れ込むことを抑制することができる。
【００４１】
特に、実施例１の製造方法によると、ゲート電極２４は第２絶縁膜３０に自己整合的に形成することができる。これにより、ゲート電極２４と第２絶縁膜３０との接触面積を最大とすることができる。このため、ゲート電極２４が倒れ込むことをより抑制することができる。
【００４２】
また、図１３（ａ）から図１３（ｃ）に示すように、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去して、ゲート電極２４の両端下にアンダーカット部４８を形成し、ゲート電極２４の中央下に第１絶縁膜３４からなるゲート絶縁膜２２を形成する。図１４（ａ）から図１４（ｃ）に示すように、ゲート電極２４下に形成された第１絶縁膜３４を除去した領域であるアンダーカット部４８内に電荷蓄積層１４を形成する。これにより、ビットライン１８幅方向でゲート絶縁膜２２を挟んで分離した電荷蓄積層１４を形成することができる。このため、電荷が蓄積した電荷蓄積領域を分離させることができ、ＣＢＤの影響を抑制することができる。
【００４３】
さらに、図１０（ａ）から図１０（ｃ）に示すように、第１開口部４２の下方の半導体基板１０に溝部２８を形成する。図１１（ａ）から図１１（ｃ）に示すように、第２絶縁膜３０を溝部２８に埋め込まれるように形成する。これにより、ビットライン１８間で、且つ、ゲート電極２４間の半導体基板１０内に第２絶縁膜３０を形成することができる。言い換えると、ゲート電極２４周囲のビットライン１８間の半導体基板１０内に第２絶縁膜３０を形成することができる。このため、ゲート電極２４周囲の半導体基板１０を流れるフリンジ電流を抑制することができる。フリンジ電流は、データを読み出す場合等において、誤動作を引き起こす原因となる。したがって、フリンジ電流を抑制することで、データの読み出し特性等を向上させることができる。
【００４４】
さらに、図１１（ａ）から図１１（ｃ）に示すように、第１開口部４２の側面に保護膜３２を形成し、その後、第１開口部４２に第２絶縁膜３０を形成する。これにより、第２絶縁膜３０の側面に保護膜３２が形成される。第１絶縁膜３４および第２絶縁膜３０は酸化シリコン膜からなり、保護膜３２は窒化シリコン膜からなる。このため、図１３（ａ）から図１３（ｃ）に示す、ゲート電極２４下に形成された第１絶縁膜３４を除去してゲート絶縁膜２２を形成する際、第２絶縁膜３０はほとんど除去されずにそのまま残存させることができる。よって、ビットライン１８幅方向のゲート絶縁膜２２の幅より、ビットライン１８幅方向の第２絶縁膜３０の幅を容易に広くすることができる。これらより、保護膜３２の材料は、ゲート電極２４下に形成された第１絶縁膜３４を除去してゲート絶縁膜２２を形成する際、第１絶縁膜３４より除去され難い材料である場合が好ましい。
【００４５】
また、第２絶縁膜３０の材料は、ゲート電極２４下に形成された第１絶縁膜３４を除去してゲート絶縁膜２２を形成する際、第１絶縁膜３４より除去され難い材料である場合でもよい。この場合は、第２絶縁膜３０の側面に保護膜３２を形成しなくても、ビットライン１８幅方向のゲート絶縁膜２２の幅より、ビットライン１８幅方向の第２絶縁膜３０の幅を容易に広くすることができる。このため、製造工程の短縮、簡略化を図ることができる。
【００４６】
さらに、図１０（ａ）から図１０（ｃ）で説明したように、第１開口部４２および溝部２８を形成した後の、第１マスク層３８の膜厚は第２マスク層４０の膜厚より厚い場合が好ましい。この場合は、図１１（ａ）から図１１（ｃ）に示すように、離間領域３５に形成される第２絶縁膜３０の膜厚を厚くすることができる。よって、図１２（ａ）から図１２（ｃ）に示すように、第２絶縁膜３０をマスクに、第１絶縁膜３４、導電層３６および第１マスク層３８を除去する際、離間領域３５下の導電層３６が除去されることを抑制することができる。
【００４７】
さらに、図１３（ａ）から図１３（ｃ）に示すように、フッ酸によるウエットエッチングを用いて、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去して、ゲート電極２４の中央下に第１絶縁膜３４からなるゲート絶縁膜２２を形成している。フッ酸によるウエットエッチングは等方性エッチングであるため、第１絶縁膜３４は両側面から同様にエッチングが進む。このため、ゲート電極２４の中央下にゲート絶縁膜２２を容易に形成することができる。このことから、ゲート絶縁膜２２を形成する工程は、等方性エッチングを用いて、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去する場合が好ましい。
【００４８】
さらに、図１３（ａ）から図１３（ｃ）に示すように、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去する際、第２絶縁膜３０は保護膜３２で覆われているため除去され難く、第２絶縁膜３０の両端下にアンダーカット部４８は形成され難い。つまり、第２絶縁膜３０の両端下に電荷蓄積層１４は形成され難い。このため、ゲート電極２４の両端下に形成された電荷蓄積層１４のうち、ビットライン１８延伸方向で隣接する電荷蓄積層１４は互いに分離して形成される。これにより、電荷蓄積層１４がポリシリコン膜からなる場合でも、ゲート電極２４下に局所的に電荷を蓄積させることができる。また、電荷蓄積層１４はポリシリコン膜からなる場合に限られずに、例えば窒化シリコン膜からなる場合等、電荷を蓄積することができる材料であれば、その他の材料からなる場合でもよい。
【００４９】
実施例１において、図１０（ａ）から図１０（ｃ）に示すように、第１開口部４２を形成した後、離間領域３５に形成された第２マスク層４０を完全に除去し、その後、図１１（ａ）から図１１（ｃ）に示すように、離間領域３５に第２絶縁膜３０を形成する場合を例に示したがこれに限られない。例えば、離間領域３５に形成された第２マスク層４０を除去せずに、離間領域３５の第２マスク層４０上に第２絶縁膜３０を形成する場合でもよい。つまり、離間領域３５の導電層３６上に第２絶縁膜３０が形成されれば、第２マスク層４０は除去されている場合でも、除去されていない場合でもよい。
【００５０】
しかしながら、図１１（ａ）から図１１（ｃ）に示すように、第２絶縁膜３０の側面に保護膜３２を形成するため、半導体基板１０上に窒化シリコン膜を全面堆積した後、第２絶縁膜３０は形成される。このため、実施例１のように、離間領域３５に形成された第２マスク層４０を完全に除去した場合は、離間領域３５に窒化シリコン膜（保護膜３２）と酸化シリコン膜（第２絶縁膜３０）とからなる積層膜が形成される。図１５（ａ）から図１５（ｃ）で説明した、ＣＭＰ法による研磨では、削られる材料の変化を検知することにより、研磨量を制御することができる。また、窒化シリコン膜は削られ難いためストッパー膜として用いることができる。これらより、実施例１のように導電層３６（つまり、ゲート電極２４）上に窒化シリコン膜と酸化シリコン膜とからなる積層膜が形成されている場合は、ＣＭＰ法による研磨の研磨量をより精度よく制御することができる。したがって、離間領域３５に形成された第２マスク層４０は、第１開口部４２を形成した後に完全に除去されることが好ましい。
【実施例２】
【００５１】
実施例２は、第１開口部４２の下方の半導体基板１０表面に第３絶縁膜５２が形成されている場合の例である。図１６（ａ）から図１９（ｃ）を用い、実施例２に係るフラッシュメモリの製造方法を説明する。なお、図１６（ａ）、図１７（ａ）、図１８（ａ）および図１９（ａ）は図５のＡ−Ａ間に相当する断面図である。図１６（ｂ）、図１７（ｂ）、図１８（ｂ）および図１９（ｂ）は図５のＢ−Ｂ間に相当する断面図である。図１６（ｃ）、図１７（ｃ）、図１８（ｃ）および図１９（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【００５２】
まず、図７（ａ）から図９（ｃ）を用いて説明した製造工程を実施する。図１６（ａ）から図１６（ｃ）を参照に、フォトレジスト４５を除去した後、第１マスク層３８および第２マスク層４０をマスクに、ＲＩＥ法を用いて、導電層３６および第１絶縁膜３４を除去する。これにより、導電層３６および第１絶縁膜３４を貫通する第１開口部４２が形成される。
【００５３】
図１７（ａ）から図１７（ｃ）を参照に、ＣＶＤ法を用いて、半導体基板１０上に窒化シリコン膜を堆積した後、ＲＩＥ法を用いて窒化シリコン膜を全面エッチングする。これにより、第１開口部４２の側面等に窒化シリコン膜からなる保護膜３２が形成される。
【００５４】
図１８（ａ）から図１８（ｃ）を参照に、第１開口部４２の下方の半導体基板１０を熱酸化法により酸化させて、半導体基板１０表面に酸化シリコン膜からなる第３絶縁膜５２を形成する。この時、導電層３６は保護膜３２等により覆われているため酸化されない。
【００５５】
図１９（ａ）から図１９（ｃ）を参照に、第１開口部４２に埋め込まれるように、また、第１マスク層３８を覆うように、高密度プラズマＣＶＤ法を用いて、酸化シリコン膜からなる第２絶縁膜３０を形成する。その後、ＣＭＰ法を用いて、第１マスク層３８の表面が露出するよう、第２絶縁膜３０を研磨する。以下、図１２（ａ）から図１５（ｄ）を用いて説明した製造工程を実施する。これにより、実施例２に係るフラッシュメモリが完成する。
【００５６】
実施例２によれば、図１８（ａ）から図１８（ｃ）に示すように、半導体基板１０を酸化させて、第１開口部４２の下方の半導体基板１０表面に第３絶縁膜５２を形成する。これにより、ゲート電極２４周囲のビットライン１８間の半導体基板１０表面に第３絶縁膜５２が形成される。このため、ゲート電極２４周囲の半導体基板１０を流れるフリンジ電流を抑制することができる。なお、実施例２では、熱酸化法を用いて半導体基板１０を酸化させる場合を例に示したが、プラズマ酸化法やラジカル酸化法等、その他の方法により半導体基板１０を酸化させてもよい。
【００５７】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】図１は従来例１に係るフラッシュメモリの断面図である。
【図２】図２は電荷の干渉を抑制する方法を説明するための断面図である。
【図３】図３は分離した電荷蓄積層の製造方法を説明するための断面図である。
【図４】図４は分離した電荷蓄積層を製造する際に生じる課題を説明するための断面図である。
【図５】図５は実施例１に係るフラッシュメモリの上面図である。
【図６】図６（ａ）は図５のＡ−Ａ間の断面図であり、図６（ｂ）は図５のＢ−Ｂ間の断面図であり、図６（ｃ）は図５のＣ−Ｃ間の断面図であり、図６（ｄ）は図５のＤ−Ｄ間の断面図である。
【図７】図７（ａ）から図７（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その１）であり、図７（ａ）は図５のＡ−Ａ間に相当する断面図、図７（ｂ）は図５のＢ−Ｂ間に相当する断面図、図７（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図８】図８（ａ）から図８（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その２）であり、図８（ａ）は図５のＡ−Ａ間に相当する断面図、図８（ｂ）は図５のＢ−Ｂ間に相当する断面図、図８（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図９】図９（ａ）から図９（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その３）であり、図９（ａ）は図５のＡ−Ａ間に相当する断面図、図９（ｂ）は図５のＢ−Ｂ間に相当する断面図、図９（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１０】図１０（ａ）から図１０（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その４）であり、図１０（ａ）は図５のＡ−Ａ間に相当する断面図、図１０（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１０（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１１】図１１（ａ）から図１１（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その５）であり、図１１（ａ）は図５のＡ−Ａ間に相当する断面図、図１１（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１１（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１２】図１２（ａ）から図１２（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その６）であり、図１２（ａ）は図５のＡ−Ａ間に相当する断面図、図１２（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１２（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１３】図１３（ａ）から図１３（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その７）であり、図１３（ａ）は図５のＡ−Ａ間に相当する断面図、図１３（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１３（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１４】図１４（ａ）から図１４（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その８）であり、図１４（ａ）は図５のＡ−Ａ間に相当する断面図、図１４（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１４（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１５】図１５（ａ）から図１５（ｄ）は実施例１に係るフラッシュメモリの製造方法を示す図（その９）であり、図１５（ａ）は図５のＡ−Ａ間に相当する断面図、図１５（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１５（ｃ）は図５のＣ−Ｃ間に相当する断面図、図１５（ｄ）は図５のＤ−Ｄ間に相当する断面図である。
【図１６】図１６（ａ）から図１６（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す図（その１）であり、図１６（ａ）は図５のＡ−Ａ間に相当する断面図、図１６（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１６（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１７】図１７（ａ）から図１７（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す図（その２）であり、図１７（ａ）は図５のＡ−Ａ間に相当する断面図、図１７（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１７（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１８】図１８（ａ）から図１８（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す図（その３）であり、図１８（ａ）は図５のＡ−Ａ間に相当する断面図、図１８（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１８（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１９】図１９（ａ）から図１９（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す図（その４）であり、図１９（ａ）は図５のＡ−Ａ間に相当する断面図、図１９（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１９（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【符号の説明】
【００５９】
１０ 半導体基板
１２ トンネル絶縁膜
１４ 電荷蓄積層
１６ トップ絶縁膜
１８ ビットライン
２０ ワードライン
２２ ゲート絶縁膜
２４ ゲート電極
２６ ＯＰＯ膜
２８ 溝部
３０ 第２絶縁膜
３２ 保護膜
３４ 第１絶縁膜
３５ 離間領域
３６ 導電層
３８ 第１マスク層
３９ 第１酸化シリコン膜
４０ 第２マスク層
４１ 第２酸化シリコン膜
４２ 第１開口部
４５ フォトレジスト
４６ 第２開口部
４８ アンダーカット部
５０ 層間絶縁膜
５２ 第３絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Oxide Nitride Oxide）膜中の電荷蓄積層に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型構造のフラッシュメモリの１つとして、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例１）が開示されている。
【０００３】
図１に従来例１に係るフラッシュメモリの断面図を示す。図１を参照に、半導体基板１０上にトンネル絶縁膜１２、電荷蓄積層１４、トップ絶縁膜１６が順次設けられている。半導体基板１０内に、ソースおよびドレインを兼ねるビットライン１８が延伸して設けられている。ビットライン１８間のトップ絶縁膜１６上に、ゲート電極２４が設けられている。ビットライン１８間の間隔Ｌがチャネル長である。
【０００４】
ビットライン１８（ＢＬ１）とビットライン１８（ＢＬ２）とを、ソースとドレインとで入れ替えて動作させることにより、電荷蓄積領域Ｃ１と電荷蓄積領域Ｃ２とに電荷を蓄積することができる。これにより、１トランジスタに２ビットのデータを記憶することができる。
【０００５】
例えば、特許文献２および特許文献３には、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、ゲート電極の側壁の一部もしくはゲート電極の側壁の一部およびゲート絶縁膜の一部を除去し、この除去した領域に電荷蓄積層を形成することで、分離した電荷蓄積層を形成する技術が開示されている。
【特許文献１】米国特許第６０１１７２５号明細書
【特許文献２】特開２００５−１０８９１５号公報
【特許文献３】特開２００４−３４３０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、メモリセルの高集積化、微細化の要求が大きくなっている。メモリセルの高集積化、微細化が進み、チャネル長が短くなると、電荷蓄積領域Ｃ１およびＣ２が互いに接近し合う。これにより、ＣＢＤ（Complementary bit disturb）と呼ばれる、電荷蓄積領域に蓄積した電荷が互いに干渉し合う現象の影響が大きくなり、互いの電荷の切り分け（つまり、データの読み分け）が難しくなる。
【０００７】
例えば、図２に示すような構造を採用して、電荷蓄積領域に蓄積した電荷のチャネル方向での移動を抑制することにより、ＣＢＤの影響を抑える方法が提案されている。図２を参照に、ビットライン１８間の半導体基板１０上であり、ゲート電極２４の中央下にゲート絶縁膜２２が設けられている。ゲート絶縁膜２２の両側に電荷蓄積層１４が分離して設けられている。このように、ゲート絶縁膜２２を挟んで電荷蓄積層１４を分離して設けることで、電荷蓄積領域に蓄積した電荷のチャネル方向での移動を抑制でき、ＣＢＤの影響を抑えることができる。
【０００８】
また、チャネル長が短くなると、チャネル中央部の電荷蓄積層へ電荷が蓄積され易くなり、連続読み書き時の信頼性の低下を招く。しかしながら、図２に示す構造では、チャネル中央部にゲート絶縁膜２２が設けられているため、チャネル中央部に電荷が蓄積することを抑制できる。これにより、連続読み書き時の信頼性の低下も同時に防ぐことが可能となる。
【０００９】
ここで、分離した電荷蓄積層１４を形成する製造方法の一例を図３（ａ）から図３（ｃ）を用い説明する。なお、簡略化のため、トンネル絶縁膜１２およびトップ絶縁膜１６については、図示および説明を省略する。図３（ａ）を参照に、半導体基板１０上にゲート絶縁膜２２を形成する。ゲート絶縁膜２２上にゲート電極２４を形成する。図３（ｂ）を参照に、ゲート電極２４の中央下にゲート絶縁膜２２が残存するよう、ゲート絶縁膜２２を両側面からエッチングする。図３（ｃ）を参照に、ゲート絶縁膜２２をエッチングした領域に電荷蓄積層１４を形成する。これにより、ゲート絶縁膜２２を挟んで分離した電荷蓄積層１４を形成することができる。
【００１０】
しかしながら、図３（ｂ）に示すような、ゲート絶縁膜２２を両側面からエッチングする際、図４に示すように、ゲート絶縁膜２２の幅が細くなることで、ゲート電極２４が倒れてしまう場合がある。
【００１１】
本発明は、上記課題に鑑みなされたものであり、ゲート電極の中央下にゲート絶縁膜を形成する際に、ゲート電極の倒れ込みを抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、半導体基板上に第１絶縁膜および導電層を順次形成する工程と、前記導電層上に、第１方向に延伸する第１マスク層を形成する工程と、前記第１マスク層間の前記第１方向で離間した領域である離間領域の前記導電層上に第２マスク層を形成する工程と、前記第１マスク層および前記第２マスク層をマスクに、前記導電層および前記第１絶縁膜を除去して第１開口部を形成する工程と、前記第１開口部と前記離間領域の前記導電層上とに第２絶縁膜を形成する工程と、前記第２絶縁膜をマスクに、前記第１マスク層、前記導電層および前記第１絶縁膜を除去して第２開口部を形成し、前記第２開口部間に前記導電層からなるゲート電極を形成する工程と、前記第２開口部から前記ゲート電極下に形成された前記第１絶縁膜を除去して、前記ゲート電極の中央下に前記第１絶縁膜からなるゲート絶縁膜を形成する工程と、前記ゲート電極下に形成された前記第１絶縁膜を除去した領域に電荷蓄積層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、第１方向に交差する方向における第２絶縁膜の幅が、第１方向に交差する方向におけるゲート絶縁膜の幅より広く、第１方向で第２絶縁膜とゲート絶縁膜とが交互に並ぶように形成することができる。これにより、第１方向に交差する方向の幅が狭いゲート絶縁膜を形成した場合でも、ゲート絶縁膜上に形成されたゲート電極の倒れ込みを抑制することができる。特に、ゲート電極は第２絶縁膜に対して自己整合的に形成されるため、ゲート電極の倒れ込みをより抑制することができる。また、第１方向に交差する方向でゲート絶縁膜を挟むように電荷蓄積層を分離して形成することができるため、ＣＢＤの影響を抑制することができる。
【００１３】
上記構成において、前記第２絶縁膜を形成する工程は、前記第１開口部に埋め込まれるように、前記第２絶縁膜を形成する工程である構成とすることができる。この構成によれば、ゲート電極の倒れ込みを抑制することができる。
【００１４】
上記構成において、前記第１開口部の下方の前記半導体基板に溝部を形成する工程を有し、前記第２絶縁膜を形成する工程は、前記溝部に埋め込まれるように、前記第２絶縁膜を形成する工程を含む構成とすることができる。この構成によれば、ゲート電極周囲の半導体基板を流れるフリンジ電流を抑制することができる。
【００１５】
上記構成において、前記半導体基板を酸化させて、前記第１開口部の下方の前記半導体基板表面に第３絶縁膜を形成する工程を有する構成とすることができる。この構成によれば、ゲート電極周囲の半導体基板を流れるフリンジ電流を抑制することができる。
【００１６】
上記構成において、前記第２絶縁膜の材料は、前記ゲート電極下に形成された前記第１絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第１絶縁膜より除去され難い材料である構成とすることができる。この構成によれば、第１方向に交差する方向のゲート絶縁膜の幅より、第１方向に交差する方向の第２絶縁膜の幅を容易に広くすることができる。
【００１７】
上記構成において、前記第２絶縁膜を形成する工程の前に、前記第１開口部の側面に保護膜を形成する工程を有し、前記保護膜の材料は、前記ゲート電極下に形成された前記第１絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第１絶縁膜より除去され難い材料である構成とすることができる。この構成によれば、第１方向に交差する方向のゲート絶縁膜の幅より、第１方向に交差する方向の第２絶縁膜の幅を容易に広くすることができる。
【００１８】
上記構成において、前記第１絶縁膜および前記第２絶縁膜は酸化シリコン膜であり、前記保護膜は窒化シリコン膜である構成とすることができる。
【００１９】
上記構成において、前記第１開口部を形成する工程の後における前記第１マスク層の膜厚は前記第２マスク層の膜厚より厚い構成とすることができる。この構成によれば、ゲート電極を形成する工程において、離間領域下の導電層が除去されることを抑制することができる。
【００２０】
上記構成において、前記ゲート絶縁膜を形成する工程は、等方性エッチングを用いて前記第１絶縁膜を除去することにより、前記ゲート絶縁膜を形成する工程である構成とすることができる。この構成によれば、ゲート電極の中央下にゲート絶縁膜を容易に形成することができる。
【００２１】
上記構成において、前記半導体基板内を前記第１方向に延伸し、前記第２開口部で規定されるビットラインを形成する工程を有する構成とすることができる。また、上記構成において、前記ゲート電極上に、前記第１方向に交差する方向である第２方向に延伸するワードラインを形成する工程を有する構成とすることができる。さらに、前記電荷蓄積層は、ポリシリコン膜および窒化シリコン膜のいずれか一方からなる構成とすることができる。
【発明の効果】
【００２２】
本発明によれば、第１方向に交差する方向における第２絶縁膜の幅が、第１方向に交差する方向におけるゲート絶縁膜の幅より広く、第１方向で第２絶縁膜とゲート絶縁膜とが交互に並ぶように形成することができる。これにより、第１方向に交差する方向の幅が狭いゲート絶縁膜を形成する場合でも、ゲート絶縁膜上に形成されたゲート電極の倒れ込みを抑制することができる。特に、ゲート電極は第２絶縁膜に対して自己整合的に形成されるため、ゲート電極の倒れ込みをより抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照に本発明の実施例を説明する。
【実施例１】
【００２４】
図５は実施例１に係るフラッシュメモリの上面図である。図６（ａ）は図５のＡ−Ａ間の断面図であり、図６（ｂ）は図５のＢ−Ｂ間の断面図であり、図６（ｃ）は図５のＣ−Ｃ間の断面図であり、図６（ｄ）は図５のＤ−Ｄ間の断面図である。なお、図５において、第２酸化シリコン膜４１や層間絶縁膜５０等を透過してビットライン１８を図示している。
【００２５】
図５および図６（ｂ）を参照に、Ｐ型シリコン基板である半導体基板１０内に延伸するようにＮ型拡散領域であるビットライン１８が設けられている。ビットライン１８間中央の半導体基板１０上に、酸化シリコン膜からなるゲート絶縁膜２２が設けられている。ゲート絶縁膜２２を挟むように、半導体基板１０上にトンネル絶縁膜１２、電荷蓄積層１４、トップ絶縁膜１６が順次設けられている。トンネル絶縁膜１２およびトップ絶縁膜１６は酸化シリコン膜からなり、電荷蓄積層１４はポリシリコン膜からなる。これにより、ＯＰＯ（Oxide Poly-Silicon Oxide）膜２６が構成されている。ゲート絶縁膜２２およびＯＰＯ膜２６上に、ポリシリコン膜からなるゲート電極２４が設けられている。ゲート電極２４の側面には第１酸化シリコン膜３９が設けられている。ゲート電極２４上に、ゲート電極２４に電気的に接続し、ビットライン１８に交差して延伸する、ポリシリコン膜からなるワードライン２０が設けられている。図６（ｂ）および図６（ｃ）を参照に、ゲート絶縁膜２２は、ビットライン１８幅方向でのゲート電極２４の中央下に設けられている。
【００２６】
図５、図６（ａ）、図６（ｃ）および図６（ｄ）を参照に、ワードライン２０間（つまり、ゲート電極２４間）であり、且つ、ビットライン１８間である半導体基板１０に溝部（不図示）が設けられている。溝部に埋め込まれるように、半導体基板１０上に酸化シリコン膜からなる第２絶縁膜３０が設けられている。第２絶縁膜３０の側面および底面に、第２絶縁膜３０とエッチングレートが異なる材料である窒化シリコン膜からなる保護膜３２が設けられている。図６（ａ）および図６（ｂ）を参照に、ビットライン１８幅方向の第２絶縁膜３０の幅は、ビットライン１８幅方向のゲート絶縁膜２２の幅より広く形成されている。図６（ｃ）を参照に、第２絶縁膜３０の上面はゲート絶縁膜２２の上面より高く形成されている。また、第２絶縁膜３０の上面とゲート電極２４の上面とは同一面に設けられている。
【００２７】
図６（ａ）および図６（ｂ）を参照に、ビットライン１８上に第２酸化シリコン膜４１が設けられている。図６（ａ）、図６（ｃ）および図６（ｄ）を参照に、ワードライン２０間に酸化シリコン膜からなる層間絶縁膜５０が設けられている。
【００２８】
次に、図７（ａ）から図１５（ｄ）を用いて、実施例１に係るフラッシュメモリの製造方法を説明する。なお、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）および図１５（ａ）は図５のＡ−Ａ間に相当する断面図である。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）および図１５（ｂ）は図５のＢ−Ｂ間に相当する断面図である。図７（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）、図１４（ｃ）および図１５（ｃ）は図５のＣ−Ｃ間に相当する断面図である。図１５（ｄ）は図５のＤ−Ｄ間の相当する断面図である。
【００２９】
図７（ａ）から図７（ｃ）を参照に、Ｐ型シリコン基板である半導体基板１０上に、熱酸化法を用いて、酸化シリコン膜からなり膜厚が２５ｎｍの第１絶縁膜３４を形成する。第１絶縁膜３４上に、ＣＶＤ（化学気相成長）法を用いて、ポリシリコン膜からなる導電層３６を形成する。導電層３６上に、ＣＶＤ法を用いて、膜厚が５０ｎｍの窒化シリコン膜からなる第１マスク層３８を形成する。第１マスク層３８上に第１方向（ビットライン１８が延伸すべき方向）に延伸したストライプ状のフォトレジスト（不図示）を形成する。フォトレジストをマスクに、ＲＩＥ（反応性イオンエッチング）法を用いて第１マスク層３８を除去する。これにより、第１マスク層３８は第１方向に延伸してストライプ状に形成される。
【００３０】
図８（ａ）から図８（ｃ）を参照に、第１マスク層３８を覆うように導電層３６上に、ＣＶＤ法を用いて、酸化シリコン膜からなる第２マスク層４０を形成する。第１マスク層３８の表面が露出するよう、ＣＭＰ（化学機械研磨）法を用いて第２マスク層４０を研磨する。これにより、第２マスク層４０は第１マスク層３８間の導電層３６上に第１方向に延伸して形成される。
【００３１】
図９（ａ）から図９（ｃ）を参照に、第１マスク層３８および第２マスク層４０上に、第１マスク層３８および第２マスク層４０の幅方向（第１方向に交差する方向である第２方向）に延伸し、ストライプ状のフォトレジスト４５を形成する。フォトレジスト４５をマスクにＲＩＥ法を用いて第２マスク層４０を除去する。これにより、第２マスク層４０は第１マスク層３８間の導電層３６上に、第１方向で離間して残存する。言い換えると、第１マスク層３８間の第１方向で離間した領域である離間領域３５に第２マスク層４０は形成される。つまり、第１マスク層３８と第２マスク層４０とにより格子状のマスクが形成される。
【００３２】
図１０（ａ）から図１０（ｃ）を参照に、フォトレジスト４５を除去した後、第１マスク層３８および第２マスク層４０をマスクに、ＲＩＥ法を用いて、導電層３６、第１絶縁膜３４および半導体基板１０の一部を除去する。これにより、導電層３６、第１絶縁膜３４を貫通する第１開口部４２が形成され、第１開口部４２の下方の半導体基板１０に溝部２８が形成される。第１開口部４２および溝部２８が形成された後の第１マスク層３８の膜厚Ｔ１は、第２マスク層４０の膜厚Ｔ２より厚い。
【００３３】
ここで、第１絶縁膜３４と第２マスク層４０とは、共に酸化シリコン膜と同じ材料であるため、第１開口部４２を形成する際に行う第１絶縁膜３４の除去で、マスクとして用いた第２マスク層４０も除去される。しかしながら、第１絶縁膜３４の膜厚は２５ｎｍであり、第２マスク層４０の膜厚は５０ｎｍであるため、第２マスク層４０は残存し、第２マスク層４０下の導電層３６が除去されることはない。このように、第２マスク層４０下の導電層３６が除去されないよう、予め第２マスク層４０の膜厚を設定しておくことが好ましい。
【００３４】
図１１（ａ）から図１１（ｃ）を参照に、まず、第２マスク層４０を完全に除去した後、ＣＶＤ法を用いて、半導体基板１０上に窒化シリコン膜を堆積する。これにより、第１開口部４２の側面と溝部２８の内面とに窒化シリコン膜からなる保護膜３２が形成される。次に、高密度プラズマＣＶＤ法を用いて、半導体基板１０上に酸化シリコン膜を全面堆積する。その後、ＣＭＰ法を用いて、第１マスク層３８の表面が露出するよう酸化シリコン膜を研磨する。これにより、第１開口部４２および溝部２８に埋め込まれるように、酸化シリコン膜からなる第２絶縁膜３０が形成される。また、第１マスク層３８間の第１方向で離間した領域である離間領域３５にも第２絶縁膜３０が形成される。
【００３５】
図１２（ａ）から図１２（ｃ）を参照に、第２絶縁膜３０をマスクに、ＲＩＥ法を用いて、第１マスク層３８、導電層３６および第１絶縁膜３４を除去する。これにより、第１絶縁膜３４および導電層３６を貫通する第２開口部４６が形成される。また、第２開口部４６間に、導電層３６からなり、チャネル長Ｌに相当する長さが９０ｎｍ程のゲート電極２４が形成される。
【００３６】
図１３（ａ）から図１３（ｃ）を参照に、第２開口部４６からフッ酸によるウエットエッチング法を用いて、ゲート電極２４下に形成された第１絶縁膜３４を除去する。これにより、ゲート電極２４の両端下に、第１絶縁膜３４が除去された領域であり、ゲート電極２４の側面から３０ｎｍ程の奥行きを有するアンダーカット部４８が形成される。ゲート電極２４の中央下には、第１絶縁膜３４からなり、第２方向における幅が３０ｎｍ程のゲート絶縁膜２２が形成される。
【００３７】
図１４（ａ）から図１４（ｃ）を参照に、アンダーカット部４８内に、熱酸化法を用いて、酸化シリコン膜からなるトンネル絶縁膜１２とトップ絶縁膜１６とを形成する。この時、ゲート電極２４の側面等にも酸化シリコン膜（第１酸化シリコン膜３９）が形成される。その後、ＬＰ−ＣＶＤ（減圧化学気相成長）法を用いて、ゲート電極２４および第２絶縁膜３０を覆うように半導体基板１０上にポリシリコン膜を形成する。ＬＰ−ＣＶＤ法は回り込み特性に優れているため、トンネル絶縁膜１２とトップ絶縁膜１６との間のアンダーカット部４８内にもポリシリコン膜が形成される。その後、熱酸化法を用いて、ゲート電極２４の側方等に形成されたポリシリコン膜を酸化させて第１酸化シリコン膜３９とする。トンネル絶縁膜１２とトップ絶縁膜１６との間のアンダーカット部４８内に形成されたポリシリコン膜は、奥まった領域にあり酸化が進み難いため、ポリシリコン膜のまま残存し、電荷蓄積層１４となる。
【００３８】
図１５（ａ）から図１５（ｄ）を参照に、第２開口部４６から半導体基板１０内に砒素イオンを注入する。これにより、半導体基板１０内を第１方向に延伸し、第２開口部４６で規定されるＮ型拡散領域であるビットライン１８が形成される。第２開口部４６に埋め込まれるように、高密度プラズマＣＶＤ法を用いて、半導体基板１０上に第２酸化シリコン膜４１を形成する。その後、ゲート電極２４の上面が露出するように、ＣＭＰ法を用いて第２酸化シリコン膜４１等を研磨する。この時、ゲート電極２４上に保護膜３２や第１酸化シリコン膜３９が形成されているため、ＣＭＰ法だけでは、ゲート電極２４の上面が露出しない場合は、ドライエッチングやウエットエッチング等を用いて、ゲート電極２４の上面を露出させてもよい。ゲート電極２４上に、ゲート電極２４に電気的に接続し、第２方向に延伸する、ポリシリコン膜からなるワードライン２０を形成する。つまり、ワードライン２０はビットライン１８に交差して延伸する。ワードライン２０間に酸化シリコン膜からなる層間絶縁膜５０を形成する。以上の製造方法により、実施例１に係るフラッシュメモリが完成する。
【００３９】
実施例１によれば、図７（ａ）から図７（ｃ）に示すように、半導体基板１０上に第１絶縁膜３４と導電層３６とを順次形成し、導電層３６上に第１方向（ビットライン１８延伸方向）に延伸する第１マスク層３８を形成する。図９（ａ）から図９（ｃ）に示すように、第１マスク層３８間の第１方向に離間した領域である離間領域３５に第２マスク層４０を形成する。図１０（ａ）から図１０（ｃ）に示すように、第１マスク層３８と第２マスク層４０とをマスクに、導電層３６と第１絶縁膜３４とを除去して第１開口部４２を形成する。図１１（ａ）から図１１（ｃ）に示すように、第１開口部４２と離間領域３５とに第２絶縁膜３０を形成する。図１２（ａ）から図１２（ｃ）に示すように、第２絶縁膜３０をマスクに、第１マスク層３８、導電層３６、第１絶縁膜３４を除去して第２開口部４６を形成し、第２開口部４６間に導電層３６からなるゲート電極２４を形成する。図１３（ａ）から図１３（ｃ）に示すように、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去して、ゲート電極２４の中央下に第１絶縁膜３４からなるゲート絶縁膜２２を形成する。この製造方法により、ビットライン１８幅方向（第１方向に交差する方向である第２方向）における第２絶縁膜３０の幅が、ビットライン１８幅方向におけるゲート絶縁膜２２の幅より広く、ビットライン１８延伸方向（第１方向）で第２絶縁膜３０とゲート絶縁膜２２とが交互に並ぶように形成することができる。このため、図１３（ａ）から図１３（ｃ）で説明したように、ゲート電極２４中央下に、ビットライン１８幅方向の幅が狭いゲート絶縁膜２２を形成した場合でも、幅の広い第２絶縁膜３０が形成されていることで、ゲート電極２４の倒れ込みを抑制することができる。
【００４０】
また、図１１（ａ）から図１１（ｃ）に示すように、第２絶縁膜３０は第１開口部４２に埋め込まれるように形成される。つまり、第２絶縁膜３０の上面が、第１絶縁膜３４の上面より高く形成される。これにより、ゲート絶縁膜２２上に形成されたゲート電極２４と第２絶縁膜３０とを接触させることができる。このため、ゲート電極２４中央下に幅の狭いゲート絶縁膜２２を形成した場合でも、ゲート電極２４が倒れ込むことを抑制することができる。
【００４１】
特に、実施例１の製造方法によると、ゲート電極２４は第２絶縁膜３０に自己整合的に形成することができる。これにより、ゲート電極２４と第２絶縁膜３０との接触面積を最大とすることができる。このため、ゲート電極２４が倒れ込むことをより抑制することができる。
【００４２】
また、図１３（ａ）から図１３（ｃ）に示すように、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去して、ゲート電極２４の両端下にアンダーカット部４８を形成し、ゲート電極２４の中央下に第１絶縁膜３４からなるゲート絶縁膜２２を形成する。図１４（ａ）から図１４（ｃ）に示すように、ゲート電極２４下に形成された第１絶縁膜３４を除去した領域であるアンダーカット部４８内に電荷蓄積層１４を形成する。これにより、ビットライン１８幅方向でゲート絶縁膜２２を挟んで分離した電荷蓄積層１４を形成することができる。このため、電荷が蓄積した電荷蓄積領域を分離させることができ、ＣＢＤの影響を抑制することができる。
【００４３】
さらに、図１０（ａ）から図１０（ｃ）に示すように、第１開口部４２の下方の半導体基板１０に溝部２８を形成する。図１１（ａ）から図１１（ｃ）に示すように、第２絶縁膜３０を溝部２８に埋め込まれるように形成する。これにより、ビットライン１８間で、且つ、ゲート電極２４間の半導体基板１０内に第２絶縁膜３０を形成することができる。言い換えると、ゲート電極２４周囲のビットライン１８間の半導体基板１０内に第２絶縁膜３０を形成することができる。このため、ゲート電極２４周囲の半導体基板１０を流れるフリンジ電流を抑制することができる。フリンジ電流は、データを読み出す場合等において、誤動作を引き起こす原因となる。したがって、フリンジ電流を抑制することで、データの読み出し特性等を向上させることができる。
【００４４】
さらに、図１１（ａ）から図１１（ｃ）に示すように、第１開口部４２の側面に保護膜３２を形成し、その後、第１開口部４２に第２絶縁膜３０を形成する。これにより、第２絶縁膜３０の側面に保護膜３２が形成される。第１絶縁膜３４および第２絶縁膜３０は酸化シリコン膜からなり、保護膜３２は窒化シリコン膜からなる。このため、図１３（ａ）から図１３（ｃ）に示す、ゲート電極２４下に形成された第１絶縁膜３４を除去してゲート絶縁膜２２を形成する際、第２絶縁膜３０はほとんど除去されずにそのまま残存させることができる。よって、ビットライン１８幅方向のゲート絶縁膜２２の幅より、ビットライン１８幅方向の第２絶縁膜３０の幅を容易に広くすることができる。これらより、保護膜３２の材料は、ゲート電極２４下に形成された第１絶縁膜３４を除去してゲート絶縁膜２２を形成する際、第１絶縁膜３４より除去され難い材料である場合が好ましい。
【００４５】
また、第２絶縁膜３０の材料は、ゲート電極２４下に形成された第１絶縁膜３４を除去してゲート絶縁膜２２を形成する際、第１絶縁膜３４より除去され難い材料である場合でもよい。この場合は、第２絶縁膜３０の側面に保護膜３２を形成しなくても、ビットライン１８幅方向のゲート絶縁膜２２の幅より、ビットライン１８幅方向の第２絶縁膜３０の幅を容易に広くすることができる。このため、製造工程の短縮、簡略化を図ることができる。
【００４６】
さらに、図１０（ａ）から図１０（ｃ）で説明したように、第１開口部４２および溝部２８を形成した後の、第１マスク層３８の膜厚は第２マスク層４０の膜厚より厚い場合が好ましい。この場合は、図１１（ａ）から図１１（ｃ）に示すように、離間領域３５に形成される第２絶縁膜３０の膜厚を厚くすることができる。よって、図１２（ａ）から図１２（ｃ）に示すように、第２絶縁膜３０をマスクに、第１絶縁膜３４、導電層３６および第１マスク層３８を除去する際、離間領域３５下の導電層３６が除去されることを抑制することができる。
【００４７】
さらに、図１３（ａ）から図１３（ｃ）に示すように、フッ酸によるウエットエッチングを用いて、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去して、ゲート電極２４の中央下に第１絶縁膜３４からなるゲート絶縁膜２２を形成している。フッ酸によるウエットエッチングは等方性エッチングであるため、第１絶縁膜３４は両側面から同様にエッチングが進む。このため、ゲート電極２４の中央下にゲート絶縁膜２２を容易に形成することができる。このことから、ゲート絶縁膜２２を形成する工程は、等方性エッチングを用いて、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去する場合が好ましい。
【００４８】
さらに、図１３（ａ）から図１３（ｃ）に示すように、第２開口部４６からゲート電極２４下に形成された第１絶縁膜３４を除去する際、第２絶縁膜３０は保護膜３２で覆われているため除去され難く、第２絶縁膜３０の両端下にアンダーカット部４８は形成され難い。つまり、第２絶縁膜３０の両端下に電荷蓄積層１４は形成され難い。このため、ゲート電極２４の両端下に形成された電荷蓄積層１４のうち、ビットライン１８延伸方向で隣接する電荷蓄積層１４は互いに分離して形成される。これにより、電荷蓄積層１４がポリシリコン膜からなる場合でも、ゲート電極２４下に局所的に電荷を蓄積させることができる。また、電荷蓄積層１４はポリシリコン膜からなる場合に限られずに、例えば窒化シリコン膜からなる場合等、電荷を蓄積することができる材料であれば、その他の材料からなる場合でもよい。
【００４９】
実施例１において、図１０（ａ）から図１０（ｃ）に示すように、第１開口部４２を形成した後、離間領域３５に形成された第２マスク層４０を完全に除去し、その後、図１１（ａ）から図１１（ｃ）に示すように、離間領域３５に第２絶縁膜３０を形成する場合を例に示したがこれに限られない。例えば、離間領域３５に形成された第２マスク層４０を除去せずに、離間領域３５の第２マスク層４０上に第２絶縁膜３０を形成する場合でもよい。つまり、離間領域３５の導電層３６上に第２絶縁膜３０が形成されれば、第２マスク層４０は除去されている場合でも、除去されていない場合でもよい。
【００５０】
しかしながら、図１１（ａ）から図１１（ｃ）に示すように、第２絶縁膜３０の側面に保護膜３２を形成するため、半導体基板１０上に窒化シリコン膜を全面堆積した後、第２絶縁膜３０は形成される。このため、実施例１のように、離間領域３５に形成された第２マスク層４０を完全に除去した場合は、離間領域３５に窒化シリコン膜（保護膜３２）と酸化シリコン膜（第２絶縁膜３０）とからなる積層膜が形成される。図１５（ａ）から図１５（ｃ）で説明した、ＣＭＰ法による研磨では、削られる材料の変化を検知することにより、研磨量を制御することができる。また、窒化シリコン膜は削られ難いためストッパー膜として用いることができる。これらより、実施例１のように導電層３６（つまり、ゲート電極２４）上に窒化シリコン膜と酸化シリコン膜とからなる積層膜が形成されている場合は、ＣＭＰ法による研磨の研磨量をより精度よく制御することができる。したがって、離間領域３５に形成された第２マスク層４０は、第１開口部４２を形成した後に完全に除去されることが好ましい。
【実施例２】
【００５１】
実施例２は、第１開口部４２の下方の半導体基板１０表面に第３絶縁膜５２が形成されている場合の例である。図１６（ａ）から図１９（ｃ）を用い、実施例２に係るフラッシュメモリの製造方法を説明する。なお、図１６（ａ）、図１７（ａ）、図１８（ａ）および図１９（ａ）は図５のＡ−Ａ間に相当する断面図である。図１６（ｂ）、図１７（ｂ）、図１８（ｂ）および図１９（ｂ）は図５のＢ−Ｂ間に相当する断面図である。図１６（ｃ）、図１７（ｃ）、図１８（ｃ）および図１９（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【００５２】
まず、図７（ａ）から図９（ｃ）を用いて説明した製造工程を実施する。図１６（ａ）から図１６（ｃ）を参照に、フォトレジスト４５を除去した後、第１マスク層３８および第２マスク層４０をマスクに、ＲＩＥ法を用いて、導電層３６および第１絶縁膜３４を除去する。これにより、導電層３６および第１絶縁膜３４を貫通する第１開口部４２が形成される。
【００５３】
図１７（ａ）から図１７（ｃ）を参照に、ＣＶＤ法を用いて、半導体基板１０上に窒化シリコン膜を堆積した後、ＲＩＥ法を用いて窒化シリコン膜を全面エッチングする。これにより、第１開口部４２の側面等に窒化シリコン膜からなる保護膜３２が形成される。
【００５４】
図１８（ａ）から図１８（ｃ）を参照に、第１開口部４２の下方の半導体基板１０を熱酸化法により酸化させて、半導体基板１０表面に酸化シリコン膜からなる第３絶縁膜５２を形成する。この時、導電層３６は保護膜３２等により覆われているため酸化されない。
【００５５】
図１９（ａ）から図１９（ｃ）を参照に、第１開口部４２に埋め込まれるように、また、第１マスク層３８を覆うように、高密度プラズマＣＶＤ法を用いて、酸化シリコン膜からなる第２絶縁膜３０を形成する。その後、ＣＭＰ法を用いて、第１マスク層３８の表面が露出するよう、第２絶縁膜３０を研磨する。以下、図１２（ａ）から図１５（ｄ）を用いて説明した製造工程を実施する。これにより、実施例２に係るフラッシュメモリが完成する。
【００５６】
実施例２によれば、図１８（ａ）から図１８（ｃ）に示すように、半導体基板１０を酸化させて、第１開口部４２の下方の半導体基板１０表面に第３絶縁膜５２を形成する。これにより、ゲート電極２４周囲のビットライン１８間の半導体基板１０表面に第３絶縁膜５２が形成される。このため、ゲート電極２４周囲の半導体基板１０を流れるフリンジ電流を抑制することができる。なお、実施例２では、熱酸化法を用いて半導体基板１０を酸化させる場合を例に示したが、プラズマ酸化法やラジカル酸化法等、その他の方法により半導体基板１０を酸化させてもよい。
【００５７】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】図１は従来例１に係るフラッシュメモリの断面図である。
【図２】図２は電荷の干渉を抑制する方法を説明するための断面図である。
【図３】図３は分離した電荷蓄積層の製造方法を説明するための断面図である。
【図４】図４は分離した電荷蓄積層を製造する際に生じる課題を説明するための断面図である。
【図５】図５は実施例１に係るフラッシュメモリの上面図である。
【図６】図６（ａ）は図５のＡ−Ａ間の断面図であり、図６（ｂ）は図５のＢ−Ｂ間の断面図であり、図６（ｃ）は図５のＣ−Ｃ間の断面図であり、図６（ｄ）は図５のＤ−Ｄ間の断面図である。
【図７】図７（ａ）から図７（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その１）であり、図７（ａ）は図５のＡ−Ａ間に相当する断面図、図７（ｂ）は図５のＢ−Ｂ間に相当する断面図、図７（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図８】図８（ａ）から図８（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その２）であり、図８（ａ）は図５のＡ−Ａ間に相当する断面図、図８（ｂ）は図５のＢ−Ｂ間に相当する断面図、図８（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図９】図９（ａ）から図９（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その３）であり、図９（ａ）は図５のＡ−Ａ間に相当する断面図、図９（ｂ）は図５のＢ−Ｂ間に相当する断面図、図９（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１０】図１０（ａ）から図１０（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その４）であり、図１０（ａ）は図５のＡ−Ａ間に相当する断面図、図１０（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１０（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１１】図１１（ａ）から図１１（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その５）であり、図１１（ａ）は図５のＡ−Ａ間に相当する断面図、図１１（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１１（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１２】図１２（ａ）から図１２（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その６）であり、図１２（ａ）は図５のＡ−Ａ間に相当する断面図、図１２（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１２（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１３】図１３（ａ）から図１３（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その７）であり、図１３（ａ）は図５のＡ−Ａ間に相当する断面図、図１３（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１３（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１４】図１４（ａ）から図１４（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その８）であり、図１４（ａ）は図５のＡ−Ａ間に相当する断面図、図１４（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１４（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１５】図１５（ａ）から図１５（ｄ）は実施例１に係るフラッシュメモリの製造方法を示す図（その９）であり、図１５（ａ）は図５のＡ−Ａ間に相当する断面図、図１５（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１５（ｃ）は図５のＣ−Ｃ間に相当する断面図、図１５（ｄ）は図５のＤ−Ｄ間に相当する断面図である。
【図１６】図１６（ａ）から図１６（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す図（その１）であり、図１６（ａ）は図５のＡ−Ａ間に相当する断面図、図１６（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１６（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１７】図１７（ａ）から図１７（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す図（その２）であり、図１７（ａ）は図５のＡ−Ａ間に相当する断面図、図１７（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１７（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１８】図１８（ａ）から図１８（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す図（その３）であり、図１８（ａ）は図５のＡ−Ａ間に相当する断面図、図１８（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１８（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【図１９】図１９（ａ）から図１９（ｃ）は実施例２に係るフラッシュメモリの製造方法を示す図（その４）であり、図１９（ａ）は図５のＡ−Ａ間に相当する断面図、図１９（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１９（ｃ）は図５のＣ−Ｃ間に相当する断面図である。
【符号の説明】
【００５９】
１０ 半導体基板
１２ トンネル絶縁膜
１４ 電荷蓄積層
１６ トップ絶縁膜
１８ ビットライン
２０ ワードライン
２２ ゲート絶縁膜
２４ ゲート電極
２６ ＯＰＯ膜
２８ 溝部
３０ 第２絶縁膜
３２ 保護膜
３４ 第１絶縁膜
３５ 離間領域
３６ 導電層
３８ 第１マスク層
３９ 第１酸化シリコン膜
４０ 第２マスク層
４１ 第２酸化シリコン膜
４２ 第１開口部
４５ フォトレジスト
４６ 第２開口部
４８ アンダーカット部
５０ 層間絶縁膜
５２ 第３絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜および導電層を順次形成する工程と、
前記導電層上に、第１方向に延伸する第１マスク層を形成する工程と、
前記第１マスク層間の前記第１方向で離間した領域である離間領域の前記導電層上に第２マスク層を形成する工程と、
前記第１マスク層および前記第２マスク層をマスクに、前記導電層および前記第１絶縁膜を除去して第１開口部を形成する工程と、
前記第１開口部と前記離間領域の前記導電層上とに第２絶縁膜を形成する工程と、
前記第２絶縁膜をマスクに、前記第１マスク層、前記導電層および前記第１絶縁膜を除去して第２開口部を形成し、前記第２開口部間に前記導電層からなるゲート電極を形成する工程と、
前記第２開口部から前記ゲート電極下に形成された前記第１絶縁膜を除去して、前記ゲート電極の中央下に前記第１絶縁膜からなるゲート絶縁膜を形成する工程と、
前記ゲート電極下に形成された前記第１絶縁膜を除去した領域に電荷蓄積層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜を形成する工程は、前記第１開口部に埋め込まれるように、前記第２絶縁膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１開口部の下方の前記半導体基板に溝部を形成する工程を有し、
前記第２絶縁膜を形成する工程は、前記溝部に埋め込まれるように、前記第２絶縁膜を形成する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記半導体基板を酸化させて、前記第１開口部の下方の前記半導体基板表面に第３絶縁膜を形成する工程を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜の材料は、前記ゲート電極下に形成された前記第１絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第１絶縁膜より除去され難い材料であることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記第２絶縁膜を形成する工程の前に、前記第１開口部の側面に保護膜を形成する工程を有し、
前記保護膜の材料は、前記ゲート電極下に形成された前記第１絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第１絶縁膜より除去され難い材料であることを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記第１絶縁膜および前記第２絶縁膜は酸化シリコン膜であり、前記保護膜は窒化シリコン膜であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１開口部を形成する工程の後における前記第１マスク層の膜厚は前記第２マスク層の膜厚より厚いことを特徴とする請求項１から７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜を形成する工程は、等方性エッチングを用いて前記第１絶縁膜を除去することにより、前記ゲート絶縁膜を形成する工程であることを特徴とする請求項１から８のいずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板内を前記第１方向に延伸し、前記第２開口部で規定されるビットラインを形成する工程を有することを特徴とする請求項１から９のいずれか一項記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極上に、前記第１方向に交差する方向である第２方向に延伸するワードラインを形成する工程を有することを特徴とする請求項１から１０のいずれか一項記載の半導体装置の製造方法。
【請求項１２】
前記電荷蓄積層は、ポリシリコン膜および窒化シリコン膜のいずれか一方からなることを特徴とする請求項１から１１のいずれか一項記載の半導体装置の製造方法。
【請求項１】
半導体基板上に第１絶縁膜および導電層を順次形成する工程と、
前記導電層上に、第１方向に延伸する第１マスク層を形成する工程と、
前記第１マスク層間の前記第１方向で離間した領域である離間領域の前記導電層上に第２マスク層を形成する工程と、
前記第１マスク層および前記第２マスク層をマスクに、前記導電層および前記第１絶縁膜を除去して第１開口部を形成する工程と、
前記第１開口部と前記離間領域の前記導電層上とに第２絶縁膜を形成する工程と、
前記第２絶縁膜をマスクに、前記第１マスク層、前記導電層および前記第１絶縁膜を除去して第２開口部を形成し、前記第２開口部間に前記導電層からなるゲート電極を形成する工程と、
前記第２開口部から前記ゲート電極下に形成された前記第１絶縁膜を除去して、前記ゲート電極の中央下に前記第１絶縁膜からなるゲート絶縁膜を形成する工程と、
前記ゲート電極下に形成された前記第１絶縁膜を除去した領域に電荷蓄積層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜を形成する工程は、前記第１開口部に埋め込まれるように、前記第２絶縁膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１開口部の下方の前記半導体基板に溝部を形成する工程を有し、
前記第２絶縁膜を形成する工程は、前記溝部に埋め込まれるように、前記第２絶縁膜を形成する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記半導体基板を酸化させて、前記第１開口部の下方の前記半導体基板表面に第３絶縁膜を形成する工程を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜の材料は、前記ゲート電極下に形成された前記第１絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第１絶縁膜より除去され難い材料であることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記第２絶縁膜を形成する工程の前に、前記第１開口部の側面に保護膜を形成する工程を有し、
前記保護膜の材料は、前記ゲート電極下に形成された前記第１絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第１絶縁膜より除去され難い材料であることを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記第１絶縁膜および前記第２絶縁膜は酸化シリコン膜であり、前記保護膜は窒化シリコン膜であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１開口部を形成する工程の後における前記第１マスク層の膜厚は前記第２マスク層の膜厚より厚いことを特徴とする請求項１から７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜を形成する工程は、等方性エッチングを用いて前記第１絶縁膜を除去することにより、前記ゲート絶縁膜を形成する工程であることを特徴とする請求項１から８のいずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板内を前記第１方向に延伸し、前記第２開口部で規定されるビットラインを形成する工程を有することを特徴とする請求項１から９のいずれか一項記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極上に、前記第１方向に交差する方向である第２方向に延伸するワードラインを形成する工程を有することを特徴とする請求項１から１０のいずれか一項記載の半導体装置の製造方法。
【請求項１２】
前記電荷蓄積層は、ポリシリコン膜および窒化シリコン膜のいずれか一方からなることを特徴とする請求項１から１１のいずれか一項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−９４２８５（Ｐ２００９−９４２８５Ａ）
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願番号】特願２００７−２６３５０２（Ｐ２００７−２６３５０２）
【出願日】平成１９年１０月９日（２００７．１０．９）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願日】平成１９年１０月９日（２００７．１０．９）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
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