【課題】消費電力を低減し、サイズを小さくすることができるメモリ装置を提供することを課題とする。
【解決手段】コントロールゲート、フローティングゲート、ソース及びドレインを有する第１のトランジスタ（Ｔｎ）と、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第１のトランジスタのソースに接続される第２のトランジスタ（Ｔｎ＋１）と、前記第１のトランジスタのコントロールゲートに接続される第１のワード線（ＷＬ１）と、前記第２のトランジスタのコントロールゲートに接続され、前記第１のワード線とは異なる第２のワード線（ＷＬ２）とを有することを特徴とするメモリ装置が提供される。 （もっと読む）

【課題】メモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１上にｘ方向を長手方向として形成された素子領域１０と素子分離領域２０とを備える。また、素子領域１０に形成されたセルトランジスタＣＴとこのセルトランジスタＣＴを選択するための選択トランジスタＳＴとを含むメモリセルＭＣを備える。ｙ方向に並んで配列された複数のメモリセルＭＣに共通に接続されｙ方向に延びるように制御ゲート線ＣＧＬが配列され、制御ゲート線ＣＧＬは素子領域１０上では第１の幅Ｄ２を有する一方素子分離領域２０上では第１の幅Ｄ２より広い第２の幅Ｄ１を有する。 （もっと読む）

【課題】標準ＣＭＯＳプロセスで製造できる１層ポリシリコンのセル構造の不揮発性半導体メモリ素子を提供する。
【解決手段】半導体基板ＳＵＢ上に形成されたフローティングゲートＦＧ、ドレインＤ及びソースＳからなるトランジスタ構成の不揮発性半導体メモリ素子であって、ソースＳ・ドレインＤ間に電圧を印加して電荷をフローティングゲートＦＧに注入して蓄積すると共に、フローティングゲートＦＧに蓄積された電荷の消去時に、半導体基板ＳＵＢとドレインＤ又はソースＳ間に電圧を印加し、バンド・バンド間によるホットホールを半導体基板ＳＵＢ中に発生させ、ホットホールによりフローティングゲートＦＧに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子。 （もっと読む）

【課題】動作特性を向上させるＮＡＮＤ型フラッシュメモリ半導体記憶装置、及び、活性領域側壁への不純物打ち込みに関するその製造方法を提供する。
【解決手段】メモリＭＯＳトランジスタが配置される第１活性領域と、周辺ＭＯＳトランジスタが配置される第２活性領域と、半導体基板１０中に形成され、側壁において第１活性領域が露出される第１トレンチ４３と、第１トレンチ４３内を埋め込む絶縁膜を備え、隣接する第１活性領域間を電気的に分離する第１素子分離領域と、半導体基板１０中に形成され、側壁において第２活性領域が露出される第２トレンチ４３と、第２トレンチ４３内を埋め込む絶縁膜２７を備え、隣接する第２活性領域間を電気的に分離する第２素子分離領域３５とを具備し、第２活性領域の不純物濃度は中心部より高く、第１活性領域ＡＡの不純物濃度は中心部と等しい。 （もっと読む）

【課題】ゲート電極下で電荷蓄積層が分離した半導体装置と、容易に製造する方法を提供する。
【解決手段】半導体基板１０に設けられた２つの溝部１２と、２つの溝部１２のそれぞれの側面に設けられ、溝部１２の底面で分離された絶縁体からなる電荷蓄積層２４と、２つの溝部１２のそれぞれの底面の半導体基板１０に設けられたビットライン１４と、を具備し、半導体基板１０のうち、２つの溝部１２の一方の側面から２の溝部１２の間に設けられた凸部１３の上面を介し２つの溝部１２の他方の側面にかけてチャネル領域３０が形成される。 （もっと読む）

【課題】不揮発性メモリセルを備えた半導体装置の高信頼度化を図る。
【解決手段】複数のメモリセルから構成されたメモリアレイに対して電気的に接続された電子回路が、メモリセルを構成する選択ゲート、メモリゲート、ウェル、ソース、およびドレインに電圧を印加し、書込み、消去、緩和パルス印加、ベリファイなどの動作の制御を行う。緩和パルス印加では、電荷蓄積膜の選択ゲート側にホールが電子より多く分布している状態において、選択ゲートに正電圧を印加し、メモリゲートに０Ｖを印加して、ホールと電子とを結合させて、電荷蓄積膜中の電荷を安定化させる。 （もっと読む）

【課題】書込み速度の向上と、かつ読出しディスターブの抑制を両立させることが可能な半導体記憶装置を提供する。
【解決手段】半導体層上に電荷蓄積膜とゲート電極１０５を形成し、ゲート電極１０５の下部に形成されたチャネル領域の両側の半導体層に２つの第１導電型の拡散領域Ａ及びＢを形成する。チャネル領域は、一方の拡散領域Ａが接する側のチャネル幅Ｗａよりも他方の拡散領域Ｂが接する側のチャネル幅Ｗｂの方が大きく形成される。記憶動作時には一方の拡散領域Ａへ他方の拡散領域Ｂよりも高い電圧を印加し、読出し時には他方の拡散領域Ｂへ一方の拡散領域Ａよりも高い電圧を印加する。 （もっと読む）

【課題】安価に高集積化された不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングスを有する。メモリストリングスは、半導体基板Ｂａに対して垂直方向に延び且つ上端から下方に延びる中空を有するメモリ柱状半導体層３７と、メモリ柱状半導体層３７の外壁に接して形成されたトンネル絶縁層３６ｃと、中空に面するメモリ柱状半導体層３７の内壁に形成されたメモリホール第１の絶縁層３８ａと、メモリ柱状半導体層３７と共にトンネル絶縁層３６ｃを挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタの制御電極として機能する。 （もっと読む）

【課題】安価に高集積化された不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、基板に対して垂直方向に延びるメモリ柱状半導体層３８と、半導体基板Ｂａに対して平行に形成され且つメモリ柱状半導体層３８の側壁との間に第４空隙Ａｇ４を有する第１〜第４ワード線導電層３６ａ〜３６ｄと、第４空隙Ａｇ４に面する第１〜第４ワード線導電層３６ａ〜３６ｄの側面に形成された電荷蓄積層３９ｂの側壁側に形成された電荷蓄積層３９ｂとを備える。第１〜第４ワード線導電層３６ａ〜３６ｄは、メモリ柱状半導体層３８に対して相対移動可能に構成されている。 （もっと読む）

【課題】Ｆｉｎ型構造を採用した半導体記憶装置においてカップリング比の各メモリセル間のバラつきを抑制する。また複数のアクティブエリア間のリーク電流を抑制する。
【解決手段】シリコン基板２の主表面高さは均一に形成されていると共にシリコン酸化膜３の上面高さは均一に形成されている。シリコン酸化膜３がＳＩＭＯＸ法により形成され、アクティブエリアＳａがシリコン酸化膜３の上面上まで達する素子分離溝２ｇによって複数に分断されている。したがって、素子分離溝２ｇの深さおよびアクティブエリアＳａの高さを各メモリセル間でほぼ等しい高さに調整でき、隣り合うアクティブエリアＳａ−Ｓａ間がシリコン酸化膜３によって互いに電気的に絶縁状態に保たれる。 （もっと読む）

【課題】不揮発性半導体記憶装置を高集積化および高信頼度化する方法を提供する。
【解決手段】複数のメモリセルが、ウェル（ｐ型半導体領域１０２）よりも深く、Ｙ方向に延在した複数の素子分離（シリコン酸化膜１０３）によって区画された複数のアクティブ領域に形成されている。各メモリセルでは、ソース拡散層（ｎ^＋型半導体領域１１５）を貫通するようにウェル（ｐ型半導体領域１０２）にコンタクト１１６が設けられており、ビット線（メタル配線１１７）とソース拡散層（ｎ^＋型半導体領域１１５）とを電気的に接続するコンタクト１１６がウェル（ｐ型半導体領域１０２）とも電気的に接続されている。 （もっと読む）

【課題】電荷トラップの溜まりを防止して書き換え回数を増加させる。
【解決手段】メモリセルＭＣは、半導体基板１０と、この半導体基板上に形成された第１のゲート絶縁層１１と、半導体基板１０上に第1のゲート絶縁層１１を介して形成された浮遊ゲート１２と、この浮遊ゲート１２上に形成された第２のゲート絶縁層１３と、浮遊ゲート１２上に第２のゲート絶縁層１３を介して形成された制御ゲート１４とを有する。メモリセルアレイは、このメモリセルＭＣを、複数マトリクス状に配列することにより構成されている。第１のゲート絶縁層１１は第１の空洞層となっている。 （もっと読む）

【課題】デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、絶縁体上に形成された第１導電型の半導体層１００と、半導体層１００上に形成された電荷蓄積機能を有する電荷蓄積膜１０３及び電荷蓄積膜１０３上に形成されたゲート電極１０５ａと、ゲート電極１０５ａの下方の半導体層１００に形成されたチャネル領域１０８と、チャネル領域１０８の両側に、半導体層１００内に形成された第２導電型の拡散領域１０６，１０７と、半導体層１００を延長して形成した第１導電型のボディコンタクト領域１０９と、延長した半導体層１００上にゲート電極１０５ａを延長し、ボディコンタクト領域１０９と、チャネル領域１０８の両側の拡散領域１０６，１０７を分離するゲート電極引き出し部１０５ｂとを備える。 （もっと読む）

【課題】フローティングゲート型フラッシュメモリにおいて、導電膜の段差部分に絶縁膜等の残渣が残り、シリサイド化されない部分が発生することを防止する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２０の上に、第１の方向に配列された複数の第１の導電膜２５ａを含む第１の導電膜群が形成されている。第１の方向に、第１の導電膜群に近接して段差緩和パターンが設けられている。段差緩和パターンの上面は、第１の導電膜群に対向する側とは反対側に向かって、階段状または連続的に低くなっている。複数の第１の導電膜２５ａ及び段差緩和パターンを、第１の絶縁膜が覆う。第１の絶縁膜の上に、第１の方向に延在する第２の導電膜が形成されている。 （もっと読む）

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。 （もっと読む）

【課題】基板にトレンチを形成することなく、メモリセルサイズの小さい不揮発性半導体記憶装置を提供する。
【解決手段】ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。また、その半導体基板４の表面に平行な平面を含むように、第１拡散層５と第２拡散層６とを形成する。半導体基板４の表層のチャネル領域上には、フローティングゲート８に並設されるコントロールゲート７を構成する。さらに、第１拡散層５に接続され、第１絶縁膜１３を介して第１部分８ａの第２側面及び第２部分８ｂの第１側面に形成された導電体膜を備える不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制されたフローティングゲート電極を有する不揮発性メモリの半導体装置を提供する。
【解決手段】メモリセルの周囲に設けられた第１遮光壁５０により画定された第１被遮光領域１０Ａと、メモリセルの周囲に設けられた第２遮光壁により画定された第２被遮光領域１０Ａ´と、第１遮光壁５０に設けられた第１開孔５２と、第２遮光壁に設けられ第１開孔５２と対向して位置する第２開孔５２´と、メモリセルと接続され、第１開孔５２から第１被遮光領域１０Ａの外側に引き出された第１配線層２４ａ，２４ｂ，２４ｃと、メモリセルと接続され、第２開孔５２´から第２被遮光領域１０Ａ´の外側に引き出された第２配線層２４ａ´，２４ｂ´，２４ｃ´と、少なくとも、第１被遮光領域１０Ａと第２被遮光領域１０Ａ´とに挟まれた領域の上方に設けられた遮光膜と、を含む。 （もっと読む）

【課題】所望のエッチングレートでシリコンリッチ膜をエッチングすることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、トンネル絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ膜２０が形成されている半導体装置の製造方法は、ワードライン２２上に、層間絶縁膜２４、紫外線吸収膜２６、反射防止膜２８、キャップ層３０を形成する工程と、シリコンリッチ膜である紫外線吸収膜２６の紫外線に対する消衰係数を測定する工程と、消衰係数に対応した酸素ガス流量を用いたエッチング条件により、シリコンリッチ膜である紫外線吸収膜２６をエッチングする工程と、を有する。 （もっと読む）

【課題】安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１００は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、半導体基板Ｂａに対して垂直方向に延びるメモリ柱状半導体３４と、メモリ柱状半導体３４に接するトンネル絶縁層３５と、トンネル絶縁層３５に接し且つ電荷を蓄積する複数の電荷蓄積層３６と、電荷蓄積層３６に接するブロック絶縁層３７と、ブロック絶縁層３７と接する第１〜第４ワード線導電層（メモリ導電層）３１ａ〜３１ｄとを備える。電荷蓄積層３６の下部は、トンネル絶縁層３５及びブロック絶縁層３７にて覆われている。 （もっと読む）

【課題】分離した電荷蓄積層を有する半導体装置において、ゲート電極中央下にゲート絶縁膜を形成する際のゲート電極の倒れ込みを抑制する製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０上に第１絶縁膜２２とゲート電極２４を形成する工程と、開口部４６から第１絶縁膜を２２除去してゲート電極中央下にゲート絶縁膜２２を形成する工程と、フッ酸によるウエットエッチング法を用いて、ゲート電極２４下に形成された第１絶縁膜２２を除去し、ゲート電極２４の両端下に、アンダーカット部が形成する工程と、第１絶縁膜２２を除去したアンダーカット部にトンネル絶縁膜１２と、ポリシリコン膜による電荷蓄積層１４と、トップ絶縁膜１６を形成する工程と、を有する。 （もっと読む）