【課題】書込み特性の低下及びオフリーク電流の増大を起こすことなく、セルサイズを縮小する。
【解決手段】不揮発性メモリは、ドレイン領域２２及びソース領域２４と、コントロールゲート３０とを備えている。ドレイン領域及びソース領域は、共通の半導体基板に互いに平行に延在して形成されていて、ソース抵抗をドレイン抵抗よりも高くしてある。コントロールゲートは、半導体基板上に、ドレイン領域及びソース領域と直交する方向に延在して設けられている。ドレイン領域及びソース領域の、コントロールゲートの延在方向と平行な方向のドレイン幅及びソース幅それぞれの中心間距離Ｄ_Ｃをドレイン及びソース間距離とするとき、ドレイン及びソース間距離を、ドレイン抵抗及びソース抵抗を等しくしたときのドレイン及びソース間距離よりも短くしてある。 （もっと読む）

【課題】埋め込みビット線の上にコンタクトを好適に形成する方法を提供すること。
【解決手段】ビット線（１０）は、犠牲ハードマスク層を用いて、ドーパント注入で製造される。このハードマスク層は、メモリセルアレイ内のポリシリコンで形成されるゲート電極に、後に置換される。ビット線を横切って走るメモリセルアレイのストリップ状エリアは、ビット線コンタクトによって占有されるように、ブロッキング層（１１）によって、リザーブされる。これらエリアでは、ハードマスク（５）は、注入埋め込みビット線と自己整合するコンタクトホール（１３）を形成するために使用される。これらブロックされたエリアの間で、ワード線は、ビット線に対し、垂直に配置されている。 （もっと読む）

ＮＡＮＤタイプの不揮発性メモリが、抑止されたメモリ素子に対するプログラム外乱の発生率を減少させるようにプログラムされる。これは、プログラム外乱を低減するための昇圧により行われるが、ワード線の位置によっては昇圧による効果が減少してしまう。このため、メモリ素子をプログラムするワード線の順序を、上位のワード線が残りのワード線と異なる順序で最初にプログラムされるように調整する。加えて、上位のワード線に対して自己昇圧法を用い、これ以外のワード線に対しては消去領域自己昇圧法またはその変更法を用いることが可能である。さらに、第１のワード線と接続されている素子より後にプログラムされる不揮発性記憶素子に対しては、自己昇圧法を用いる前に、抑止されているメモリ素子のチャネルを予備充電してもよい。
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【課題】書き込み前と書き込み後の読み出し電流の差を大きくできる半導体記憶装置、その製造方法及び情報書き換え方法を提供する。
【解決手段】半導体記憶装置１００は、第１拡散領域１１と、ゲート絶縁膜３２と、ゲート電極３１と、第１多層膜１４１と、第３拡散領域１１３とを備える。ゲート絶縁膜３２は、第１拡散領域１１から離れた位置において、半導体基板１０の上に形成されている。ゲート電極３１は、ゲート絶縁膜３２の上に形成されている。第１多層膜１４１は、第１拡散領域１１とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第３拡散領域１１３は、半導体基板１０において第１多層膜１４１の付近に形成されている。第３拡散領域１１３は、不純物濃度が第１拡散領域１１よりも低い。第１多層膜１４１には、正電荷（ホール）が主体として蓄積された後に、負電荷（電子）が主体として蓄積されて書き込みが行われる。 （もっと読む）

【課題】本体バイアス制御が可能であり、ビット当たりの面積を縮小させて高集積の可能な高性能不揮発性メモリ素子、及びその製造方法を提供する。
【解決手段】本体からそれぞれ突出され、一方向に離隔されてそれぞれ伸張する少なくとも一対のフィンの外側面及び上面の表面付近を少なくとも一対のチャンネル領域として利用でき、少なくとも一つ以上の制御ゲート電極は、チャンネル領域を横切って形成され、制御ゲート電極とチャンネル領域との間の少なくとも一部分には、少なくとも一対のストレージノードが介在されうる不揮発性メモリ素子である。 （もっと読む）

電子デバイスは、トレンチ（22、23）内に位置する不連続な記憶要素群（64）を含んでいる。この電子デバイスはトレンチを含む基板（12）を有し、このトレンチは壁部及び底部を含み且つ基板の主表面から延在している。電子デバイスはまた、不連続な記憶要素群を含んでおり、その第１部分は少なくともトレンチ内にある。電子デバイスは更に第１のゲート電極を含んでおり、第１のゲート電極と第１のトレンチの壁部との間に、不連続な記憶要素群の部分の少なくとも一部が位置している。この電子デバイスは更に、第１のゲート電極及び基板の主表面の上に第２のゲート電極を含んでいる。
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【課題】 浮遊ゲートＦＧと制御ゲートＧ２に加えて、第３ゲートＧ３を具備するフラッシュメモリで、ローカルビット線抵抗の低減とメモリセルの短チャネル効果抑制を両立させ、メモリセルの微細化、高性能化、高信頼化を促進する。
【解決手段】メモリセルはシリコン基板上に形成されたストライプ状の多段の溝上に形成され、ストライプの方向に第３ゲート、ローカルビット線が延在し、それと垂直な方向に第２ゲートが延在する。メモリトランジスタのゲート長、第３ゲートのゲート幅はシリコン基板に垂直な方向に確保されているので平坦な構造と比べて大きい。 （もっと読む）

【課題】 周辺回路領域のコンパクト化を図ることができ、チップサイズのコンパクト化を図ることができる不揮発性半導体装置を提供する。
【解決手段】 半導体基板１と、半導体基板１の主表面上に形成された複数のメモリセルを含むメモリセル領域と、半導体基板１の主表面上に形成され、メモリセル領域の周囲の領域からメモリセル領域内に達する活性領域３ａと、活性領域３ａ上に第１ゲート絶縁膜７１を介して形成された第１ゲート１２ａと、活性領域上３ａに形成され、第１ゲート絶縁膜７１より厚い第２ゲート絶縁膜７２を介して形成され、第１ゲート１２ａより狭い第２ゲート１３ｂとを備える。 （もっと読む）

【課題】不純物拡散層をビットラインとする不揮発性半導体記憶装置において、ビットラインの低抵抗化により読み出し動作の高速化を実現できると共に微細化をも実現できるようにする。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１の上に行列状に且つ孤立して配置され、半導体基板１０１との間にゲート絶縁膜１０２をそれぞれ介在させて形成された複数のゲート電極１０３と、半導体基板１０１の上部における、複数のゲート電極１０３のうちの行方向に配置されたゲート電極同士の間の領域にそれぞれ形成されたビット線である複数の拡散層１０６とを有している。複数の拡散層１０６は、少なくともその上部に金属層又は金属のシリサイド層１０８を有している。 （もっと読む）

【課題】 補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させる。
【解決手段】 フラッシュメモリの補助ゲート配線上に窒化シリコンを主体とする材料で形成されたキャップ絶縁膜３において、ワード線ＷＬの隣接間のキャップ絶縁膜３の厚さを、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さよりも薄くする。これにより、斜め方向に隣接するビット間に寄生する容量を低減できるので、メモリセルのしきい値電圧の変動を抑制または防止することができる。したがって、補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させることができる。 （もっと読む）

【課題】 トンネル酸化膜の信頼性を向上させた不揮発性メモリセルを有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１は、半導体基板４０と、半導体基板４０の主表面上に形成された電荷蓄積用のフローティングゲート電極１１（ＦＧ）と、半導体基板４０の主表面上におけるフローティングゲート電極１１の両側に形成された複数のアシストゲート電極１２（ＡＧ）と、フローティングゲート電極１１およびアシストゲート電極１２間に設けられたＯＮＯ膜９０と、フローティングゲート電極１１上から複数のアシストゲート電極１２上にＯＮＯ膜１１０を介して設けられ、複数のアシストゲート電極１２と交差する方向に延びるコントロールゲート電極１３（ＣＧ）とを備える。３種のゲート電極１１，１２，１３は、ＦＧ−ＡＧ−ＣＧの順に形成される。 （もっと読む）

【課題】電荷を保持するゲート絶縁膜が形成された後の製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置を実現できるようにする。
【解決手段】半導体基板１の表面近傍の領域には、不純物拡散層からなる複数のビット線６が互いに平行に形成されている。半導体基板１の上には、下層シリコン酸化膜２、シリコン窒化膜３及び上層シリコン酸化膜４が下から順次積層されたＯＮＯ膜５が形成され、シリコン窒化膜３の上には、上層シリコン酸化膜４よりも膜厚が厚いゲート絶縁膜９を介在させて、各ビット線６と直交するように複数のワード線１３が互いに間隔をおいて形成されている。隣接するワード線１３同士の間の領域には、ポリシリコン膜からなる複数の遮光膜１１が形成されている。 （もっと読む）

不揮発性記憶素子の集合をソフトプログラミング目的の部分集合に分割して、ソフトプログラミング速度の遅い記憶素子をより完全にソフトプログラムする。この素子の全体集合は、ソフトプログラムされたと検証されるまで（または、これら素子の第２の部分集合を検証対象から除外された状態で第１の部分集合がソフトプログラムされたと検証されるまで）ソフトプログラムされる。この集合がソフトプログラムされたと検証されたら、素子の第１部分集合をさらにソフトプログラミングすることを禁止し、一方で、素子の第２部分集合に対して追加のソフトプログラミングを実行する。この第２部分集合には、ソフトプログラミング速度の遅い素子を含まれることがある。この場合には、第１部分集合を検証対象から除外した状態で、この第２部分集合に対してソフトプログラミングの検証を実行すればよい。第２部分集合に対するソフトプログラミングと検証の動作は、これがソフトプログラムされたと検証されるまで継続することが可能である。どちらの部分集合がソフトプログラムと検証動作を受けているかによって、さまざまなステップサイズでソフトプログラミング信号のサイズを増加させるようにすることが可能である。
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【課題】 不揮発性半導体記憶素子がマトリックス状に配置されている仮想グラウンドアレイの半導体集積回路装置において、ビット線間およびワード線間のリーク電流を効率よく抑制する。
【解決手段】 ビット線ＢＬ１〜４である拡散層とワード線ＷＬ１〜３であるゲート電極に囲まれた領域にある半導体基板の表面上に、不揮発性半導体記憶素子とは分離された状態で、シリコン酸化膜を介してシリコン窒化膜（電荷トラップ層）を形成し、さらに基板全体をプラズマ雰囲気に晒すことで、このシリコン窒化膜に電子を意図的にトラップさせる。その結果、この領域の半導体基板表面には正電荷が蓄積状態となり、ビット線間およびワード線間のリーク電流を抑制することができる。 （もっと読む）

【課題】 メモリセルアレイの外周部に配置されたダミーセルのオフリークを抑制することで、従来に比べ高性能、低消費電力の半導体記憶装置を提供する。
【解決手段】 半導体基板中の第１導電型ウェル２ａ領域上に形成された複数のメモリセルを行列状に配置したメモリセルアレイと、メモリセルアレイの外周に配置された複数のダミーセルＤＣと、行方向に並ぶ複数のメモリセルの制御ゲート電極を共通に接続して形成されたワード線と、行方向に並ぶ複数のダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線ＤＷと、第１導電型ウェル２ａ内に形成された第２導電型拡散層１０ａとを備える。ここで、ダミーワード線は、第１の配線層１２を介して第２導電型拡散層と電気的に接続されるとともに、第１の配線層より上層の配線層１４を介して第１導電型ウェル２ａ領域または半導体基板に接続されている。 （もっと読む）

【課題】埋込型フローティングゲート構造のフラッシュメモリセル、及び、そのフラッシュメモリセルの製造方法を提供すること。
【解決手段】本発明は、埋め込み型フローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関し、本発明のフラッシュメモリセルは、半導体基板の上部に形成され、第１の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第２の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成され、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いトンネル酸化膜と、そして、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。ソースとドレインとのジャンクションの深さは、互いに異なるので、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同じであることができる。あるいは、フラッシュメモリセルのソースとドレインとのジャンクションの深さは、フローティングゲートの深さと同じであり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅かったり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことができる。 （もっと読む）

【課題】
マクロサイズを小さく抑えながら、高速に動作させることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】
第１メモリセル１０ａと、第２メモリセル１０ｂとを具備する不揮発性半導体記憶装置を用いる。第１メモリセル１０ａは半導体基板１上に設けられている。第２メモリセル１０ｂは、半導体基板１上に設けられ、第１メモリセル１０ａとワード線２方向で隣り合っている。第１メモリセル１０ａと第２メモリセル１０ｂとは、電荷蓄積領域が電荷をトラップするトラップ膜４である。第１メモリセル１０ａの第１拡散層７と第２メモリセル１０ｂの第２拡散層８とは、半導体基板１の厚み方向の高さが異なる。 （もっと読む）

【課題】コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト領域においてリーク電流を抑制する。
【解決手段】不揮発性半導体記憶装置は、複数の埋め込み拡散ビット線２と、埋め込み酸化膜と、複数のワード線５と、ワード線５とビット線２間領域との交差領域に形成された電荷保持膜からなる複数のメモリセルと、コンタクト７を上面に有する複数の拡散層８があり、複数のブロックに区分されたビット線２同士は拡散層８を介して電気的に接続されており、コンタクト領域となる拡散層８の近傍領域に形成されたビット線２間に形成された素子分離領域９とを備える。さらに、ビット線２上及び素子分離領域９上に跨り、側壁絶縁膜を有するダミーワード線１４を備え、側壁絶縁膜は、素子分離領域９と、埋め込み酸化膜と、ビット線２との境界領域上を覆う。 （もっと読む）

【課題】
マクロサイズを小さく抑えて、更なる高集積化を進めることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】
不揮発性半導体記憶装置は、半導体基板１と複数のメモリセル１０ａ、１０ｂとを具備する。半導体基板１は、複数の溝６を有する。複数のメモリセル１０ａ、１０ｂは、溝６の内面に沿い、溝６の深さ方向に一側面１７ａ、１７ｂにつき二以上並んでいる。複数のメモリセル１０ａ及び１０ｂは、ソースとして機能する第１拡散層７及び９ａと、ドレインとして機能する第２拡散層９ａ及び８とを備えていても良い。その場合、第１拡散層７及び９ａと第２拡散層９ａ及び８とは、溝６での深さ方向の高さが異なる。 （もっと読む）

【課題】 狭小ピッチで配線パターンを形成し、該配線パターンに接続するプラグを高い裕度で形成する。
【解決手段】 導電膜上に第１パターン１１を形成し、該第１パターン１１をトリムエッチングで細らせる。微細な第１パターン１１ａの周囲に自己整合的に閉ループの第２パターン１２を形成する。第２パターン１２を一部で分断して第３パターン１２ａを形成する。第３パターン１２ａをマスクとして導電膜をエッチングすることにより、配線パターン１３を形成する。配線パターン１３を層間絶縁膜で覆った後、配線パターン１３の屈曲した端部が露出するように開口１４を層間絶縁膜内に形成する。開口１４内に導電膜を埋め込みプラグを形成する。 （もっと読む）