不揮発性半導体装置
【課題】 周辺回路領域のコンパクト化を図ることができ、チップサイズのコンパクト化を図ることができる不揮発性半導体装置を提供する。
【解決手段】 半導体基板１と、半導体基板１の主表面上に形成された複数のメモリセルを含むメモリセル領域と、半導体基板１の主表面上に形成され、メモリセル領域の周囲の領域からメモリセル領域内に達する活性領域３ａと、活性領域３ａ上に第１ゲート絶縁膜７１を介して形成された第１ゲート１２ａと、活性領域上３ａに形成され、第１ゲート絶縁膜７１より厚い第２ゲート絶縁膜７２を介して形成され、第１ゲート１２ａより狭い第２ゲート１３ｂとを備える。
【解決手段】 半導体基板１と、半導体基板１の主表面上に形成された複数のメモリセルを含むメモリセル領域と、半導体基板１の主表面上に形成され、メモリセル領域の周囲の領域からメモリセル領域内に達する活性領域３ａと、活性領域３ａ上に第１ゲート絶縁膜７１を介して形成された第１ゲート１２ａと、活性領域上３ａに形成され、第１ゲート絶縁膜７１より厚い第２ゲート絶縁膜７２を介して形成され、第１ゲート１２ａより狭い第２ゲート１３ｂとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体装置に関する。
【背景技術】
【０００２】
一般に、不揮発性半導体装置は、フローティングゲートが形成されたメモリセル領域と、このメモリセル領域に隣接する周辺回路領域とを備えている。この周辺回路領域は、半導体基板の主表面に形成された活性領域と、この活性領域上に形成された複数のスイッチングトランジスタを備えている。近年、チップサイズの縮小化に伴い、周辺回路領域の面積を縮小する必要が生じ、スイッチングトランジスタの縮小化を図る必要が生じている。
【０００３】
その一方で、液晶表示装置のドライバの分野において、チップサイズの縮小化を目的として、ＬＤＤオフセット構造をもつＥＭＯＳトランジスタと、同じくＬＤＤオフセット構造からなりチャネル部にて両側のオフセットドレイン領域が接するほど小さなゲート長をもつＥＭＯＳトランジスタとを備えた、半導体集積回路が提案されている（特許文献１参照）。
【０００４】
この半導体集積回路においては、共役の関係にあるＥＭＯＳトランジスタのオフセットドレイン領域が、隣接する共役トランジスタ対のオフセットドレイン領域とチャネル領域で直接接続されているために、ゲート電極のＯＮ／ＯＦＦに関わらず、出力電圧を右隣接する共役トランジスタ対に伝えることができる。このため、ＤＭＯＳトランジスタの代わりにゲート長を小さくしたＥＭＯＳトランジスタを使用することで不要となったスペースに、共役トランジスタ対のＥＭＯＳトランジスタを配置することにより、チップサイズを縮小することができる。
【特許文献１】特開２００３−２５８１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、不揮発性半導体装置の周辺回路領域のコンパクト化を図るために、上記液晶表示装置のように、ゲート長を小さくしたスイッチングトランジスタを配置して、隣接するスイッチングトランジスタに電圧を伝える方法が考えられる。しかし、上記手法により、周辺回路領域のコンパクト化を図る手法によっても、近年のチップサイズのコンパクト化の要請に応え難いものとなっていた。
【０００６】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、周辺回路領域の面積を縮小することにより、チップサイズのコンパクト化が図られた不揮発性半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る不揮発性半導体装置は、半導体基板と、半導体基板の主表面上に形成された複数のメモリセルを含むメモリセル領域と、半導体基板の主表面上に形成され、メモリセル領域の周囲の領域からメモリセル領域内に達する活性領域と、活性領域上に第１ゲート絶縁膜を介して形成された第１ゲートと、活性領域上に形成され、第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して形成され、第１ゲートより狭い第２ゲートとを備える。
【発明の効果】
【０００８】
本発明に係る不揮発性半導体装置によれば、周辺回路領域のコンパクト化を図ることができ、チップサイズのコンパクト化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
図１から図３０を用いて、本発明に係る実施の形態について説明する。
（実施の形態１）
図１は、本実施の形態１に係る不揮発性半導体装置１００の平面図である。図１に示されるように、不揮発性半導体装置１００は、半導体基板１の主表面上に形成された複数のメモリセルを含むメモリセル領域２１と、半導体基板１の主表面上に形成されメモリセル領域２１の周囲の領域に形成された周辺回路領域２０Ａ，２０Ｂと、この周辺回路領域２０Ａ，２０Ｂ内に形成され、メモリセル領域２１内に達する活性領域３ａ〜３ｉとを備えている。
【００１０】
ここで、周辺回路領域２０Ａ、２０Ｂは、メモリセル領域２１の両側に配置されており、メモリセル領域２１に対して対象配置されている。そこで、周辺回路領域２０Ａ、２０Ｂについては、メモリセル領域２１の左側に配置された周辺回路領域２０Ａについて説明する。
【００１１】
周辺回路領域２０Ａは、帯状に形成され、一方向に向けて延在する複数の活性領域３ａ〜３ｄと、この活性領域３ａ〜３ｄ間に形成され、各活性領域３ａ〜３ｄを電気的に分離する分離領域２ａ〜２ｄと、これら活性領域３ａ〜３ｄおよび分離領域２ａ〜２ｄと交差する方向に延在する配線８ａ〜８ｄを備えている。分離領域２ａ〜２ｄは、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、半導体基板１に掘られた溝内に、例えば酸化シリコン（ＳｉＯ2等）のような絶縁膜が埋め込まれることで形成されている。なお、本実施の形態１においては、配線４ａ〜４ｄが４本とされ、活性領域３ａ〜３ｄも４本とされているが、これは、説明上の例示であり、この本数に限られない。
【００１２】
配線８ａ〜８ｄは、活性領域３ａ〜３ｄが延在する方向の幅が広く形成された幅広部１２ａ〜１２ｄと、この幅広部１２ａ〜１２ｄより幅が狭く形成された幅狭部１３ａ〜１３ｄとを備えている。
【００１３】
ここで、幅広部１２ａの幅のうち、活性領域３ａが延在する方向の幅ｌ１は、例えば、０．７μｍ以上１．１μｍ以下とされており、幅狭部１３ａの幅のうち、活性領域３ａが延在する方向の幅は、例えば、０．２μｍ以上０．６μｍ以下とされている。そして、活性領域３ａ上には、配線８ａの幅広部１２ａと、配線８ｂの幅狭部１３ｂと、配線８ｃの幅狭部１３ｃと、配線８ｄの幅狭部１３ｄとが配置されている。このため、活性領域３ａ上には、幅広部１２ａ（第１ゲート）をゲート電極として含む制御トランジスタ１０８ａと、幅狭部１３ｂ、１３ｃ、１３ｄ（第２ゲート）をゲート電極として含む複数のパストランジスタ１０８ｂ〜１０８ｄとが形成されている。
【００１４】
また、活性領域３ｂ上にも、同様に、幅狭部１３ａ、１３ｃ、１３ｄをゲート電極として含む複数のパストランジスタ１１８ａ、１１８ｃ、１１８ｄと、配線８ｂの幅広部１２ｂをゲート電極として含む制御トランジスタ１１８ｂとが形成されている。
【００１５】
さらに、活性領域３ｃ上にも、同様に、幅狭部１３ａ、１３ｂ、１３ｄをゲート電極として含む複数のパストランジスタ１２８ａ，１２８ｂ，１２８ｄと、幅広部１２ｃをゲート電極として含む制御トランジスタ１２８ｃとが形成されている。
【００１６】
また、活性領域３ｄ上にも、同様に、幅狭部１３ａ、１３ｂ、１３ｃをゲート電極として含む複数のパストランジスタ１３８ａ、１３８ｂ、１３８ｃと、幅広部１２ｄをゲート電極として含む制御トランジスタ１３８ｄとが形成されている。
【００１７】
すなわち、各活性領域３ａ〜３ｄ上には、それぞれ１つの制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄと、この制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄのゲート長より小さい複数のパストランジスタ１０８ｂ〜１０８ｄ、１１８ａ、１１８ｃ、１１８ｄ、１２８ａ、１２８ｂ、１２８ｄ、１３８ａ〜１３８ｃとが形成されている。
【００１８】
各配線８ａ〜８ｄの幅広部１２ａ、１２ｂ、１２ｃ、１２ｄは、活性領域３ａ〜３ｄが延在する方向に連設されておらず、互いにずれるように形成されている。このため、幅広部部１２ａ、１２ｂ、１２ｃ、１２ｄの両側には、幅狭部１３ａ、１３ｂ、１３ｃ、１３ｄが配置されており、幅狭部１３ａ、１３ｂ、１３ｃ、１３ｄと幅広部１２ａ、１２ｂ、１２ｃ、１２ｄとを近接させることにより、周辺回路領域２０Ａの面積が低減されている。
【００１９】
そして、配線８ａ〜８ｄの端部には、電圧が印加されるコンタクト部９ａ〜９ｄが形成されている。また、活性領域３ａ〜３ｄの端部のうち、メモリセル領域２１側の端部と対向する端部には、コンタクト部１０ａ〜１０ｄが形成されている。
【００２０】
図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、配線８ａは、複数の活性領域３ａ〜３ｄおよび複数の分離領域２ａ〜２ｄに亘って形成されている。そして、活性領域３ａの主表面と、配線８ａとの間には、例えば、シリコン酸化膜等から形成された制御トランジスタ１０８ａのゲート絶縁膜（第１ゲート絶縁膜）７１が形成されている。そして、半導体基板１の主表面のうち、活性領域３ｂ〜３ｄの主表面と、配線８ａとの間には、例えば、シリコン酸化膜から形成されたパストランジスタ１１８ａ、１２８ａ、１３８ａのゲート絶縁膜３４、３５、３６が形成されている。
【００２１】
ここで、ゲート絶縁膜７１の膜厚は、５ｎｍ以上７ｎｍ以下程度に形成されており、ゲート絶縁膜３４〜３６の膜厚は、２０ｎｍ以上３０ｎｍ以下程度に形成されている。すなわち、制御トランジスタ１０８ａのゲート絶縁膜７１は、パストランジスタ１１８ａ、１２８ａ，１３８ａのゲート絶縁膜３４、３５、３６より薄く形成されている。配線８ａの上面上には、メタルシリサイド膜３２と、コンタクト部９ａが形成されており、配線８ａの側面には、例えば、シリコン酸化膜から形成されたサイドウォール３１が設けられている。
【００２２】
図３は、図１のＩＩＩ−ＩＩＩ線の断面図である。この図３に示されるように、活性領域３ａにおける半導体基板１の主表面上には、コンタクト部１０ａと、制御トランジスタ１０８ａと、複数のパストランジスタ１０８ｂ〜１０８ｄが間隔を隔てて形成されている。制御トランジスタ１０８ａは、半導体基板１の主表面上に形成されたゲート絶縁膜７１と、このゲート絶縁膜７１上に形成されゲート電極としての幅広部１２ａと、半導体基板１内に形成されたＬＤＤ（Lightly Doped Drain）部６１、６２と、高濃度拡散層６０、６３と、幅広部１２ａの上面上に形成されたメタルシリサイド膜４０と、幅広部１２ａの側面に形成されたサイドウォール３１とを備えている。
【００２３】
また、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、ゲート電極としての幅狭部１３ｂ、１３ｃ、１３ｄと、半導体基板１の主表面上に形成されたゲート絶縁膜（第２ゲート絶縁膜）７２、７３、７４と、このゲート絶縁膜７２、７３、７４の上面上に形成され、半導体基板１内に形成されたＬＤＤ部６４、６５、６７、６８、８０、８１と、高濃度拡散層６３、６６、６９、８２と、幅狭部１３ｂ、１３ｃ、１３ｄ上に形成されたメタルシリサイド膜４１、４２、４３と、幅狭部１３ｂ、１３ｃ、１３ｄの側面に形成されたサイドウォール３１とを備えている。このように、同一の活性領域３ａ上に配置された制御トランジスタ１０８ａと、パストランジスタ１０８ｂ〜１０８ｄは、高濃度拡散層６３、６６、６９を共有して、連設されている。
【００２４】
そして、制御トランジスタ１０８ａのゲート長は、例えば、０．７μｍ以上１．１μｍ以下とされており、パストランジスタ１０８ｂ〜１０８ｄのゲート長は、０．２μｍ以上０．６μｍ以下とされている。なお、露出した半導体基板１の主表面上には、メタルシリサイド膜４４、４５、４６、４７、４８が形成されている。
【００２５】
図４は、例えば、図３に示す制御トランジスタ１０８ａと、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄとの各ゲート電極に印加された電圧と、各トランジスタが導通する電流量との関係を示したグラフである。この図４において、実線は、制御トランジスタ１０８ａの特性を示し、破線は、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄの特性を示すものである。この図４に示されるように、制御トランジスタ１０８ａは、ゲート電極に印加される電圧が１８Ｖ以上の場合には、良好に電流を通電する一方で、１８Ｖより小さくなると、急激に電流量が小さくなる。そして、ゲート電極に印加される電圧が０Ｖ程度の場合には、殆んど通電しないことが分かる。
【００２６】
そして、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、ゲート電極に印加される電圧が１８Ｖ以上の場合には、制御トランジスタ１０８ａと同様に電流量が多く、ゲート電極に印加される電圧が０Ｖとされた場合には、制御トランジスタ１０８ａより電流量が多く、良好に通電することが分かる。
【００２７】
すなわち、制御トランジスタ１０８ａがＯＦＦとなる電圧においても、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、良好に通電することが分かる。これは、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、制御トランジスタ１０８ｂよりゲート長が短いため、短チャネル効果により、制御トランジスタ１０８ｂのしきい値電圧よりしきい値電圧が低くなっているためである。ここで、短チャネル効果とは、ソースからドレインへ、ゲート電圧により制御される電子または正孔のキャリアが流れるが、チャネル長が短くなるとこのドレイン接合の空乏層広がりが無視できなくなる現象のことである。
【００２８】
図１において、メモリセル領域２１は、帯状の活性領域３ａ〜３ｄが延在する方向に向けて延びる複数のアシストゲート４ａ〜４ｈと、各アシストゲート４ａ〜４ｈ間に形成されたフローティングゲート６と、このフローティングゲート６上に形成されたコントロールゲート５ａ〜５ｅとを備えている。
【００２９】
アシストゲート４ａ〜４ｈは、例えば、多結晶シリコン膜からなり、アシストゲート４ａ〜４ｈが延在する方向と交差する方向の幅は、例えば、６５ｎｍ程度とされており、隣接するアシストゲート４ａ〜４ｈ間の間隔は、例えば、１１５ｎｍ程度とされている。
【００３０】
コントロールゲート５ａ〜５ｅは、アシストゲート４ａ〜４ｈと交差する方向に向けて延在しており、例えば、９０ｎｍ程度の間隔を隔てて形成されている。
【００３１】
アシストゲート４ａとアシストゲート４ｅとは、メモリセル領域２１のうち、周辺回路領域２０Ａ側の端部で、配線１１Ｌ１に連結されている。また、アシストゲート４ｄと、アシストゲート４ｈも、メモリセル領域２１のうち、周辺回路領域２０Ｂ側の端部で配線１１Ｌ２に連結されている。これら配線１１Ｌ１と配線１１Ｌ２には、それぞれアシストゲート４ａ、４ｅ、４ｄ、４ｈに電圧を印加する複数のコンタクト部１１ａ、１１ｈとが形成されている。そして、メモリセル領域２１のうち、配線１１Ｌ１と配線１１Ｌ２との間には、帯状のアシストゲート４ｂ、４ｃ、４ｆ、４ｇとが配置されている。
【００３２】
アシストゲート４ｃおよびアシストゲート４ｇは、周辺回路領域２０Ａ側の端部にコンタクト部１１ｃ、１１ｇが形成されている。また、同様に、アシストゲート４ｂおよびアシストゲート４ｇは、周辺回路領域２０Ｂ側の端部にコンタクト部１１ｂ、１１ｆが形成されている。
【００３３】
そして、図３に示された高濃度拡散層８２は、少なくとも、図１に示されたコンタクト部１１ａの下面側にまで延在している。また、活性領域３ｂにも、図３に示す高濃度拡散層８２と同様の高濃度拡散層が形成されており、この高濃度拡散層は、少なくとも、コンタクト部１１ｃの下面側にまで延在している。
【００３４】
図５は、図１のＩＶ−ＩＶ線における断面図である。この図５に示されるように、半導体基板１の主表面上には、絶縁膜９４が形成されている。そして、この絶縁膜９４上にアシストゲート４ａ〜４ｄが形成されており、このアシストゲート４ａ〜４ｄの側面には、絶縁膜９２および絶縁膜９１からなるサイドウォールがそれぞれ形成されている。そして、アシストゲート４ａ〜４ｄの上面上には、例えば窒化シリコン（Ｓｉ3Ｎ4等）からなるキャップ膜９５が形成されている。
【００３５】
そして、各アシストゲート４ａ〜４ｄ間には、アシストゲート４ａ〜４ｄより高く形成されたフローティングゲート６ｂ１〜６ｂ３が形成されている。このフローティングゲート６ｂ１〜６ｂ３は、アシストゲート４ａ〜４ｄが延在する方向と交差する方向の幅は、例えば、６５ｎｍ程度とされている。このフローティングゲート６ｂ１〜６ｂ３の上面およびキャップ膜９５の上面には、絶縁膜９０が形成されている。絶縁膜９０は、例えば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。
【００３６】
そして、この絶縁膜９０上には、コントロールゲート５ｂが形成されている。コントロールゲート５ｂは、例えば低抵抗な多結晶シリコンからなる導体膜５ｂ２と、導体膜５ｂ２よりも低抵抗な導体膜５ｂ１として、例えばタングステンシリサイド等のような高融点金属シリサイド膜とから構成されている。
【００３７】
このように構成された不揮発性半導体装置１００において、図６および図７を用いて、フローティングゲート６ｂ１に電気的情報を書き込む際の動作を説明する。図６は、書込み動作の際の断面図である。
【００３８】
図７は、書込み動作の際の平面図である。この図７に示されるように、配線８ａに１８Ｖ程度の電圧を印加する。そして、他の配線８ｂ、８ｃ、８ｄには、０Ｖ程度の電圧を印加する。
【００３９】
このように配線８ａ〜８ｄに電圧を印加すると、活性領域３ｂ上に形成された制御トランジスタ１０８ａのゲート電極に１８Ｖ程度の電圧が印加される一方で、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄのゲート電極には、０Ｖ程度の電圧が印加される。
【００４０】
ここで、図５に示すように、制御トランジスタ１０８ａのゲート電極に１８Ｖ程度の電圧が印加されると、制御トランジスタ１０８ａは、良好に電気を導通する。そして、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄのゲート電極に０Ｖ程度の電圧が印加されても、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、電流を導通する。このため、図３において、コンタクト部１０ａに印加された電圧が、高濃度拡散層６０から、制御トランジスタ１０８ａ、パストランジスタ１０８ｂ〜１０８ｄを介して、高濃度拡散層８２に伝達される。
【００４１】
そして、図６においてアシストゲート４ａに１Ｖ程度の電圧を印加すると共に、アシストゲート４ｂに７Ｖ程度の電圧を印加する。このようにアシストゲート４ａ、４ｂに電圧を印加すると、アシストゲート４ａ下の半導体基板１の主表面側には、反転層９７が形成され、アシストゲート４ｂ下の半導体基板１の主表面側には、反転層９８が形成される。
【００４２】
そして、図３および図６において、形成された反転層９７は、アシストゲート４ａの下面に形成される一方で、図３に示す高濃度拡散層８２は、アシストゲート４ａの下面側にまで延在しているため、高濃度拡散層８２と反転層９７とは、電気的に連結されている。これにより、反転層９７には、高濃度拡散層８２を介して、０Ｖ程度の電圧が印加される。
【００４３】
そして、図６に示す反転層９８に電圧を印加するには、配線８ｅに１８Ｖ程度の電圧を印加して、配線８ｆ〜８ｈに０Ｖ程度の電圧を印加する。このように、配線８ｅ〜８ｈに電圧が印加されることにより、活性領域３ｆの制御トランジスタ１０８ｅは、良好に電気を導通する。そして、パストランジスタ１０８ｆ〜１０８ｈも電気を導通する状態となり、コンタクト部１０ｆに印加された電圧が、反転層９８に印加される。これにより、反転層９８には、４Ｖ程度の電圧が印加される。さらに、図６において、選択されたコントロールゲート５ｂに１５Ｖ程度の電圧を印加する。
【００４４】
そして、反転層９７から反転層９８に電子が放出される際に、選択されたフローティングゲート６ｂ１内に電子が入り込み、電気情報が書き込まれる。なお、他のアシストゲート４ｃ、４ｄには、０Ｖ程度の電圧が印加され、アシストゲート４ｃ、４ｄ下に、反転層が形成されることが抑制されている。
【００４５】
ここで、配線８ｂ〜８ｄに、０Ｖ程度の電圧が印加されており、活性領域３ｂ〜３ｄ上に形成されたパストランジスタ１１８ａ〜１３８ｄは、電圧を伝達可能な状態となっている。
【００４６】
その一方で、活性領域３ｂ〜３ｄ上に形成された制御トランジスタ１１８ｂ、１２８ｃ、１３８ｄのゲート電極に０Ｖ程度の電圧が印加されており、電圧の伝達を抑制している。
【００４７】
このため、例えば、活性領域３ｃの延長上に形成されたアシストゲート４ｅ下にも、反転層が形成されるが、この形成された反転層に電圧が印加されることが抑制され、選択されたフローティングゲート６ｂ１以外のフローティングゲートに電気情報が書き込まれることが抑制されている。
【００４８】
図８および図９を用いて、不揮発性半導体装置１００の読出し動作について、説明する。図８は、読出し動作の際におけるメモリセル領域の断面図であり、図９は、読出し動作の際の平面図である。この図９に示されるように、配線８ａに１８Ｖ程度の電圧が印加され、他の配線８ｂ〜８ｄには、０Ｖ程度の電圧が印加される。このため、活性領域３ａ上の制御トランジスタ１０８ａは、電気を導通する状態となり、また、パスストランジスタ１０８ｂ〜１０８ｄも、電気を導通する状態となる。そして、配線８ｅに１８Ｖ程度の電圧が印加され、配線８ｆ〜８ｈには、０Ｖ程度の電圧が印加される。このため、活性領域３ｆ上の制御トランジスタ１０８ｅは、電気を導通する状態となり、また、パストランジスタ１０８ｆ〜１０８ｈも、電気を導通する状態となる。
【００４９】
そして、図８においアシストゲート４ａに５Ｖ程度の電圧が印加され、アシストゲート４ａ下の半導体基板１の主表面上には、反転層９７が形成される。また、アシストゲート４ｂに５Ｖ程度の電圧が印加され、アシストゲート４ｂ下の半導体基板１の主表面上には、反転層９８が形成される。そして、図９において、コンタクト部１０ａに印加された電圧が、制御トランジスタ１０８ａおよびパストランジスタ１０８ｂ〜１０８ｄを介して、図８に示す反転層９７に印加される。このため、反転層９７には、０Ｖ程度の電圧が印加される。また、図９において、コンタクト部１０ｆに印加された電圧が、制御トランジスタ１０８ｅおよびパストランジスタ１０８ｆ〜１０８ｈを介して、図８に示す反転層９８に電圧が印加される。そして、反転層９８に１Ｖ程度の電圧が印加される。
【００５０】
そして、選択されたフローティングゲート６ｂ１上に形成されたコントロールゲート５ｂに２Ｖ以上５Ｖ以下程度の電圧が印加される。図８において、選択されたフローティングゲート６ｂ１内に蓄積された電荷量により、しきい値電圧が変化するため、反転層９７と反転層９８との間に流れる電流量をセンシングすることにより、選択されたフローティングゲート６ｂ１内の電気的情報を読み出すことができる。
【００５１】
図１０を用いて、不揮発性半導体装置１００の消去動作について、説明する。図１０は、消去動作における断面図であり、この図１０に示すように、選択されたフローティングゲート６ｂ１上に配置されたコントロールゲート５ｂに−１６Ｖ程度の電圧を印加して、半導体基板１に正の電圧を印加する。これにより、フローティングゲート６ｂ１〜６ｂ３に蓄積された電気情報が一括に消去される。
【００５２】
このように構成された不揮発性半導体装置１００の製造方法について説明する。図１１は、不揮発性半導体装置１００の製造工程の第１工程を示す断面図である。この図１１に示されるように、Ｐ型のシリコン単結晶からなる半導体基板１の主表面上に複数の溝部と、複数の帯状の凸部とを形成する。これにより、凸部の上端面に活性領域３ａ〜３ｄとが形成される。図１２は、不揮発性半導体装置１００の第２工程を示す断面図である。この図２に示されるように、形成された溝部に、例えば、酸化シリコンからなる絶縁膜を埋め込み、分離領域２ａ〜２ｄを形成する。
【００５３】
図１３は、不揮発性半導体装置１００の第２工程における平面図である。この図１３に示されるように、メモリセル領域となる領域に形成された活性領域３Ａと、この活性領域３Ａの周囲から延在し、活性領域３Ａに連設された帯状の活性領域３ａ〜３ｉが形成される。そして、帯状の各活性領域３ａ〜３ｉ間には、それぞれ、分離領域２ａ〜２ｈが形成される。
【００５４】
図１４は、不揮発性半導体装置１００の第３工程を示す平面図である。この図１４に示されるように、半導体基板１の主表面上に、例えば、酸化シリコンからなる絶縁膜７０ａを形成する。図１５は、不揮発性半導体装置１００の第４工程を示す平面図である。この図１５に示されるように領域１２ａ１，１２ｂ１，１２ｃ１，１２ｄ１に形成された絶縁膜７０ａを除去して、半導体基板１を露出する。なお、領域１２ａ１，１２ｂ１，１２ｃ１，１２ｄ１は、図１に示す幅広部１２ａ，１２ｂ，１２ｃ，１２ｄに該当する部分である。図１６は、図１５のＸＶＩ−ＸＶＩ線における断面図である。この図１５に示されるように、図１に示す制御トランジスタ１０８ａが形成される領域では、半導体基板１が露出する。そして、活性領域３ｂ〜３ｄの上面上には、絶縁膜３４ａ１、３５ａ１、３６ａ１が形成される。
【００５５】
図１７は、不揮発性半導体装置１００の第５工程を示す平面図である。この図１７に示されるように、再度、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により、半導体基板１の主表面上に絶縁膜７０ｂを形成する。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。この図１８に示されるように、図１に示す制御トランジスタ１０８ａのゲート絶縁膜７１と、パストランジスタ１０８ｂ〜１０８ｄのゲート絶縁膜３４〜３６が形成される。このように、制御トランジスタ１０８ａのゲート絶縁膜７１は、その形成過程において一度エッチングが施されており、パストランジスタ１０８ｂ〜１０８ｄのゲート絶縁膜３４〜３６は、その形成過程において、エッチングがほどこされていない。このため、ゲート絶縁膜３４〜３６は、ゲート絶縁膜７１より厚く形成されている。
【００５６】
図１９は、不揮発性半導体装置１００の第６工程を示す平面図である。この図１９に示されるように、半導体基板１の主表面側に、例えば、低抵抗な多結晶シリコンを堆積し、その後、フォトリソグラフィ技術およびドライエッチング技術により、配線８ａ〜８ｄをパターニングする。図２０は、図１９のＸＸ−ＸＸ線における断面図である。この図２０に示されるように、半導体基板１の活性領域３ａの主表面上には、絶縁膜７０ｂが全面に形成されており図１に示す配線８ａの幅広部１２ａと、配線８ｂの幅狭部１３ｂと、配線８ｃの幅狭部１３ｃと、配線８ｄの幅狭部１３ｄとが、それぞれ間隔を隔てて形成される。そして、活性領域３ａの表面上に形成された絶縁膜７０ｂのうち、幅広部１２ａ下に形成されたゲート絶縁膜７１が最も薄く形成されている。すなわち、幅狭部１３ｂ〜１３ｄと、半導体基板１との間に形成された絶縁膜７２〜７４の厚みは、幅広部１２ａと半導体基板１との間に形成された絶縁膜７１の厚みより、厚く形成されている。
【００５７】
図２１は、不揮発性半導体装置１００の第７工程を示す断面図である。この図２１において、まず、配線８ａ〜８ｄの表面に表面保護酸化膜を形成する。そして、イオン注入により、ｎ-型の半導体領域であるＬＤＤ部６１、６２を幅広部７１の端部近傍に形成する。また、同様に、幅狭部１３ｂ〜１３ｄの端部近傍に、ＬＤＤ部６４、６５、６７、６８、８０、８１を形成する。このようにＬＤＤ部を形成した後に、絶縁膜を半導体基板１の主表面上に堆積し、エッチバックを施すことにより、幅広部１２ａおよび幅狭部１３ｂ〜１３ｄの側面にサイドウォール３１を形成する。そして、この際、半導体基板１の主表面上に形成された７０ｂも同時にエッチングされ、半導体基板１が露出する。その後、高濃度拡散層６０、６３、６６、６９、８２を形成する。このようにして、活性領域３ａ上に制御トランジスタ１０８ａと、パストランジスタ１０８ｂ〜１０８ｄが形成される。
【００５８】
図２２は、不揮発性半導体装置１００の第８工程を示す断面図である。この図２２において、半導体基板１の主表面上に高融点金属薄膜を形成して、シリサイド化する。これにより、制御トランジスタ１０８ａおよびパストランジスタ１０８ｂ〜１０８ｄのゲート電極上のメタルシリサイド膜４０〜４３と、露出した半導体基板１の主表面上のメタルシリサイド膜４４、４５、４６、４７、４８とが自己生成的に形成される。そして、層間絶縁膜３０を堆積し、コンタクト部１０ａを形成する。
【００５９】
このような製造工程を経ることにより、図１に示す不揮発性半導体装置１００が形成される。
【００６０】
図１において、周辺回路領域２０Ａ、２０Ｂ内に形成されたパストランジスタ１０８ｂ〜１３８ｇのゲート絶縁膜は、制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄ、１０８ｅ、１１８ｆ、１２８ｇ、１３８ｈのゲート絶縁膜より厚く形成されている。
【００６１】
これにより、パストランジスタ１０８ｂ〜１３８ｇのゲート絶縁膜のしきい値電圧は、高くなる傾向をたどる。そこで、パストランジスタ１０８ｂ〜１３８ｇのゲート電極を狭く形成することにより、パストランジスタ１０８ｂ〜１３８ｇのしきい値電圧の上昇を抑制している。これにより、パストランジスタのしきい値電圧を、制御トランジスタのしきい値電圧より低くしている。
【００６２】
この結果、パストランジスタ１０８ｂ〜１３８ｇのゲート長を狭くすることができ、パストランジスタ１０８ｂ〜１３８ｇの面積を低減することができる。
【００６３】
すなわち、パストランジスタ１０８ｂ〜１０８ｈのゲート絶縁膜と、制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄのゲート絶縁膜とを同じ厚みで形成した場合よりも、パストランジスタ１０８ｂ〜１０８ｈのゲート長を小さく形成することができ、パストランジスタ１０８ｂ〜１０８ｈをコンパクトに構成することができる。これにより、配線８ａ〜８ｄ同士の間隔をさらに狭めることができ、周辺回路領域２０Ａ、２０Ｂの面積を縮小することができ、チップ面積をさらに、小さくすることができる。
【００６４】
また、制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄおよびパストランジスタ１０８ｂ〜１０８ｈは、導体膜をパターニングすることにより、形成することができるので、製造工程の簡略化も図ることができる。
【００６５】
さらに、一度のパターニングにより制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄおよびパストランジスタ１０８ｂ〜１０８ｈを形成することができるので、多数のパターン余裕を取る必要が無く、周辺回路領域２０Ａ，２０Ｂのコンパクト化を図ることができる。
【００６６】
なお、本実施の形態１においては、配線８ａ〜８ｉには、１つの幅広部１２ａ〜１２ｈが形成されているが、これに限られない。図３０は、本実施の形態１に係る不揮発性半導体装置１００の変形例を示す平面図である。この図３０に示すように、配線８ｃは、活性領域３ａ上に形成された幅広部１２ａと、活性領域３ｃ上に形成された幅広部１２ｃとを備えている。また、配線８ｄは、活性領域３ａ上に形成された幅広部１２ｂと、活性領域３ｄ上に形成された幅広部１２ｄとを備えている。このように、配線８ｃ〜８ｆは、間隔を隔てて形成された幅広部１２ａ〜１２ｈと、これら幅広部１２ａ〜１２ｈ間に配置され、幅広部１２ａ〜１２ｈより幅が狭く形成された幅狭部１３ｃ〜１３ｆとを備えている。
【００６７】
これにより、配線８ｃ、８ｄには、複数の制御トランジスタ１０８ｃ、１２８ｃ、１１８ｄ、１３８ｄと、パストランジスタ１１８ｃ、１３８ｃ、１０８ｄ、１２８ｄとを備えている。なお、配線８ｅ，８ｆも、同様に、複数の制御トランジスタ１０８ｅ、１２８ｅ、１１８ｆ、１３８ｆと、パストランジスタ１１８ｅ、１３８ｅ、１０８ｆ、１２８ｆとを備えている。
【００６８】
そして、各活性領域３ａ〜３ｄ上には、１つの制御トランジスタ１０８ｃ、１２８ｃ、１１８ｄ、１３８ｄと、パストランジスタ１１８ｃ、１３８ｃ、１０８ｄ、１２８ｄとが形成されている。ここで、例えば、配線８ｃに１８Ｖ程度の電圧を印加すると共に、配線８ｄに０Ｖ程度の電圧を印加と、制御トランジスタ１０８ｃおよび制御トランジスタ１２８ｃは、ＯＮ状態となる。そして、パストランジスタ１０８ｄおよびパストランジスタ１２８ｄも、電流および電圧を伝達可能な状態となる。このため、活性領域３ａおよび活性領域３ｃとは、コンタクト部１０ａとコンタクト部１０ｃに印加された電圧をメモリセル領域２１に伝達可能な状態となる。
【００６９】
このように、図３０に示された例においては、各配線８ｃ〜８ｆが各活性領域３ａ〜３ｈの通電状態を制御する。このため、１つの配線８ｃ〜８ｆが１つの活性領域３ａ〜３ｈの通電状態を制御する場合と比較すると、配線８ｃ〜８ｆの本数を低減することができ、周辺回路領域２０Ａ、２０Ｂの面積を低減することができる。
【００７０】
（実施の形態２）
図２３から図２９を用いて、本実施の形態２に係る不揮発性半導体装置２００について説明する。図２３は、本実施の形態２に係る不揮発性半導体装置２００の平面図である。この図２３に示されるように、周辺回路領域２０Ａ、２０Ｂには、メモリセル領域２１に向けて延在する複数の帯状の活性領域３ａ〜３ｉが形成されている。そして、この活性領域３ａ〜３ｉ上に形成され、活性領域３ａ〜３ｉと交差する方向に延在する配線５８ａ〜５８ｈが形成されている。図２４は、周辺回路領域２０Ａの詳細を示す平面図である。この図２４に示されるように、分離領域２ａは、隣接する活性領域３ａおよび活性領域３ｂに向けて突出する突出部２ａ１〜２ａ６が形成されている。また、同様に、分離領域２ｂ〜２ｄにも、突出部２ｂ１〜２ｂ６、２ｃ１〜２ｃ６、２ｄ１〜２ｄ６が形成されている。
【００７１】
このため、活性領域３ａのうち、配線５８ｂ〜５８ｄと交差する領域３ａ２〜３ａ４は、配線５８ａと交差する領域３ａ１より、配線５８ａ〜５８ｄが延在する方向の幅が、狭く形成されている。
【００７２】
また、活性領域３ｂのうち、配線５８ａ，５８ｃ，５８ｄと交差する領域３ｂ１、３ｂ３、３ｂ４は、配線５８ｂと交差する領域３ｂ２よりも、配線５８ａ〜５８ｄが延在する方向の幅が狭く形成されている。
【００７３】
そして、活性領域３ｃのうち、配線５８ａ，５８ｂ，５８ｄと交差する領域３ｃ１、３ｃ２、３ｃ４は、配線５８ｃと交差する領域３ｃ３よりも、配線５８ａ〜５８ｄが延在する方向の幅が狭く形成されている。
【００７４】
さらに、活性領域３ｄのうち、配線５８ａ，５８ｂ，５８ｃと交差する領域３ｄ１、３ｄ２、３ｄ３は、配線５８ｃと交差する領域３ｄ４よりも、配線５８ａ〜５８ｄが延在する方向の幅が狭く形成されている。
【００７５】
すなわち、活性領域３ａは、配線５８ａ〜５８ｄが延在する方向の幅が分離領域２ａにより狭められた領域３ａ２〜３ａ４と、この領域３ａ２〜３ａ４より幅が広い３ａ１とを備えている。そして、活性領域３ｂ〜３ｄも、活性領域３ａと同様に構成されている。また、各活性領域３ａ〜３ｄ上に形成された、配線５８ａ〜５８ｄが延在する方向の幅が広く形成された領域３ａ１，３ｂ２，３ｃ３，３ｄ４は、各活性領域３ａ〜３ｄにそれぞれ１つずつ形成されている。
【００７６】
そして、活性領域３ａ上には、領域３ａ１と配線５８ａとを含む制御トランジスタ１５８ａと、領域３ａ２と配線５８ｂとを含むパストランジスタ１５８ｂと、領域３ａ３と配線５８ｃとを含むパストランジスタ１５８ｃと、領域３ａ３と配線５８ｃとを含むパストランジスタ１５８ｄとが形成されている。
【００７７】
また、活性領域３ｂ上には、領域３ｂ２と配線５８ｂとを含む制御トランジスタ１６８ｂと、領域３ｂ１と配線５８ａとを含むパストランジスタ１６８ａと、領域３ｂ３と配線５８ｃとを含むパストランジスタ１６８ｃと、領域３ｂ４と配線５８ｄとを含むパストランジスタ１６８ｄとが形成されている。
【００７８】
さらに、活性領域３ｃ上には、領域３ｃ３と配線５８ｃとを含む制御トランジスタ１７８ｃと、領域３ｃ１と配線５８ａとを含むパストランジスタ１７８ａと、領域３ｃ２と配線５８ｂとを含むパストランジスタ１７８ｂと、領域３ｃ４と配線５８ｄとを含むパストランジスタ１７８ｄとが形成されている。
【００７９】
また、活性領域３ｄ上には、領域３ｄ４と配線５８ｄとを含む制御トランジスタ１８８ｄと、領域３ｄ１と配線５８ａとを含むパストランジスタ１８８ａと、領域３ｄ２と配線５８ｂとを含むパストランジスタ１８８ｂと、領域３ｄ３と配線５８ｃとを含むパストランジスタ１８８ｃとが形成されている。
【００８０】
ここで、活性領域３ａ上に形成されたパストランジスタ１５８ｂ、１５８ｃ、１５８ｄのチャネル幅は、活性領域３ａと配線５８ａとの交差領域に形成された制御トランジスタ１５８ａのチャネル幅より狭く形成されている。
【００８１】
また、活性領域３ｂ上に形成されたパストランジスタ１６８ａ，１６８ｃ，１６８ｄのチャネル幅は、活性領域３ｂと配線５８ｂとの交差領域に形成された制御トランジスタ１６８ｂのチャネル幅より狭く形成されている。
【００８２】
さらに、活性領域３ｃ上に形成されたパストランジスタ１７８ａ、１７８ｂ，１７８ｄは、活性領域３ｃと配線５８ｃとの交差領域に形成された制御トランジスタ１７８ｃより、チャネル幅が狭く形成されている。
【００８３】
また、活性領域３ｄ上に形成されたパストランジスタ１８８ａ，１８８ｂ，１８８ｃは、活性領域３ｄと配線５８ａ、５８ｂ、５８ｃとの交差領域に形成された制御トランジスタ１８８ｄより、チャネル幅が狭く形成されている。
【００８４】
図２５は、周辺回路領域２０Ｂの詳細な平面図である。この図２５に示されるように、活性領域３ｆ上に形成されたパストランジスタ１５８ｆ、１５８ｇ、１５８ｈは、制御トランジスタ１５８ｅより、チャネル幅が狭く形成されている。また、活性領域３ｇ上に形成されたパストランジスタ１６８ｅ，１６８ｇ，１６８ｈは、制御トランジスタ１６８ｆより、チャネル幅が狭く形成されている。さらに、活性領域３ｈ上に形成されたパストランジスタ１７８ｅ，１７８ｆ、１７８ｈは、制御トランジスタ１７８ｇより、チャネル幅が狭く形成されている。また、活性領域３ｉ上に形成されたパストランジスタ１８８ｅ，１８８ｆ，１８８ｇは、制御トランジスタ１８８ｈより、チャネル幅が狭く形成されている。
【００８５】
図２６は、図２３のＸＸＶＩ−ＸＸＶＩ線における断面図である。この図２６に示されるように、半導体基板１側には、複数の凹凸部が形成され、分離領域２ａ〜２ｄと、活性領域３ａ〜３ｄとが形成されている。
【００８６】
そして、配線５８ａに沿って、制御トランジスタ１５８ａと、パストランジスタ１６８ａ、１７８ａ、１８８ａとが形成されている。
【００８７】
ここで、配線５８（第１ゲート）をゲート電極として含む制御トランジスタ１５８ａのゲート絶縁膜７１の膜厚は、は、配線５８ａ（第２ゲート）をゲート電極として含むパストランジスタ１６８ａ、１７８ａ、１８８ａのゲート絶縁膜３４、３５、３６の膜厚より薄く形成されている。
【００８８】
例えば、ゲート絶縁膜（第１ゲート絶縁膜）７１の膜厚は、５ｎｍ以上７ｎｍ以下程度とされ、ゲート絶縁膜（第２ゲート絶縁膜）３４、３５、３６は、２０ｎｍ以上３０ｎｍ以下程度となるように形成されている。
【００８９】
そして、パストランジスタ１６８ａ、１７８ａ、１８８ａのチャネル幅は、例えば、０．２μｍ以上０．６μｍ以下とされ、制御トランジスタ１５８ａのチャネル幅は、例えば、０．７μｍ以上１．１μｍ以下とされている。
【００９０】
すなわち、パストランジスタ１６８ａ、１７８ａ、１８８ａのチャネル幅は、制御トランジスタ１５８ａのゲート幅より狭く形成されている。
【００９１】
図２７は、図２３のＸＸＶＩＩ−ＸＸＶＩＩ線における断面図である。この図２３に示されるように、活性領域３ａ上には、制御トランジスタ１５８ａと、パストランジスタ１５８ｂ〜１５８ｄとが形成されている。ここで、図２３に示す配線５８ａ〜５８ｄの幅は、いずれも同じように形成されているため、制御トランジスタ１５８ａおよびパストランジスタ１５８ｂ〜１５８ｄのゲート長はいずれも同じものとなっている。
【００９２】
そして、活性領域３ａ上に形成されたパストランジスタ１５８ｂ〜１５８ｄのゲート絶縁膜７２、７３、７４は、制御トランジスタ１５８ａのゲート絶縁膜７１より厚く形成されている。
【００９３】
図２８は、図２７に示すパストランジスタ１５８ｂ〜１５８ｄおよび制御トランジスタ１５８ａのゲート電極に印加される電圧と、電流量との関係を示したグラフである。
【００９４】
このグラフにおいて、破線は、パストランジスタ１５８ｂ〜１５８ｄの特性を示すものであり、実線は、制御トランジスタ１５８ａの特性を示すものである。
【００９５】
そして、グラフに示すように、制御トランジスタ１５８ａは、ゲート電極に印加される電圧が１８Ｖ程度の場合には、良好に電流を導通し、電圧を良好に伝達する。そして、制御トランジスタ１５８ａのゲート電極に印加される電圧が０Ｖ程度となると、制御トランジスタ１５８ａは、電気を導通させ難くなり、電圧の伝達も抑えられる。
【００９６】
パストランジスタ１５８ｂ〜１５８ｄにおいては、ゲート電極に印加される電圧が０Ｖより大きい場合には、電流および電圧を良好に伝達する。
【００９７】
パストランジスタ１５８ｂ〜１５８ｄのゲート電極に印加される電圧が０Ｖより小さくなると、パストランジスタ１５８ｂ〜１５８ｄは、通電する電流量が漸次減少する。
【００９８】
そして、パストランジスタ１５８ｂ〜１５８ｄのゲート電極に印加される電圧が−３Ｖ程度となると、パストランジスタ１５８ｂ〜１５８ｄを導通する電流量と、制御トランジスタ１５８ａを導通する電流量とが一致し、いずれも、電流の導通量が低減されている。
【００９９】
すなわち、パストランジスタ１５８ｂ〜１５８ｄは、図２３、図２６および図２７に示されるように、制御トランジスタ１５８ａのチャネル幅より狭く形成されているため、逆狭チャネル効果により、制御トランジスタ１５８ａよりしきい値電圧が低いものとなっている。ここで、逆狭チャネル効果とは、チャネル幅が小さくなるに従ってしきい値電圧が小さくなり、オフ電流が増加する現象のことである。
【０１００】
このため、制御トランジスタ１５８ａのゲート電極と、制御トランジスタ１５８ｂ〜１５８ｄとのゲート電極とに、同電圧を印加した場合においても、０Ｖ近傍においては、パストランジスタ１５８ｂ〜１５８ｄは、電流を良好に導通する一方で、制御トランジスタ１５８ａが導通する電流量は、低減される。
【０１０１】
このように構成された不揮発性半導体装置２００の書込み動作について説明する。
まず、図２３において、アシストゲート４ａに例えば、１Ｖ程度の電圧を印加して、アシストゲート４ａ下の半導体基板の主表面側に反転層を形成する。そして、配線５８ａに１８Ｖ程度の電圧を印加すると共に、配線５８ｂ〜５８ｄに０Ｖ程度の電圧を印加する。図２４に示された制御トランジスタ１５８ａおよびパストランジスタ１５８ｂ〜１５８ｄは、図２８に示されるように、電圧および電流を良好に伝達するようになる。
【０１０２】
これにより、図２７において、コンタクト部１０ａに印加された電圧が、制御トランジスタ１５８ａおよびパストランジスタ１５８ｂ〜１５８ｄを介して、図２３に示すアシストゲート４ａ下に形成された反転層に、例えば、０Ｖ程度の電圧が印加される。同様に、アシストゲート４ｂの例えば、７Ｖ程度の電圧を印加して、アシストゲート４ｂ下の半導体基板の主表面上に反転層を形成して、配線５８ｅに１８Ｖ程度の電圧を印加すると共に、配線５８ｆ〜５８ｈに０Ｖ程度の電圧を印加する。これにより、アシストゲート４ｂ下に形成された反転層に、例えば、４Ｖ程度の電圧が、活性領域３ｆを介してコンタクト部１０ｆから印加される。そして、コントロールゲート５ｂに１５Ｖ程度の電圧を印加することにより、フローティングゲート６ｂ１内に電気的情報が書き込まされる。
【０１０３】
また、待機状態においては、図２３において、配線５８ａ〜５８ｈに−３Ｖ程度の電圧を印加する。
【０１０４】
このように、配線５８ａ〜５８ｈに−３Ｖ程度の電圧を印加すると、図２８において、制御トランジスタおよびパストランジスタは、電流および電圧の伝達を低減する。
【０１０５】
このため、待機状態において、リーク電流が生じ難く、消費電力量を低減することができる。
【０１０６】
本実施の形態２に係る不揮発性半導体装置２００においては、図２６に示すように、パストランジスタ１６８ａ、１７８ａ，１８８ａのチャネル幅を０．２μｍ以上０．６μｍ以下としている。
【０１０７】
このように、パストランジスタのチャネル幅が短いため、逆狭チャネル効果により、パストランジスタ１６８ａ、１７８ａ，１８８ａのしきい値電圧が制御トランジスタ１５８ａより小さくなっている。
【０１０８】
これにより、図２３において、配線５８ａ〜５８ｈに印加する電圧を調整することにより、活性領域３ａ〜３ｉの導電状態を制御することができる。
【０１０９】
そして、パストランジスタのチャネル幅が狭く形成されているので、図２６において、隣接する制御トランジスタ１５８ａおよびパストランジスタ１６８ａ、１７８ａ，１８８ａ同士の間隔を小さくすることができる。これにより、図２３において、周辺回路領域２０Ａ，２０Ｂの面積を縮小化することができる。
【０１１０】
ここで、図２７において、パストランジスタ１５８ｂ〜１５８ｄのゲート絶縁膜７２〜７４は、制御トランジスタ１５８ａのゲート絶縁膜７１より厚く形成されている。
【０１１１】
このため、パストランジスタ１５８ｂ〜１５８ｄのしきい値電圧は、高くなりやすい。そこで、図２５に示すように、パストランジスタ１５８ｂ〜１５８ｄのチャネル幅を狭くすることにより、さらに逆狭チャネル効果を顕著化させて、パストランジスタ１５８ｂ〜１５８ｄのしきい値電圧の上昇を抑制している。
【０１１２】
この結果、パストランジスタ１５８ｂ〜１５８ｄの機能を確保しつつ、コンパクトに構成することができる。
【０１１３】
これに伴い、周辺回路領域２０Ａ、２０Ｂの面積を小さくすることができ、チップサイズのコンパクト化を図ることができる。
【０１１４】
図２９は、本実施の形態２に係る不揮発性半導体装置２００の他の例を示す平面図である。この不揮発性半導体装置２００においても、周辺領域２０Ａと、周辺回路領域２０Ｂとは、同様の構成とされている。
【０１１５】
分離領域２０Ａ内に形成された活性領域３ａ、３ｂ、３ｃ、３ｄは、分離領域２ａ、２ｂ、２ｃ、２ｄにより幅が狭められた領域３ａ４、３ｂ３、３ｃ４、３ｄ３と、この領域３ａ４より幅が広い領域３ａ３、３ｂ４、３ｃ３、３ｃ４とを備えている。
【０１１６】
そして、配線５８ｃは、複数の幅の広い領域３ａ３，３ｃ３上に亘って形成されている。また、配線５８ｄも同様に、複数の幅の広い領域３ｂ４，３ｄ４上に亘って形成されている。これにより、配線５８ｃ〜５８ｆは、複数の制御トランジスタと、複数のパストランジスタとを備えている。
【０１１７】
そして、例えば、配線５８ｃに１８Ｖ程度の電圧を印加して、配線５８ｄに０Ｖ程度の電圧を印加すると、活性領域３ａおよび活性領域３ｃは、電流および電圧を伝達可能な状態となる。
【０１１８】
このように、図２９に示された例においては、配線５８ｃ〜５８ｆは、複数の活性領域３ａ〜３ｈの通電状態を制御するため、配線数を低減することができる。このため、周辺回路領域２０Ａ、２０Ｂの面積を小さく低減することができ、チップササイズの縮小化を図ることができる。
【０１１９】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２０】
本発明は、不揮発性半導体装置に好適である。
【図面の簡単な説明】
【０１２１】
【図１】実施の形態１に係る不揮発性半導体装置の平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線の断面図である。
【図４】ゲート電極に印加された電圧と、各トランジスタが導通する電流量との関係を示したグラフである。
【図５】図１のＩＶ−ＩＶ線における断面図である。
【図６】書込み動作の際の断面図である。
【図７】書込み動作の際の平面図である。
【図８】読出し動作の際におけるメモリセル領域の断面図である。
【図９】読出し動作の際の平面図である。
【図１０】消去動作における断面図である。
【図１１】不揮発性半導体装置の製造工程の第１工程を示す断面図である。
【図１２】不揮発性半導体装置の第２工程を示す断面図である。
【図１３】不揮発性半導体装置の第２工程における平面図である。
【図１４】不揮発性半導体装置の第３工程を示す平面図である。
【図１５】不揮発性半導体装置の第４工程を示す平面図である。
【図１６】図１５のＸＶＩ−ＸＶＩ線における断面図である。
【図１７】不揮発性半導体装置の第５工程を示す平面図である。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。
【図１９】不揮発性半導体装置の第６工程を示す平面図である。
【図２０】図１９のＸＸ−ＸＸ線における断面図である。
【図２１】不揮発性半導体装置の第７工程を示す断面図である。
【図２２】不揮発性半導体装置の第８工程を示す断面図である。
【図２３】実施の形態２に係る不揮発性半導体装置の平面図である。
【図２４】周辺回路領域の詳細を示す平面図である。
【図２５】周辺回路領域の詳細な平面図である。
【図２６】図２３のＸＸＶＩ−ＸＸＶＩ線における断面図である。
【図２７】図２３のＸＸＶＩＩ−ＸＸＶＩＩ線における断面図である。
【図２８】ゲート電極に印加される電圧と、電流量との関係を示したグラフである。
【図２９】実施の形態２に係る不揮発性半導体装置の他の例を示す平面図である。
【図３０】実施の形態１に係る不揮発性半導体装置の変形例を示す平面図である。
【符号の説明】
【０１２２】
１ 半導体基板、２ａ 分離領域、４ａ アシストゲート、５ａ コントロールゲート、６ フローティングゲート、８ａ 配線、９ａ コンタクト部、２０Ａ，２０Ｂ 周辺回路領域、２１ メモリセル領域、１０８ｂ パスストランジスタ、１０８ａ 制御トランジスタ。
【技術分野】
【０００１】
本発明は、不揮発性半導体装置に関する。
【背景技術】
【０００２】
一般に、不揮発性半導体装置は、フローティングゲートが形成されたメモリセル領域と、このメモリセル領域に隣接する周辺回路領域とを備えている。この周辺回路領域は、半導体基板の主表面に形成された活性領域と、この活性領域上に形成された複数のスイッチングトランジスタを備えている。近年、チップサイズの縮小化に伴い、周辺回路領域の面積を縮小する必要が生じ、スイッチングトランジスタの縮小化を図る必要が生じている。
【０００３】
その一方で、液晶表示装置のドライバの分野において、チップサイズの縮小化を目的として、ＬＤＤオフセット構造をもつＥＭＯＳトランジスタと、同じくＬＤＤオフセット構造からなりチャネル部にて両側のオフセットドレイン領域が接するほど小さなゲート長をもつＥＭＯＳトランジスタとを備えた、半導体集積回路が提案されている（特許文献１参照）。
【０００４】
この半導体集積回路においては、共役の関係にあるＥＭＯＳトランジスタのオフセットドレイン領域が、隣接する共役トランジスタ対のオフセットドレイン領域とチャネル領域で直接接続されているために、ゲート電極のＯＮ／ＯＦＦに関わらず、出力電圧を右隣接する共役トランジスタ対に伝えることができる。このため、ＤＭＯＳトランジスタの代わりにゲート長を小さくしたＥＭＯＳトランジスタを使用することで不要となったスペースに、共役トランジスタ対のＥＭＯＳトランジスタを配置することにより、チップサイズを縮小することができる。
【特許文献１】特開２００３−２５８１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、不揮発性半導体装置の周辺回路領域のコンパクト化を図るために、上記液晶表示装置のように、ゲート長を小さくしたスイッチングトランジスタを配置して、隣接するスイッチングトランジスタに電圧を伝える方法が考えられる。しかし、上記手法により、周辺回路領域のコンパクト化を図る手法によっても、近年のチップサイズのコンパクト化の要請に応え難いものとなっていた。
【０００６】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、周辺回路領域の面積を縮小することにより、チップサイズのコンパクト化が図られた不揮発性半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る不揮発性半導体装置は、半導体基板と、半導体基板の主表面上に形成された複数のメモリセルを含むメモリセル領域と、半導体基板の主表面上に形成され、メモリセル領域の周囲の領域からメモリセル領域内に達する活性領域と、活性領域上に第１ゲート絶縁膜を介して形成された第１ゲートと、活性領域上に形成され、第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して形成され、第１ゲートより狭い第２ゲートとを備える。
【発明の効果】
【０００８】
本発明に係る不揮発性半導体装置によれば、周辺回路領域のコンパクト化を図ることができ、チップサイズのコンパクト化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
図１から図３０を用いて、本発明に係る実施の形態について説明する。
（実施の形態１）
図１は、本実施の形態１に係る不揮発性半導体装置１００の平面図である。図１に示されるように、不揮発性半導体装置１００は、半導体基板１の主表面上に形成された複数のメモリセルを含むメモリセル領域２１と、半導体基板１の主表面上に形成されメモリセル領域２１の周囲の領域に形成された周辺回路領域２０Ａ，２０Ｂと、この周辺回路領域２０Ａ，２０Ｂ内に形成され、メモリセル領域２１内に達する活性領域３ａ〜３ｉとを備えている。
【００１０】
ここで、周辺回路領域２０Ａ、２０Ｂは、メモリセル領域２１の両側に配置されており、メモリセル領域２１に対して対象配置されている。そこで、周辺回路領域２０Ａ、２０Ｂについては、メモリセル領域２１の左側に配置された周辺回路領域２０Ａについて説明する。
【００１１】
周辺回路領域２０Ａは、帯状に形成され、一方向に向けて延在する複数の活性領域３ａ〜３ｄと、この活性領域３ａ〜３ｄ間に形成され、各活性領域３ａ〜３ｄを電気的に分離する分離領域２ａ〜２ｄと、これら活性領域３ａ〜３ｄおよび分離領域２ａ〜２ｄと交差する方向に延在する配線８ａ〜８ｄを備えている。分離領域２ａ〜２ｄは、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、半導体基板１に掘られた溝内に、例えば酸化シリコン（ＳｉＯ2等）のような絶縁膜が埋め込まれることで形成されている。なお、本実施の形態１においては、配線４ａ〜４ｄが４本とされ、活性領域３ａ〜３ｄも４本とされているが、これは、説明上の例示であり、この本数に限られない。
【００１２】
配線８ａ〜８ｄは、活性領域３ａ〜３ｄが延在する方向の幅が広く形成された幅広部１２ａ〜１２ｄと、この幅広部１２ａ〜１２ｄより幅が狭く形成された幅狭部１３ａ〜１３ｄとを備えている。
【００１３】
ここで、幅広部１２ａの幅のうち、活性領域３ａが延在する方向の幅ｌ１は、例えば、０．７μｍ以上１．１μｍ以下とされており、幅狭部１３ａの幅のうち、活性領域３ａが延在する方向の幅は、例えば、０．２μｍ以上０．６μｍ以下とされている。そして、活性領域３ａ上には、配線８ａの幅広部１２ａと、配線８ｂの幅狭部１３ｂと、配線８ｃの幅狭部１３ｃと、配線８ｄの幅狭部１３ｄとが配置されている。このため、活性領域３ａ上には、幅広部１２ａ（第１ゲート）をゲート電極として含む制御トランジスタ１０８ａと、幅狭部１３ｂ、１３ｃ、１３ｄ（第２ゲート）をゲート電極として含む複数のパストランジスタ１０８ｂ〜１０８ｄとが形成されている。
【００１４】
また、活性領域３ｂ上にも、同様に、幅狭部１３ａ、１３ｃ、１３ｄをゲート電極として含む複数のパストランジスタ１１８ａ、１１８ｃ、１１８ｄと、配線８ｂの幅広部１２ｂをゲート電極として含む制御トランジスタ１１８ｂとが形成されている。
【００１５】
さらに、活性領域３ｃ上にも、同様に、幅狭部１３ａ、１３ｂ、１３ｄをゲート電極として含む複数のパストランジスタ１２８ａ，１２８ｂ，１２８ｄと、幅広部１２ｃをゲート電極として含む制御トランジスタ１２８ｃとが形成されている。
【００１６】
また、活性領域３ｄ上にも、同様に、幅狭部１３ａ、１３ｂ、１３ｃをゲート電極として含む複数のパストランジスタ１３８ａ、１３８ｂ、１３８ｃと、幅広部１２ｄをゲート電極として含む制御トランジスタ１３８ｄとが形成されている。
【００１７】
すなわち、各活性領域３ａ〜３ｄ上には、それぞれ１つの制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄと、この制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄのゲート長より小さい複数のパストランジスタ１０８ｂ〜１０８ｄ、１１８ａ、１１８ｃ、１１８ｄ、１２８ａ、１２８ｂ、１２８ｄ、１３８ａ〜１３８ｃとが形成されている。
【００１８】
各配線８ａ〜８ｄの幅広部１２ａ、１２ｂ、１２ｃ、１２ｄは、活性領域３ａ〜３ｄが延在する方向に連設されておらず、互いにずれるように形成されている。このため、幅広部部１２ａ、１２ｂ、１２ｃ、１２ｄの両側には、幅狭部１３ａ、１３ｂ、１３ｃ、１３ｄが配置されており、幅狭部１３ａ、１３ｂ、１３ｃ、１３ｄと幅広部１２ａ、１２ｂ、１２ｃ、１２ｄとを近接させることにより、周辺回路領域２０Ａの面積が低減されている。
【００１９】
そして、配線８ａ〜８ｄの端部には、電圧が印加されるコンタクト部９ａ〜９ｄが形成されている。また、活性領域３ａ〜３ｄの端部のうち、メモリセル領域２１側の端部と対向する端部には、コンタクト部１０ａ〜１０ｄが形成されている。
【００２０】
図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、配線８ａは、複数の活性領域３ａ〜３ｄおよび複数の分離領域２ａ〜２ｄに亘って形成されている。そして、活性領域３ａの主表面と、配線８ａとの間には、例えば、シリコン酸化膜等から形成された制御トランジスタ１０８ａのゲート絶縁膜（第１ゲート絶縁膜）７１が形成されている。そして、半導体基板１の主表面のうち、活性領域３ｂ〜３ｄの主表面と、配線８ａとの間には、例えば、シリコン酸化膜から形成されたパストランジスタ１１８ａ、１２８ａ、１３８ａのゲート絶縁膜３４、３５、３６が形成されている。
【００２１】
ここで、ゲート絶縁膜７１の膜厚は、５ｎｍ以上７ｎｍ以下程度に形成されており、ゲート絶縁膜３４〜３６の膜厚は、２０ｎｍ以上３０ｎｍ以下程度に形成されている。すなわち、制御トランジスタ１０８ａのゲート絶縁膜７１は、パストランジスタ１１８ａ、１２８ａ，１３８ａのゲート絶縁膜３４、３５、３６より薄く形成されている。配線８ａの上面上には、メタルシリサイド膜３２と、コンタクト部９ａが形成されており、配線８ａの側面には、例えば、シリコン酸化膜から形成されたサイドウォール３１が設けられている。
【００２２】
図３は、図１のＩＩＩ−ＩＩＩ線の断面図である。この図３に示されるように、活性領域３ａにおける半導体基板１の主表面上には、コンタクト部１０ａと、制御トランジスタ１０８ａと、複数のパストランジスタ１０８ｂ〜１０８ｄが間隔を隔てて形成されている。制御トランジスタ１０８ａは、半導体基板１の主表面上に形成されたゲート絶縁膜７１と、このゲート絶縁膜７１上に形成されゲート電極としての幅広部１２ａと、半導体基板１内に形成されたＬＤＤ（Lightly Doped Drain）部６１、６２と、高濃度拡散層６０、６３と、幅広部１２ａの上面上に形成されたメタルシリサイド膜４０と、幅広部１２ａの側面に形成されたサイドウォール３１とを備えている。
【００２３】
また、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、ゲート電極としての幅狭部１３ｂ、１３ｃ、１３ｄと、半導体基板１の主表面上に形成されたゲート絶縁膜（第２ゲート絶縁膜）７２、７３、７４と、このゲート絶縁膜７２、７３、７４の上面上に形成され、半導体基板１内に形成されたＬＤＤ部６４、６５、６７、６８、８０、８１と、高濃度拡散層６３、６６、６９、８２と、幅狭部１３ｂ、１３ｃ、１３ｄ上に形成されたメタルシリサイド膜４１、４２、４３と、幅狭部１３ｂ、１３ｃ、１３ｄの側面に形成されたサイドウォール３１とを備えている。このように、同一の活性領域３ａ上に配置された制御トランジスタ１０８ａと、パストランジスタ１０８ｂ〜１０８ｄは、高濃度拡散層６３、６６、６９を共有して、連設されている。
【００２４】
そして、制御トランジスタ１０８ａのゲート長は、例えば、０．７μｍ以上１．１μｍ以下とされており、パストランジスタ１０８ｂ〜１０８ｄのゲート長は、０．２μｍ以上０．６μｍ以下とされている。なお、露出した半導体基板１の主表面上には、メタルシリサイド膜４４、４５、４６、４７、４８が形成されている。
【００２５】
図４は、例えば、図３に示す制御トランジスタ１０８ａと、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄとの各ゲート電極に印加された電圧と、各トランジスタが導通する電流量との関係を示したグラフである。この図４において、実線は、制御トランジスタ１０８ａの特性を示し、破線は、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄの特性を示すものである。この図４に示されるように、制御トランジスタ１０８ａは、ゲート電極に印加される電圧が１８Ｖ以上の場合には、良好に電流を通電する一方で、１８Ｖより小さくなると、急激に電流量が小さくなる。そして、ゲート電極に印加される電圧が０Ｖ程度の場合には、殆んど通電しないことが分かる。
【００２６】
そして、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、ゲート電極に印加される電圧が１８Ｖ以上の場合には、制御トランジスタ１０８ａと同様に電流量が多く、ゲート電極に印加される電圧が０Ｖとされた場合には、制御トランジスタ１０８ａより電流量が多く、良好に通電することが分かる。
【００２７】
すなわち、制御トランジスタ１０８ａがＯＦＦとなる電圧においても、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、良好に通電することが分かる。これは、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、制御トランジスタ１０８ｂよりゲート長が短いため、短チャネル効果により、制御トランジスタ１０８ｂのしきい値電圧よりしきい値電圧が低くなっているためである。ここで、短チャネル効果とは、ソースからドレインへ、ゲート電圧により制御される電子または正孔のキャリアが流れるが、チャネル長が短くなるとこのドレイン接合の空乏層広がりが無視できなくなる現象のことである。
【００２８】
図１において、メモリセル領域２１は、帯状の活性領域３ａ〜３ｄが延在する方向に向けて延びる複数のアシストゲート４ａ〜４ｈと、各アシストゲート４ａ〜４ｈ間に形成されたフローティングゲート６と、このフローティングゲート６上に形成されたコントロールゲート５ａ〜５ｅとを備えている。
【００２９】
アシストゲート４ａ〜４ｈは、例えば、多結晶シリコン膜からなり、アシストゲート４ａ〜４ｈが延在する方向と交差する方向の幅は、例えば、６５ｎｍ程度とされており、隣接するアシストゲート４ａ〜４ｈ間の間隔は、例えば、１１５ｎｍ程度とされている。
【００３０】
コントロールゲート５ａ〜５ｅは、アシストゲート４ａ〜４ｈと交差する方向に向けて延在しており、例えば、９０ｎｍ程度の間隔を隔てて形成されている。
【００３１】
アシストゲート４ａとアシストゲート４ｅとは、メモリセル領域２１のうち、周辺回路領域２０Ａ側の端部で、配線１１Ｌ１に連結されている。また、アシストゲート４ｄと、アシストゲート４ｈも、メモリセル領域２１のうち、周辺回路領域２０Ｂ側の端部で配線１１Ｌ２に連結されている。これら配線１１Ｌ１と配線１１Ｌ２には、それぞれアシストゲート４ａ、４ｅ、４ｄ、４ｈに電圧を印加する複数のコンタクト部１１ａ、１１ｈとが形成されている。そして、メモリセル領域２１のうち、配線１１Ｌ１と配線１１Ｌ２との間には、帯状のアシストゲート４ｂ、４ｃ、４ｆ、４ｇとが配置されている。
【００３２】
アシストゲート４ｃおよびアシストゲート４ｇは、周辺回路領域２０Ａ側の端部にコンタクト部１１ｃ、１１ｇが形成されている。また、同様に、アシストゲート４ｂおよびアシストゲート４ｇは、周辺回路領域２０Ｂ側の端部にコンタクト部１１ｂ、１１ｆが形成されている。
【００３３】
そして、図３に示された高濃度拡散層８２は、少なくとも、図１に示されたコンタクト部１１ａの下面側にまで延在している。また、活性領域３ｂにも、図３に示す高濃度拡散層８２と同様の高濃度拡散層が形成されており、この高濃度拡散層は、少なくとも、コンタクト部１１ｃの下面側にまで延在している。
【００３４】
図５は、図１のＩＶ−ＩＶ線における断面図である。この図５に示されるように、半導体基板１の主表面上には、絶縁膜９４が形成されている。そして、この絶縁膜９４上にアシストゲート４ａ〜４ｄが形成されており、このアシストゲート４ａ〜４ｄの側面には、絶縁膜９２および絶縁膜９１からなるサイドウォールがそれぞれ形成されている。そして、アシストゲート４ａ〜４ｄの上面上には、例えば窒化シリコン（Ｓｉ3Ｎ4等）からなるキャップ膜９５が形成されている。
【００３５】
そして、各アシストゲート４ａ〜４ｄ間には、アシストゲート４ａ〜４ｄより高く形成されたフローティングゲート６ｂ１〜６ｂ３が形成されている。このフローティングゲート６ｂ１〜６ｂ３は、アシストゲート４ａ〜４ｄが延在する方向と交差する方向の幅は、例えば、６５ｎｍ程度とされている。このフローティングゲート６ｂ１〜６ｂ３の上面およびキャップ膜９５の上面には、絶縁膜９０が形成されている。絶縁膜９０は、例えば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。
【００３６】
そして、この絶縁膜９０上には、コントロールゲート５ｂが形成されている。コントロールゲート５ｂは、例えば低抵抗な多結晶シリコンからなる導体膜５ｂ２と、導体膜５ｂ２よりも低抵抗な導体膜５ｂ１として、例えばタングステンシリサイド等のような高融点金属シリサイド膜とから構成されている。
【００３７】
このように構成された不揮発性半導体装置１００において、図６および図７を用いて、フローティングゲート６ｂ１に電気的情報を書き込む際の動作を説明する。図６は、書込み動作の際の断面図である。
【００３８】
図７は、書込み動作の際の平面図である。この図７に示されるように、配線８ａに１８Ｖ程度の電圧を印加する。そして、他の配線８ｂ、８ｃ、８ｄには、０Ｖ程度の電圧を印加する。
【００３９】
このように配線８ａ〜８ｄに電圧を印加すると、活性領域３ｂ上に形成された制御トランジスタ１０８ａのゲート電極に１８Ｖ程度の電圧が印加される一方で、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄのゲート電極には、０Ｖ程度の電圧が印加される。
【００４０】
ここで、図５に示すように、制御トランジスタ１０８ａのゲート電極に１８Ｖ程度の電圧が印加されると、制御トランジスタ１０８ａは、良好に電気を導通する。そして、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄのゲート電極に０Ｖ程度の電圧が印加されても、パストランジスタ１０８ｂ、１０８ｃ、１０８ｄは、電流を導通する。このため、図３において、コンタクト部１０ａに印加された電圧が、高濃度拡散層６０から、制御トランジスタ１０８ａ、パストランジスタ１０８ｂ〜１０８ｄを介して、高濃度拡散層８２に伝達される。
【００４１】
そして、図６においてアシストゲート４ａに１Ｖ程度の電圧を印加すると共に、アシストゲート４ｂに７Ｖ程度の電圧を印加する。このようにアシストゲート４ａ、４ｂに電圧を印加すると、アシストゲート４ａ下の半導体基板１の主表面側には、反転層９７が形成され、アシストゲート４ｂ下の半導体基板１の主表面側には、反転層９８が形成される。
【００４２】
そして、図３および図６において、形成された反転層９７は、アシストゲート４ａの下面に形成される一方で、図３に示す高濃度拡散層８２は、アシストゲート４ａの下面側にまで延在しているため、高濃度拡散層８２と反転層９７とは、電気的に連結されている。これにより、反転層９７には、高濃度拡散層８２を介して、０Ｖ程度の電圧が印加される。
【００４３】
そして、図６に示す反転層９８に電圧を印加するには、配線８ｅに１８Ｖ程度の電圧を印加して、配線８ｆ〜８ｈに０Ｖ程度の電圧を印加する。このように、配線８ｅ〜８ｈに電圧が印加されることにより、活性領域３ｆの制御トランジスタ１０８ｅは、良好に電気を導通する。そして、パストランジスタ１０８ｆ〜１０８ｈも電気を導通する状態となり、コンタクト部１０ｆに印加された電圧が、反転層９８に印加される。これにより、反転層９８には、４Ｖ程度の電圧が印加される。さらに、図６において、選択されたコントロールゲート５ｂに１５Ｖ程度の電圧を印加する。
【００４４】
そして、反転層９７から反転層９８に電子が放出される際に、選択されたフローティングゲート６ｂ１内に電子が入り込み、電気情報が書き込まれる。なお、他のアシストゲート４ｃ、４ｄには、０Ｖ程度の電圧が印加され、アシストゲート４ｃ、４ｄ下に、反転層が形成されることが抑制されている。
【００４５】
ここで、配線８ｂ〜８ｄに、０Ｖ程度の電圧が印加されており、活性領域３ｂ〜３ｄ上に形成されたパストランジスタ１１８ａ〜１３８ｄは、電圧を伝達可能な状態となっている。
【００４６】
その一方で、活性領域３ｂ〜３ｄ上に形成された制御トランジスタ１１８ｂ、１２８ｃ、１３８ｄのゲート電極に０Ｖ程度の電圧が印加されており、電圧の伝達を抑制している。
【００４７】
このため、例えば、活性領域３ｃの延長上に形成されたアシストゲート４ｅ下にも、反転層が形成されるが、この形成された反転層に電圧が印加されることが抑制され、選択されたフローティングゲート６ｂ１以外のフローティングゲートに電気情報が書き込まれることが抑制されている。
【００４８】
図８および図９を用いて、不揮発性半導体装置１００の読出し動作について、説明する。図８は、読出し動作の際におけるメモリセル領域の断面図であり、図９は、読出し動作の際の平面図である。この図９に示されるように、配線８ａに１８Ｖ程度の電圧が印加され、他の配線８ｂ〜８ｄには、０Ｖ程度の電圧が印加される。このため、活性領域３ａ上の制御トランジスタ１０８ａは、電気を導通する状態となり、また、パスストランジスタ１０８ｂ〜１０８ｄも、電気を導通する状態となる。そして、配線８ｅに１８Ｖ程度の電圧が印加され、配線８ｆ〜８ｈには、０Ｖ程度の電圧が印加される。このため、活性領域３ｆ上の制御トランジスタ１０８ｅは、電気を導通する状態となり、また、パストランジスタ１０８ｆ〜１０８ｈも、電気を導通する状態となる。
【００４９】
そして、図８においアシストゲート４ａに５Ｖ程度の電圧が印加され、アシストゲート４ａ下の半導体基板１の主表面上には、反転層９７が形成される。また、アシストゲート４ｂに５Ｖ程度の電圧が印加され、アシストゲート４ｂ下の半導体基板１の主表面上には、反転層９８が形成される。そして、図９において、コンタクト部１０ａに印加された電圧が、制御トランジスタ１０８ａおよびパストランジスタ１０８ｂ〜１０８ｄを介して、図８に示す反転層９７に印加される。このため、反転層９７には、０Ｖ程度の電圧が印加される。また、図９において、コンタクト部１０ｆに印加された電圧が、制御トランジスタ１０８ｅおよびパストランジスタ１０８ｆ〜１０８ｈを介して、図８に示す反転層９８に電圧が印加される。そして、反転層９８に１Ｖ程度の電圧が印加される。
【００５０】
そして、選択されたフローティングゲート６ｂ１上に形成されたコントロールゲート５ｂに２Ｖ以上５Ｖ以下程度の電圧が印加される。図８において、選択されたフローティングゲート６ｂ１内に蓄積された電荷量により、しきい値電圧が変化するため、反転層９７と反転層９８との間に流れる電流量をセンシングすることにより、選択されたフローティングゲート６ｂ１内の電気的情報を読み出すことができる。
【００５１】
図１０を用いて、不揮発性半導体装置１００の消去動作について、説明する。図１０は、消去動作における断面図であり、この図１０に示すように、選択されたフローティングゲート６ｂ１上に配置されたコントロールゲート５ｂに−１６Ｖ程度の電圧を印加して、半導体基板１に正の電圧を印加する。これにより、フローティングゲート６ｂ１〜６ｂ３に蓄積された電気情報が一括に消去される。
【００５２】
このように構成された不揮発性半導体装置１００の製造方法について説明する。図１１は、不揮発性半導体装置１００の製造工程の第１工程を示す断面図である。この図１１に示されるように、Ｐ型のシリコン単結晶からなる半導体基板１の主表面上に複数の溝部と、複数の帯状の凸部とを形成する。これにより、凸部の上端面に活性領域３ａ〜３ｄとが形成される。図１２は、不揮発性半導体装置１００の第２工程を示す断面図である。この図２に示されるように、形成された溝部に、例えば、酸化シリコンからなる絶縁膜を埋め込み、分離領域２ａ〜２ｄを形成する。
【００５３】
図１３は、不揮発性半導体装置１００の第２工程における平面図である。この図１３に示されるように、メモリセル領域となる領域に形成された活性領域３Ａと、この活性領域３Ａの周囲から延在し、活性領域３Ａに連設された帯状の活性領域３ａ〜３ｉが形成される。そして、帯状の各活性領域３ａ〜３ｉ間には、それぞれ、分離領域２ａ〜２ｈが形成される。
【００５４】
図１４は、不揮発性半導体装置１００の第３工程を示す平面図である。この図１４に示されるように、半導体基板１の主表面上に、例えば、酸化シリコンからなる絶縁膜７０ａを形成する。図１５は、不揮発性半導体装置１００の第４工程を示す平面図である。この図１５に示されるように領域１２ａ１，１２ｂ１，１２ｃ１，１２ｄ１に形成された絶縁膜７０ａを除去して、半導体基板１を露出する。なお、領域１２ａ１，１２ｂ１，１２ｃ１，１２ｄ１は、図１に示す幅広部１２ａ，１２ｂ，１２ｃ，１２ｄに該当する部分である。図１６は、図１５のＸＶＩ−ＸＶＩ線における断面図である。この図１５に示されるように、図１に示す制御トランジスタ１０８ａが形成される領域では、半導体基板１が露出する。そして、活性領域３ｂ〜３ｄの上面上には、絶縁膜３４ａ１、３５ａ１、３６ａ１が形成される。
【００５５】
図１７は、不揮発性半導体装置１００の第５工程を示す平面図である。この図１７に示されるように、再度、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により、半導体基板１の主表面上に絶縁膜７０ｂを形成する。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。この図１８に示されるように、図１に示す制御トランジスタ１０８ａのゲート絶縁膜７１と、パストランジスタ１０８ｂ〜１０８ｄのゲート絶縁膜３４〜３６が形成される。このように、制御トランジスタ１０８ａのゲート絶縁膜７１は、その形成過程において一度エッチングが施されており、パストランジスタ１０８ｂ〜１０８ｄのゲート絶縁膜３４〜３６は、その形成過程において、エッチングがほどこされていない。このため、ゲート絶縁膜３４〜３６は、ゲート絶縁膜７１より厚く形成されている。
【００５６】
図１９は、不揮発性半導体装置１００の第６工程を示す平面図である。この図１９に示されるように、半導体基板１の主表面側に、例えば、低抵抗な多結晶シリコンを堆積し、その後、フォトリソグラフィ技術およびドライエッチング技術により、配線８ａ〜８ｄをパターニングする。図２０は、図１９のＸＸ−ＸＸ線における断面図である。この図２０に示されるように、半導体基板１の活性領域３ａの主表面上には、絶縁膜７０ｂが全面に形成されており図１に示す配線８ａの幅広部１２ａと、配線８ｂの幅狭部１３ｂと、配線８ｃの幅狭部１３ｃと、配線８ｄの幅狭部１３ｄとが、それぞれ間隔を隔てて形成される。そして、活性領域３ａの表面上に形成された絶縁膜７０ｂのうち、幅広部１２ａ下に形成されたゲート絶縁膜７１が最も薄く形成されている。すなわち、幅狭部１３ｂ〜１３ｄと、半導体基板１との間に形成された絶縁膜７２〜７４の厚みは、幅広部１２ａと半導体基板１との間に形成された絶縁膜７１の厚みより、厚く形成されている。
【００５７】
図２１は、不揮発性半導体装置１００の第７工程を示す断面図である。この図２１において、まず、配線８ａ〜８ｄの表面に表面保護酸化膜を形成する。そして、イオン注入により、ｎ-型の半導体領域であるＬＤＤ部６１、６２を幅広部７１の端部近傍に形成する。また、同様に、幅狭部１３ｂ〜１３ｄの端部近傍に、ＬＤＤ部６４、６５、６７、６８、８０、８１を形成する。このようにＬＤＤ部を形成した後に、絶縁膜を半導体基板１の主表面上に堆積し、エッチバックを施すことにより、幅広部１２ａおよび幅狭部１３ｂ〜１３ｄの側面にサイドウォール３１を形成する。そして、この際、半導体基板１の主表面上に形成された７０ｂも同時にエッチングされ、半導体基板１が露出する。その後、高濃度拡散層６０、６３、６６、６９、８２を形成する。このようにして、活性領域３ａ上に制御トランジスタ１０８ａと、パストランジスタ１０８ｂ〜１０８ｄが形成される。
【００５８】
図２２は、不揮発性半導体装置１００の第８工程を示す断面図である。この図２２において、半導体基板１の主表面上に高融点金属薄膜を形成して、シリサイド化する。これにより、制御トランジスタ１０８ａおよびパストランジスタ１０８ｂ〜１０８ｄのゲート電極上のメタルシリサイド膜４０〜４３と、露出した半導体基板１の主表面上のメタルシリサイド膜４４、４５、４６、４７、４８とが自己生成的に形成される。そして、層間絶縁膜３０を堆積し、コンタクト部１０ａを形成する。
【００５９】
このような製造工程を経ることにより、図１に示す不揮発性半導体装置１００が形成される。
【００６０】
図１において、周辺回路領域２０Ａ、２０Ｂ内に形成されたパストランジスタ１０８ｂ〜１３８ｇのゲート絶縁膜は、制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄ、１０８ｅ、１１８ｆ、１２８ｇ、１３８ｈのゲート絶縁膜より厚く形成されている。
【００６１】
これにより、パストランジスタ１０８ｂ〜１３８ｇのゲート絶縁膜のしきい値電圧は、高くなる傾向をたどる。そこで、パストランジスタ１０８ｂ〜１３８ｇのゲート電極を狭く形成することにより、パストランジスタ１０８ｂ〜１３８ｇのしきい値電圧の上昇を抑制している。これにより、パストランジスタのしきい値電圧を、制御トランジスタのしきい値電圧より低くしている。
【００６２】
この結果、パストランジスタ１０８ｂ〜１３８ｇのゲート長を狭くすることができ、パストランジスタ１０８ｂ〜１３８ｇの面積を低減することができる。
【００６３】
すなわち、パストランジスタ１０８ｂ〜１０８ｈのゲート絶縁膜と、制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄのゲート絶縁膜とを同じ厚みで形成した場合よりも、パストランジスタ１０８ｂ〜１０８ｈのゲート長を小さく形成することができ、パストランジスタ１０８ｂ〜１０８ｈをコンパクトに構成することができる。これにより、配線８ａ〜８ｄ同士の間隔をさらに狭めることができ、周辺回路領域２０Ａ、２０Ｂの面積を縮小することができ、チップ面積をさらに、小さくすることができる。
【００６４】
また、制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄおよびパストランジスタ１０８ｂ〜１０８ｈは、導体膜をパターニングすることにより、形成することができるので、製造工程の簡略化も図ることができる。
【００６５】
さらに、一度のパターニングにより制御トランジスタ１０８ａ、１１８ｂ、１２８ｃ、１３８ｄおよびパストランジスタ１０８ｂ〜１０８ｈを形成することができるので、多数のパターン余裕を取る必要が無く、周辺回路領域２０Ａ，２０Ｂのコンパクト化を図ることができる。
【００６６】
なお、本実施の形態１においては、配線８ａ〜８ｉには、１つの幅広部１２ａ〜１２ｈが形成されているが、これに限られない。図３０は、本実施の形態１に係る不揮発性半導体装置１００の変形例を示す平面図である。この図３０に示すように、配線８ｃは、活性領域３ａ上に形成された幅広部１２ａと、活性領域３ｃ上に形成された幅広部１２ｃとを備えている。また、配線８ｄは、活性領域３ａ上に形成された幅広部１２ｂと、活性領域３ｄ上に形成された幅広部１２ｄとを備えている。このように、配線８ｃ〜８ｆは、間隔を隔てて形成された幅広部１２ａ〜１２ｈと、これら幅広部１２ａ〜１２ｈ間に配置され、幅広部１２ａ〜１２ｈより幅が狭く形成された幅狭部１３ｃ〜１３ｆとを備えている。
【００６７】
これにより、配線８ｃ、８ｄには、複数の制御トランジスタ１０８ｃ、１２８ｃ、１１８ｄ、１３８ｄと、パストランジスタ１１８ｃ、１３８ｃ、１０８ｄ、１２８ｄとを備えている。なお、配線８ｅ，８ｆも、同様に、複数の制御トランジスタ１０８ｅ、１２８ｅ、１１８ｆ、１３８ｆと、パストランジスタ１１８ｅ、１３８ｅ、１０８ｆ、１２８ｆとを備えている。
【００６８】
そして、各活性領域３ａ〜３ｄ上には、１つの制御トランジスタ１０８ｃ、１２８ｃ、１１８ｄ、１３８ｄと、パストランジスタ１１８ｃ、１３８ｃ、１０８ｄ、１２８ｄとが形成されている。ここで、例えば、配線８ｃに１８Ｖ程度の電圧を印加すると共に、配線８ｄに０Ｖ程度の電圧を印加と、制御トランジスタ１０８ｃおよび制御トランジスタ１２８ｃは、ＯＮ状態となる。そして、パストランジスタ１０８ｄおよびパストランジスタ１２８ｄも、電流および電圧を伝達可能な状態となる。このため、活性領域３ａおよび活性領域３ｃとは、コンタクト部１０ａとコンタクト部１０ｃに印加された電圧をメモリセル領域２１に伝達可能な状態となる。
【００６９】
このように、図３０に示された例においては、各配線８ｃ〜８ｆが各活性領域３ａ〜３ｈの通電状態を制御する。このため、１つの配線８ｃ〜８ｆが１つの活性領域３ａ〜３ｈの通電状態を制御する場合と比較すると、配線８ｃ〜８ｆの本数を低減することができ、周辺回路領域２０Ａ、２０Ｂの面積を低減することができる。
【００７０】
（実施の形態２）
図２３から図２９を用いて、本実施の形態２に係る不揮発性半導体装置２００について説明する。図２３は、本実施の形態２に係る不揮発性半導体装置２００の平面図である。この図２３に示されるように、周辺回路領域２０Ａ、２０Ｂには、メモリセル領域２１に向けて延在する複数の帯状の活性領域３ａ〜３ｉが形成されている。そして、この活性領域３ａ〜３ｉ上に形成され、活性領域３ａ〜３ｉと交差する方向に延在する配線５８ａ〜５８ｈが形成されている。図２４は、周辺回路領域２０Ａの詳細を示す平面図である。この図２４に示されるように、分離領域２ａは、隣接する活性領域３ａおよび活性領域３ｂに向けて突出する突出部２ａ１〜２ａ６が形成されている。また、同様に、分離領域２ｂ〜２ｄにも、突出部２ｂ１〜２ｂ６、２ｃ１〜２ｃ６、２ｄ１〜２ｄ６が形成されている。
【００７１】
このため、活性領域３ａのうち、配線５８ｂ〜５８ｄと交差する領域３ａ２〜３ａ４は、配線５８ａと交差する領域３ａ１より、配線５８ａ〜５８ｄが延在する方向の幅が、狭く形成されている。
【００７２】
また、活性領域３ｂのうち、配線５８ａ，５８ｃ，５８ｄと交差する領域３ｂ１、３ｂ３、３ｂ４は、配線５８ｂと交差する領域３ｂ２よりも、配線５８ａ〜５８ｄが延在する方向の幅が狭く形成されている。
【００７３】
そして、活性領域３ｃのうち、配線５８ａ，５８ｂ，５８ｄと交差する領域３ｃ１、３ｃ２、３ｃ４は、配線５８ｃと交差する領域３ｃ３よりも、配線５８ａ〜５８ｄが延在する方向の幅が狭く形成されている。
【００７４】
さらに、活性領域３ｄのうち、配線５８ａ，５８ｂ，５８ｃと交差する領域３ｄ１、３ｄ２、３ｄ３は、配線５８ｃと交差する領域３ｄ４よりも、配線５８ａ〜５８ｄが延在する方向の幅が狭く形成されている。
【００７５】
すなわち、活性領域３ａは、配線５８ａ〜５８ｄが延在する方向の幅が分離領域２ａにより狭められた領域３ａ２〜３ａ４と、この領域３ａ２〜３ａ４より幅が広い３ａ１とを備えている。そして、活性領域３ｂ〜３ｄも、活性領域３ａと同様に構成されている。また、各活性領域３ａ〜３ｄ上に形成された、配線５８ａ〜５８ｄが延在する方向の幅が広く形成された領域３ａ１，３ｂ２，３ｃ３，３ｄ４は、各活性領域３ａ〜３ｄにそれぞれ１つずつ形成されている。
【００７６】
そして、活性領域３ａ上には、領域３ａ１と配線５８ａとを含む制御トランジスタ１５８ａと、領域３ａ２と配線５８ｂとを含むパストランジスタ１５８ｂと、領域３ａ３と配線５８ｃとを含むパストランジスタ１５８ｃと、領域３ａ３と配線５８ｃとを含むパストランジスタ１５８ｄとが形成されている。
【００７７】
また、活性領域３ｂ上には、領域３ｂ２と配線５８ｂとを含む制御トランジスタ１６８ｂと、領域３ｂ１と配線５８ａとを含むパストランジスタ１６８ａと、領域３ｂ３と配線５８ｃとを含むパストランジスタ１６８ｃと、領域３ｂ４と配線５８ｄとを含むパストランジスタ１６８ｄとが形成されている。
【００７８】
さらに、活性領域３ｃ上には、領域３ｃ３と配線５８ｃとを含む制御トランジスタ１７８ｃと、領域３ｃ１と配線５８ａとを含むパストランジスタ１７８ａと、領域３ｃ２と配線５８ｂとを含むパストランジスタ１７８ｂと、領域３ｃ４と配線５８ｄとを含むパストランジスタ１７８ｄとが形成されている。
【００７９】
また、活性領域３ｄ上には、領域３ｄ４と配線５８ｄとを含む制御トランジスタ１８８ｄと、領域３ｄ１と配線５８ａとを含むパストランジスタ１８８ａと、領域３ｄ２と配線５８ｂとを含むパストランジスタ１８８ｂと、領域３ｄ３と配線５８ｃとを含むパストランジスタ１８８ｃとが形成されている。
【００８０】
ここで、活性領域３ａ上に形成されたパストランジスタ１５８ｂ、１５８ｃ、１５８ｄのチャネル幅は、活性領域３ａと配線５８ａとの交差領域に形成された制御トランジスタ１５８ａのチャネル幅より狭く形成されている。
【００８１】
また、活性領域３ｂ上に形成されたパストランジスタ１６８ａ，１６８ｃ，１６８ｄのチャネル幅は、活性領域３ｂと配線５８ｂとの交差領域に形成された制御トランジスタ１６８ｂのチャネル幅より狭く形成されている。
【００８２】
さらに、活性領域３ｃ上に形成されたパストランジスタ１７８ａ、１７８ｂ，１７８ｄは、活性領域３ｃと配線５８ｃとの交差領域に形成された制御トランジスタ１７８ｃより、チャネル幅が狭く形成されている。
【００８３】
また、活性領域３ｄ上に形成されたパストランジスタ１８８ａ，１８８ｂ，１８８ｃは、活性領域３ｄと配線５８ａ、５８ｂ、５８ｃとの交差領域に形成された制御トランジスタ１８８ｄより、チャネル幅が狭く形成されている。
【００８４】
図２５は、周辺回路領域２０Ｂの詳細な平面図である。この図２５に示されるように、活性領域３ｆ上に形成されたパストランジスタ１５８ｆ、１５８ｇ、１５８ｈは、制御トランジスタ１５８ｅより、チャネル幅が狭く形成されている。また、活性領域３ｇ上に形成されたパストランジスタ１６８ｅ，１６８ｇ，１６８ｈは、制御トランジスタ１６８ｆより、チャネル幅が狭く形成されている。さらに、活性領域３ｈ上に形成されたパストランジスタ１７８ｅ，１７８ｆ、１７８ｈは、制御トランジスタ１７８ｇより、チャネル幅が狭く形成されている。また、活性領域３ｉ上に形成されたパストランジスタ１８８ｅ，１８８ｆ，１８８ｇは、制御トランジスタ１８８ｈより、チャネル幅が狭く形成されている。
【００８５】
図２６は、図２３のＸＸＶＩ−ＸＸＶＩ線における断面図である。この図２６に示されるように、半導体基板１側には、複数の凹凸部が形成され、分離領域２ａ〜２ｄと、活性領域３ａ〜３ｄとが形成されている。
【００８６】
そして、配線５８ａに沿って、制御トランジスタ１５８ａと、パストランジスタ１６８ａ、１７８ａ、１８８ａとが形成されている。
【００８７】
ここで、配線５８（第１ゲート）をゲート電極として含む制御トランジスタ１５８ａのゲート絶縁膜７１の膜厚は、は、配線５８ａ（第２ゲート）をゲート電極として含むパストランジスタ１６８ａ、１７８ａ、１８８ａのゲート絶縁膜３４、３５、３６の膜厚より薄く形成されている。
【００８８】
例えば、ゲート絶縁膜（第１ゲート絶縁膜）７１の膜厚は、５ｎｍ以上７ｎｍ以下程度とされ、ゲート絶縁膜（第２ゲート絶縁膜）３４、３５、３６は、２０ｎｍ以上３０ｎｍ以下程度となるように形成されている。
【００８９】
そして、パストランジスタ１６８ａ、１７８ａ、１８８ａのチャネル幅は、例えば、０．２μｍ以上０．６μｍ以下とされ、制御トランジスタ１５８ａのチャネル幅は、例えば、０．７μｍ以上１．１μｍ以下とされている。
【００９０】
すなわち、パストランジスタ１６８ａ、１７８ａ、１８８ａのチャネル幅は、制御トランジスタ１５８ａのゲート幅より狭く形成されている。
【００９１】
図２７は、図２３のＸＸＶＩＩ−ＸＸＶＩＩ線における断面図である。この図２３に示されるように、活性領域３ａ上には、制御トランジスタ１５８ａと、パストランジスタ１５８ｂ〜１５８ｄとが形成されている。ここで、図２３に示す配線５８ａ〜５８ｄの幅は、いずれも同じように形成されているため、制御トランジスタ１５８ａおよびパストランジスタ１５８ｂ〜１５８ｄのゲート長はいずれも同じものとなっている。
【００９２】
そして、活性領域３ａ上に形成されたパストランジスタ１５８ｂ〜１５８ｄのゲート絶縁膜７２、７３、７４は、制御トランジスタ１５８ａのゲート絶縁膜７１より厚く形成されている。
【００９３】
図２８は、図２７に示すパストランジスタ１５８ｂ〜１５８ｄおよび制御トランジスタ１５８ａのゲート電極に印加される電圧と、電流量との関係を示したグラフである。
【００９４】
このグラフにおいて、破線は、パストランジスタ１５８ｂ〜１５８ｄの特性を示すものであり、実線は、制御トランジスタ１５８ａの特性を示すものである。
【００９５】
そして、グラフに示すように、制御トランジスタ１５８ａは、ゲート電極に印加される電圧が１８Ｖ程度の場合には、良好に電流を導通し、電圧を良好に伝達する。そして、制御トランジスタ１５８ａのゲート電極に印加される電圧が０Ｖ程度となると、制御トランジスタ１５８ａは、電気を導通させ難くなり、電圧の伝達も抑えられる。
【００９６】
パストランジスタ１５８ｂ〜１５８ｄにおいては、ゲート電極に印加される電圧が０Ｖより大きい場合には、電流および電圧を良好に伝達する。
【００９７】
パストランジスタ１５８ｂ〜１５８ｄのゲート電極に印加される電圧が０Ｖより小さくなると、パストランジスタ１５８ｂ〜１５８ｄは、通電する電流量が漸次減少する。
【００９８】
そして、パストランジスタ１５８ｂ〜１５８ｄのゲート電極に印加される電圧が−３Ｖ程度となると、パストランジスタ１５８ｂ〜１５８ｄを導通する電流量と、制御トランジスタ１５８ａを導通する電流量とが一致し、いずれも、電流の導通量が低減されている。
【００９９】
すなわち、パストランジスタ１５８ｂ〜１５８ｄは、図２３、図２６および図２７に示されるように、制御トランジスタ１５８ａのチャネル幅より狭く形成されているため、逆狭チャネル効果により、制御トランジスタ１５８ａよりしきい値電圧が低いものとなっている。ここで、逆狭チャネル効果とは、チャネル幅が小さくなるに従ってしきい値電圧が小さくなり、オフ電流が増加する現象のことである。
【０１００】
このため、制御トランジスタ１５８ａのゲート電極と、制御トランジスタ１５８ｂ〜１５８ｄとのゲート電極とに、同電圧を印加した場合においても、０Ｖ近傍においては、パストランジスタ１５８ｂ〜１５８ｄは、電流を良好に導通する一方で、制御トランジスタ１５８ａが導通する電流量は、低減される。
【０１０１】
このように構成された不揮発性半導体装置２００の書込み動作について説明する。
まず、図２３において、アシストゲート４ａに例えば、１Ｖ程度の電圧を印加して、アシストゲート４ａ下の半導体基板の主表面側に反転層を形成する。そして、配線５８ａに１８Ｖ程度の電圧を印加すると共に、配線５８ｂ〜５８ｄに０Ｖ程度の電圧を印加する。図２４に示された制御トランジスタ１５８ａおよびパストランジスタ１５８ｂ〜１５８ｄは、図２８に示されるように、電圧および電流を良好に伝達するようになる。
【０１０２】
これにより、図２７において、コンタクト部１０ａに印加された電圧が、制御トランジスタ１５８ａおよびパストランジスタ１５８ｂ〜１５８ｄを介して、図２３に示すアシストゲート４ａ下に形成された反転層に、例えば、０Ｖ程度の電圧が印加される。同様に、アシストゲート４ｂの例えば、７Ｖ程度の電圧を印加して、アシストゲート４ｂ下の半導体基板の主表面上に反転層を形成して、配線５８ｅに１８Ｖ程度の電圧を印加すると共に、配線５８ｆ〜５８ｈに０Ｖ程度の電圧を印加する。これにより、アシストゲート４ｂ下に形成された反転層に、例えば、４Ｖ程度の電圧が、活性領域３ｆを介してコンタクト部１０ｆから印加される。そして、コントロールゲート５ｂに１５Ｖ程度の電圧を印加することにより、フローティングゲート６ｂ１内に電気的情報が書き込まされる。
【０１０３】
また、待機状態においては、図２３において、配線５８ａ〜５８ｈに−３Ｖ程度の電圧を印加する。
【０１０４】
このように、配線５８ａ〜５８ｈに−３Ｖ程度の電圧を印加すると、図２８において、制御トランジスタおよびパストランジスタは、電流および電圧の伝達を低減する。
【０１０５】
このため、待機状態において、リーク電流が生じ難く、消費電力量を低減することができる。
【０１０６】
本実施の形態２に係る不揮発性半導体装置２００においては、図２６に示すように、パストランジスタ１６８ａ、１７８ａ，１８８ａのチャネル幅を０．２μｍ以上０．６μｍ以下としている。
【０１０７】
このように、パストランジスタのチャネル幅が短いため、逆狭チャネル効果により、パストランジスタ１６８ａ、１７８ａ，１８８ａのしきい値電圧が制御トランジスタ１５８ａより小さくなっている。
【０１０８】
これにより、図２３において、配線５８ａ〜５８ｈに印加する電圧を調整することにより、活性領域３ａ〜３ｉの導電状態を制御することができる。
【０１０９】
そして、パストランジスタのチャネル幅が狭く形成されているので、図２６において、隣接する制御トランジスタ１５８ａおよびパストランジスタ１６８ａ、１７８ａ，１８８ａ同士の間隔を小さくすることができる。これにより、図２３において、周辺回路領域２０Ａ，２０Ｂの面積を縮小化することができる。
【０１１０】
ここで、図２７において、パストランジスタ１５８ｂ〜１５８ｄのゲート絶縁膜７２〜７４は、制御トランジスタ１５８ａのゲート絶縁膜７１より厚く形成されている。
【０１１１】
このため、パストランジスタ１５８ｂ〜１５８ｄのしきい値電圧は、高くなりやすい。そこで、図２５に示すように、パストランジスタ１５８ｂ〜１５８ｄのチャネル幅を狭くすることにより、さらに逆狭チャネル効果を顕著化させて、パストランジスタ１５８ｂ〜１５８ｄのしきい値電圧の上昇を抑制している。
【０１１２】
この結果、パストランジスタ１５８ｂ〜１５８ｄの機能を確保しつつ、コンパクトに構成することができる。
【０１１３】
これに伴い、周辺回路領域２０Ａ、２０Ｂの面積を小さくすることができ、チップサイズのコンパクト化を図ることができる。
【０１１４】
図２９は、本実施の形態２に係る不揮発性半導体装置２００の他の例を示す平面図である。この不揮発性半導体装置２００においても、周辺領域２０Ａと、周辺回路領域２０Ｂとは、同様の構成とされている。
【０１１５】
分離領域２０Ａ内に形成された活性領域３ａ、３ｂ、３ｃ、３ｄは、分離領域２ａ、２ｂ、２ｃ、２ｄにより幅が狭められた領域３ａ４、３ｂ３、３ｃ４、３ｄ３と、この領域３ａ４より幅が広い領域３ａ３、３ｂ４、３ｃ３、３ｃ４とを備えている。
【０１１６】
そして、配線５８ｃは、複数の幅の広い領域３ａ３，３ｃ３上に亘って形成されている。また、配線５８ｄも同様に、複数の幅の広い領域３ｂ４，３ｄ４上に亘って形成されている。これにより、配線５８ｃ〜５８ｆは、複数の制御トランジスタと、複数のパストランジスタとを備えている。
【０１１７】
そして、例えば、配線５８ｃに１８Ｖ程度の電圧を印加して、配線５８ｄに０Ｖ程度の電圧を印加すると、活性領域３ａおよび活性領域３ｃは、電流および電圧を伝達可能な状態となる。
【０１１８】
このように、図２９に示された例においては、配線５８ｃ〜５８ｆは、複数の活性領域３ａ〜３ｈの通電状態を制御するため、配線数を低減することができる。このため、周辺回路領域２０Ａ、２０Ｂの面積を小さく低減することができ、チップササイズの縮小化を図ることができる。
【０１１９】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２０】
本発明は、不揮発性半導体装置に好適である。
【図面の簡単な説明】
【０１２１】
【図１】実施の形態１に係る不揮発性半導体装置の平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線の断面図である。
【図４】ゲート電極に印加された電圧と、各トランジスタが導通する電流量との関係を示したグラフである。
【図５】図１のＩＶ−ＩＶ線における断面図である。
【図６】書込み動作の際の断面図である。
【図７】書込み動作の際の平面図である。
【図８】読出し動作の際におけるメモリセル領域の断面図である。
【図９】読出し動作の際の平面図である。
【図１０】消去動作における断面図である。
【図１１】不揮発性半導体装置の製造工程の第１工程を示す断面図である。
【図１２】不揮発性半導体装置の第２工程を示す断面図である。
【図１３】不揮発性半導体装置の第２工程における平面図である。
【図１４】不揮発性半導体装置の第３工程を示す平面図である。
【図１５】不揮発性半導体装置の第４工程を示す平面図である。
【図１６】図１５のＸＶＩ−ＸＶＩ線における断面図である。
【図１７】不揮発性半導体装置の第５工程を示す平面図である。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。
【図１９】不揮発性半導体装置の第６工程を示す平面図である。
【図２０】図１９のＸＸ−ＸＸ線における断面図である。
【図２１】不揮発性半導体装置の第７工程を示す断面図である。
【図２２】不揮発性半導体装置の第８工程を示す断面図である。
【図２３】実施の形態２に係る不揮発性半導体装置の平面図である。
【図２４】周辺回路領域の詳細を示す平面図である。
【図２５】周辺回路領域の詳細な平面図である。
【図２６】図２３のＸＸＶＩ−ＸＸＶＩ線における断面図である。
【図２７】図２３のＸＸＶＩＩ−ＸＸＶＩＩ線における断面図である。
【図２８】ゲート電極に印加される電圧と、電流量との関係を示したグラフである。
【図２９】実施の形態２に係る不揮発性半導体装置の他の例を示す平面図である。
【図３０】実施の形態１に係る不揮発性半導体装置の変形例を示す平面図である。
【符号の説明】
【０１２２】
１ 半導体基板、２ａ 分離領域、４ａ アシストゲート、５ａ コントロールゲート、６ フローティングゲート、８ａ 配線、９ａ コンタクト部、２０Ａ，２０Ｂ 周辺回路領域、２１ メモリセル領域、１０８ｂ パスストランジスタ、１０８ａ 制御トランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に形成された複数のメモリセルを含むメモリセル領域と、
前記半導体基板の主表面上に形成され、前記メモリセル領域の周囲の領域から前記メモリセル領域内に達する活性領域と、
前記活性領域上に第１ゲート絶縁膜を介して形成された第１ゲートと、
前記活性領域上に形成され、前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して形成され、前記第１ゲートより狭い第２ゲートと、
を備えた不揮発性半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の主表面上に形成された複数のメモリセルを含むメモリセル領域と、
前記半導体基板の主表面上に形成され、前記メモリセル領域の周囲から前記メモリセル領域内に達する活性領域と、
前記活性領域上に形成された第１ゲートと、
前記活性領域上に形成された第２ゲートと、
を備え、
前記第１ゲート下の前記活性領域の幅は、前記第２ゲート下の前記活性領域の幅より広い不揮発性半導体装置。
【請求項３】
前記第１ゲート下に形成された第１ゲート絶縁膜は、前記第２ゲート下に形成された第２ゲート絶縁膜より薄く形成された、請求項２に記載の不揮発性半導体装置。
【請求項４】
前記メモリセルは、電荷を蓄積可能なフローティングゲートと、
前記フローティングゲートと隣り合う位置に形成され、直下に反転層を形成可能なアシストゲートとを有し、
前記不揮発性半導体装置は、さらに、前記アシストゲートに電圧を印加するコンタクト部を備え、
前記活性領域は、前記コンタクト部下にまで達する、請求項１または請求項２に記載の不揮発性半導体装置。
【請求項１】
半導体基板と、
前記半導体基板の主表面上に形成された複数のメモリセルを含むメモリセル領域と、
前記半導体基板の主表面上に形成され、前記メモリセル領域の周囲の領域から前記メモリセル領域内に達する活性領域と、
前記活性領域上に第１ゲート絶縁膜を介して形成された第１ゲートと、
前記活性領域上に形成され、前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を介して形成され、前記第１ゲートより狭い第２ゲートと、
を備えた不揮発性半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の主表面上に形成された複数のメモリセルを含むメモリセル領域と、
前記半導体基板の主表面上に形成され、前記メモリセル領域の周囲から前記メモリセル領域内に達する活性領域と、
前記活性領域上に形成された第１ゲートと、
前記活性領域上に形成された第２ゲートと、
を備え、
前記第１ゲート下の前記活性領域の幅は、前記第２ゲート下の前記活性領域の幅より広い不揮発性半導体装置。
【請求項３】
前記第１ゲート下に形成された第１ゲート絶縁膜は、前記第２ゲート下に形成された第２ゲート絶縁膜より薄く形成された、請求項２に記載の不揮発性半導体装置。
【請求項４】
前記メモリセルは、電荷を蓄積可能なフローティングゲートと、
前記フローティングゲートと隣り合う位置に形成され、直下に反転層を形成可能なアシストゲートとを有し、
前記不揮発性半導体装置は、さらに、前記アシストゲートに電圧を印加するコンタクト部を備え、
前記活性領域は、前記コンタクト部下にまで達する、請求項１または請求項２に記載の不揮発性半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２００７−１２８７９（Ｐ２００７−１２８７９Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００５−１９１９１５（Ｐ２００５−１９１９１５）
【出願日】平成１７年６月３０日（２００５．６．３０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１７年６月３０日（２００５．６．３０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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