【課題】 狭小ピッチで配線パターンを形成し、該配線パターンに接続するプラグを高い裕度で形成する。
【解決手段】 導電膜上に第１パターン１１を形成し、該第１パターン１１をトリムエッチングで細らせる。微細な第１パターン１１ａの周囲に自己整合的に閉ループの第２パターン１２を形成する。第２パターン１２を一部で分断して第３パターン１２ａを形成する。第３パターン１２ａをマスクとして導電膜をエッチングすることにより、配線パターン１３を形成する。配線パターン１３を層間絶縁膜で覆った後、配線パターン１３の屈曲した端部が露出するように開口１４を層間絶縁膜内に形成する。開口１４内に導電膜を埋め込みプラグを形成する。 （もっと読む）

【課題】 微細化できるとともに、配線抵抗を低くすることができる半導体装置を得る。
【解決手段】 半導体基板上にゲート絶縁膜を介して行列状に配置されたフローティングゲートと、フローティングゲート上に行方向に形成された制御ゲートと、半導体基板のフローティングゲート間の領域に列方向に形成されたトレンチと、トレンチを埋め込む絶縁膜と、絶縁膜中に列方向に形成された補助ゲートとを有し、補助ゲートにバイアスを印加することにより補助ゲートの近傍の半導体基板中に生じる反転層を配線として用いる。 （もっと読む）

【課題】 製造が容易であり、かつ動作の信頼性が高い半導体記憶装置を提供する。
【解決手段】 セルトランジスタ１１は、ｐ型シリコン基板、コントロールゲートＣＧ、及び電気的に孤立した一対のフローティングゲートＦＧ１，ＦＧ２からなる。シリコン基板には、コラム方向に延在した帯状の凸部１３が形成されており、ソース又はドレインとして機能する一対の帯状のｎ型拡散領域１４ａ，１４ｂが凸部１３を挟む表層に形成されている。コントロールゲートＣＧは、凸部１３及びフローティングゲートＦＧ１，ＦＧ２の上に絶縁膜を介して形成され、帯状にロウ方向に延在している。コラム方向に関するフローティングゲートＦＧ１，ＦＧ２の幅Ｗ１はコントロールゲートＣＧの幅Ｗ２より大きい。フローティングゲートＦＧ１，ＦＧ２及びコントロールゲートＣＧは、技術的課題のあるコラム方向におけるセルフアラインプロセスを用いずに簡単に形成することができる。 （もっと読む）

【課題】ｐチャネルＭＯＮＯＳメモリセルにおいて、データ書込時のデータ転送レートの高速化を実現する。
【解決手段】ビットラインをＧＮＤ〜ＶＣＣで動作させるために、プログラム時にセルウェルに４Ｖのバックゲート電圧を印加する。プログラムモードとベリファイモードとの切り換えを高速化するために、ベリファイも４Ｖのバックゲート電圧が印加されたままの状態で行う。このため、ベリファイ時にはワードライン（ゲート）に−５Ｖの読出モード時よりも大きい（絶対値）電圧を印加する。 （もっと読む）

【課題】 リードディスターブによるリファレンスセルの特性変動を防止する。
【解決手段】 メモリセル２７ｍ及びリファレンスセル２７ｒは、共に、複合ゲート絶縁膜８の第３の絶縁膜３に、電荷または分極を保持する機能を有する２つの記憶領域を備える。メモリセル２７ｍは、２つの記憶領域２７ｍｒ、２７ｍｌにおいて、夫々独立した情報の記憶及び読出しが可能である。一方、リファレンスセル２７ｒは、片側の記憶領域に記憶された情報のみがセンスアンプ２２で参照される。 （もっと読む）

この発明は、両面ＯＮＯフラッシュメモリセル（５００）におけるビットのレベルを決定するための技術（８００）に関する。この場合、両面ＯＮＯフラッシュメモリセルのビットの各々は複数のレベル（５４０、５４２、５４４）にプログラミング可能である。この発明の１つ以上の局面は、１つのビット上の電荷のレベルが相補ビット妨害として公知である他のビットに及ぼす恐れのある影響を考慮に入れている。相互コンダクタンスとして公知の測定基準が、より高い解像度および精度をもたらすようビットレベルを決定する際に用いられる。この態様では、この発明の１つ以上の局面に従ったビットレベルの決定により、偽のまたは誤った読出が軽減される。
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【課題】 半導体基板主面上の段差に起因するフローティングゲート材のエッチング不足による残渣の発生を防止する。
【解決手段】 半導体基板主面上にアシストゲート及びキャップ絶縁膜を積層した半導体装置において、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成し、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する。また、その製造方法では、前記アシストゲートのゲート長よりも小さな長さで前記キャップ絶縁膜を形成する工程と、前記半導体基板主面上から前記アシストゲート及びキャップ絶縁膜の側面にわたってフローティングゲートを形成する工程とを有する。 （もっと読む）

半導体基板上に、少なくとも１つのビットを記憶する縦型スプリット・ゲート不揮発性メモリ・セルを備え、基板上に、トレンチと、第１の活性領域と、第２の活性領域と、トレンチの側壁に沿って延びるチャネル領域とを含み、このトレンチは、第１の方向に延びる長さと、それに垂直な第２の方向に延びる幅を有し、トンネル酸化物によって側壁が覆われており、少なくとも１つの浮遊ゲートおよび制御ゲートのゲート・スタックを含み、制御ゲートがトレンチの底部まで延び、第１の浮遊ゲートが、制御ゲートと共に第１のスタックを形成するようにトレンチの左壁に位置するとともに、第２の浮遊ゲートが、制御ゲートと共に第２のスタックを形成するようにトレンチの右壁に位置する半導体デバイス。
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【課題】 半導体メモリ素子、ＮＡＮＤフラッシュメモリとその製作方法を提供する。
【解決手段】 メモリゲート及び電荷蓄積層を有するセルが密集し、隣接セル内のメモリゲートが互いに部分的に重なるか又は互いに自己整列するＮＡＮＤフラッシュメモリセルアレイ及び製造方法。メモリセルは、ビット線拡散部と共通ソース拡散部の間で列状に配置され、電荷蓄積層は、セル内のメモリゲートの下に位置決めされる。プログラミングは、負電荷を電荷蓄積ゲートに蓄積させるためにシリコン基板から電荷蓄積ゲートまでのホットエレクトロン注入、又は正電荷を電荷蓄積ゲートに蓄積させるためにシリコン基板から電荷蓄積ゲートまでのホットホール注入により行われる。消去は、プログラミング方法により電荷蓄積ゲートからシリコン基板まで又はその逆のチャンネルトンネリングにより行われる。 （もっと読む）

第１の浮遊ゲート・スタック（Ａ）と、第２の浮遊ゲート・スタック（Ｂ）と、中間アクセス・ゲート（ＡＧ）とを含むメモリ・セルの製作。浮遊ゲート・スタック（Ａ、Ｂ）は、第１のゲート酸化物（４）と、浮遊ゲート（ＦＧ）と、制御ゲート（ＣＧ；ＣＧｌ、ＣＧｕ）と、ポリ間誘電体層（８）と、キャッピング層（６）と、側壁スペーサ（１０）とを含む。メモリ・セルはさらに、ソースおよびドレイン接触部（２２）を含む。このメモリ・セルの製作は、浮遊ゲート・スタックを等しい高さにするために同じ処理工程で画定すること、ポリＳｉ層（１２）を浮遊ゲート・スタックの高さよりも大きな厚みで浮遊ゲートを覆って堆積させること、ポリＳｉ層（１２）を平坦化すること、浮遊ゲート・スタック間のポリＳｉ層上にアクセス・ゲート・マスクを使用するマスキング工程およびポリＳｉエッチング工程によって、平坦化されたポリＳｉ層（１４）内に中間アクセス・ゲート（ＡＧ）を画定することを含む。
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【課題】容易に製造され、高密度適用をサポートする不揮発性メモリに対するメモリ技術を提供すること。
【解決手段】マルチゲートメモリセルが、半導体本体と、この半導体本体に並列配置された複数ゲートとを備える。半導体本体の電荷保存構造が、複数ゲートのゲート下部に電荷トラップ場所を含む。列内の第１ゲートおよび最終ゲート近傍の半導体本体にソース・ドレーンバイアス電圧を導通するための回路と、複数ゲートにゲートバイアス電圧を導通するための回路とが含まれる。マルチゲートメモリセルは、ゲートの一部、または全ゲート間の電荷保存場所で、列内の複数ゲート下部に連続マルチゲートチャネル領域を含む。 （もっと読む）

改善した、サイリスタに基づくメモリセルを提供する。一例では、シリコン‐オン‐インシュレータ（ＳＯＩ）技術を用いて、セル（１０）をフローティング基板内に形成する。セルには、第２ワードラインによりゲート駆動されるとともに完全にフローティング基板内に形成されたラテラルサイリスタ（２０）を有するのが好ましい。このサイリスタのカソードは、アクセストランジスタ（１８）のソースをも有し、このアクセストランジスタのドレインは装置のビットラインに接続されており、このアクセストランジスタは第１ワードライン（１４）によりゲート駆動される。フローティング基板内にはトラッピング層が形成され、セルに書き込みを行う場合、パルスを加えて、論理状態“１”に対し正孔をトラッピング層にトラッピングさせ、論理状態“０”に対し電子をトラッピング層にトラッピングさせる。トラッピング層に電荷をトラッピングさせることにより、記憶されたデータ状態に追加の余裕度を加え、これらデータ状態の劣化を回避し、セルを不揮発性とする。
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不揮発性メモリデバイス（１００）は、基板（１１０）、絶縁層（１２０）、フィン（２１０）、複数の誘電層（３１０〜３３０）及び制御ゲート（５１０／５２０）を備える。絶縁層（１２０）は、基板（１１０）上に形成され、フィン（２１０）は、絶縁層（１２０）上に形成される。誘電層（３１０〜３３０）は、このフィン（２１０）を覆うように形成され、制御ゲート（５１０／５２０）は、誘電層（３１０〜３３０）上に形成される。誘電層（３１０〜３３０）は、メモリデバイス（１００）の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
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