不揮発性半導体記憶装置及びその製造方法
【課題】中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に交互に積層された複数の絶縁膜１４及び複数の電極膜ＷＬを有する積層構造体ＭＬと、積層構造体ＭＬの上に積層された選択ゲート電極ＳＧ及び絶縁層１６と、半導体ピラーＳＰと、芯部６８と、第１導電層１８と、を備える。半導体ピラーＳＰは、積層構造体ＭＬ、選択ゲート電極ＳＧ及び絶縁層１６を第１方向に貫通し、第１方向に直交する平面で切断した時の断面が環状である。芯部６８は、半導体ピラーＳＰの内側に埋め込まれ、絶縁層１６の上面から後退している。第１導電層１８は、芯部６８の上に、芯部６８に接触して設けられる。
【解決手段】第１方向に交互に積層された複数の絶縁膜１４及び複数の電極膜ＷＬを有する積層構造体ＭＬと、積層構造体ＭＬの上に積層された選択ゲート電極ＳＧ及び絶縁層１６と、半導体ピラーＳＰと、芯部６８と、第１導電層１８と、を備える。半導体ピラーＳＰは、積層構造体ＭＬ、選択ゲート電極ＳＧ及び絶縁層１６を第１方向に貫通し、第１方向に直交する平面で切断した時の断面が環状である。芯部６８は、半導体ピラーＳＰの内側に埋め込まれ、絶縁層１６の上面から後退している。第１導電層１８は、芯部６８の上に、芯部６８に接触して設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
リソグラフィーの微細化に頼らずにメモリの高密度化を実現する技術として、例えば、多層配線間にonetime-programmable素子を挟む構造や、シリコン膜のエピタキシャル成長を繰り返すことで従来のＮＡＮＤ型フラッシュメモリを複数層形成する構造等が提案されているが、これらの方法では、積層数を増すとともにリソグラフィー回数が増大するという問題がある。
【０００３】
それらに代わる技術として、積層型垂直メモリが提案された（例えば、特許文献１参照）。この技術においては、何層も積層された積層電極に対して、一括で貫通孔を形成し、貫通孔の内壁に電荷蓄積層などのメモリ膜を形成した後、内部をポリシリコン膜で埋め込むことにより、積層されたメモリ素子からなるメモリストリングを一度に形成する。これにより、積層数を増してもリソグラフィー工程数がほとんど増加しないメモリが実現される。
【０００４】
このような積層型垂直メモリにおいて、ポリシリコンチャネルトランジスタの特性向上のために、メモリストリングとなる半導体ピラーを中空円筒形状とする技術もある。これにより、半導体ピラーが薄膜化され、ポリシリコン膜中準位の影響を低減し、メモリセルの特性ばらつきを改善することができる。
【０００５】
しかしながら、半導体ピラーを中空円筒形状として薄膜化させて体積を減少させた場合、ソースドレイン拡散層やチャネル部分の不純物濃度は、比較的高く設定する必要がある。このために、積層構造体の表面から高加速・高電流のイオン注入を行うと、処理時間が長くなり、製造コストの上昇と、積層構造体における深い位置での位置制御性の課題を有する。
【０００６】
このように、中空円筒型の半導体ピラーを用いつつ、高濃度で位置制御性の高いソースドレイン拡散層の構造が望まれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１方向に交互に積層された複数の絶縁膜及び複数の電極膜を有する積層構造体と、前記第１方向において前記積層構造体の上に積層された選択ゲート電極と、前記第１方向において前記選択ゲート電極の上に積層された絶縁層と、前記積層構造体、前記選択ゲート電極及び前記絶縁層を前記第１方向に貫通し、前記第１方向に直交する平面で切断した時の断面が環状である半導体ピラーと、前記半導体ピラーの内側に埋め込まれ、前記絶縁層の上面から後退した芯部と、前記芯部の上に、前記芯部に接触して設けられた第１導電層と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【００１０】
また、本発明の他の一態様によれば、基板の主面の上に絶縁膜と電極膜とを交互に積層して積層構造体を形成し、前記積層構造体の上に選択ゲート電極を形成し、前記選択ゲート電極の上に絶縁層を形成し、少なくとも前記選択ゲート電極と前記絶縁層とを、前記主面に対して垂直な第１方向に貫通する第１貫通ホールを形成して、前記第１貫通ホールの内側面に半導体膜を形成し、前記半導体膜の内側に芯部を形成し、前記芯部を後退させ、前記半導体膜に不純物を導入することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００１１】
また、本発明の他の一態様によれば、基板の主面の上に絶縁膜と電極膜とを交互に積層して積層構造体を形成し、前記積層構造体の上に選択ゲート電極を形成し、前記選択ゲート電極の上に絶縁層を形成し、前記選択ゲート電極を前記主面に対して垂直な第１方向に貫通する第２貫通ホールと、前記絶縁層を前記第１方向に貫通して前記第２貫通ホールと連通し前記絶縁層の上端における径が前記第２貫通ホールよりも大きい第３貫通ホールと、を形成し、前記第２貫通ホール及び前記第３貫通ホールの内側面に半導体膜を形成し、前記半導体膜の前記選択ゲート電極の側の部分に不純物を注入することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３】本発明の第１の実施例に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図４】図３に続く工程順模式的断面図である。
【図５】本発明の第２の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
【図６】本発明の第３の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
【図７】図６に続く工程順模式的断面図である。
【図８】本発明の第４の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
【図９】本発明の第５の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
【図１０】図９に続く工程順模式的断面図である。
【図１１】本発明の第６の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１２】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図１３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図１４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１５】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１６】
まず、図２を用いて、本実施形態に係る不揮発性半導体記憶装置の構成の概要の一例を説明する。
本実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリであり、後述するように、不揮発性半導体記憶装置１１０においては、セルトランジスタが３次元マトリクス状に配列される。また、各セルトランジスタには電荷蓄積層が設けられており、この電荷蓄積層に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１７】
図２に表したように、不揮発性半導体記憶装置１１０においては、例えば単結晶シリコン等の半導体からなる基板１１が設けられる。なお、基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域とが設定されている。図２は、メモリアレイ領域の構成を例示しており、回路領域の図示は省略されている。
【００１８】
メモリアレイ領域においては、基板１１の主面１１ａ上に、積層構造体ＭＬが形成されている。積層構造体ＭＬにおいては、電極膜ＷＬと絶縁膜１４とが交互に積層されている。
【００１９】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＸ軸方向（第２方向）とする。そして、Ｚ軸とＸ軸とに垂直な方向をＹ軸方向（第３方向）とする。
すなわち、積層構造体ＭＬにおける電極膜ＷＬと絶縁膜１４の積層方向は、Ｚ軸方向である。
【００２０】
そして、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰが設けられている。
【００２１】
そして、積層構造体ＭＬの上方には、選択ゲート電極ＳＧが設けられる。選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンを用いることができる。選択ゲート電極ＳＧは、導電膜が一定の方向に沿って分断されて形成されたものであり、本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に沿って分断されている。すなわち、選択ゲート電極ＳＧは、Ｘ軸方向に延在する複数本の配線状の導電部材である。
【００２２】
一方、電極膜ＷＬは、ＸＹ平面に平行な導電膜であり、例えば、消去ブロック単位で分断される。なお、電極膜ＷＬも、選択ゲート電極ＳＧと同様に、例えばＸ軸方向に延在するように分断されていても良い。
【００２３】
そして、積層構造体ＭＬ及び選択ゲート電極ＳＧには、積層方向（Ｚ軸方向）に延びる複数の貫通ホールＴＨが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーＳＰとなる。
【００２４】
半導体ピラーＳＰは、Ｘ−Ｙ平面に複数設けられ、本具体例では、Ｙ軸方向に隣接して並ぶ２つの半導体ピラーＳＰは１つのペアとなる。すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを基板１１の側で電気的に接続する第１接続部ＣＰ１（接続部ＣＰ）をさらに備える。すなわち、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、第１接続部ＣＰ１によって接続され、Ｕ字形状の１つのＮＡＮＤストリングとして機能する。また、第２半導体ピラーＳＰ２において、Ｙ軸方向において第１半導体ピラーＳＰ１とは反対の側で隣接する第３及び第４半導体ピラーＳＰ３及びＳＰ４とが第２接続部ＣＰ２によって接続され、Ｕ字形状の別のＮＡＮＤストリングとして機能する。このように、２つずつの半導体ピラーＳＰがペアとなる。
【００２５】
そして、例えば、２つのＵ字形状のＮＡＮＤストリングにおいて内側で隣接する２本の半導体ピラー（半導体ピラーＳＰ２及びＳＰ３）はソース線ＳＬに接続され、外側の２本の半導体ピラー（半導体ピラーＳＰ１及びＳＰ４）は、貫通電極Ｖ１及びＶ２によってそれぞれ同一のビット線ＢＬに接続されている。
【００２６】
このように、積層型垂直メモリおいて、メモリストリングをＵ字形状に接続することにより、メモリストリングの下部でのポリシリコン・コンタクトが不要となり、メモリ膜構成の自由度が増す。
【００２７】
すなわち、積層型垂直メモリおいては、メモリ素子のゲート絶縁膜を、チャネルとなるポリシリコン膜の前に形成する必要がある。この時、メモリストリングに電流を流すために半導体ピラーＳＰの下部では良好なポリシリコン−ポリシリコン・コンタクトを得る必要があり、例えば、希釈フッ酸系の処理に耐えうるメモリ膜構成を用いる必要があり、メモリ膜構成に制約がある。これに対し、上記のように、メモリストリングをＵ字形状とすることで、この制約が解除でき、例えば、上記の積層型垂直メモリの更なる高密度化方法として多値化技術等を推進する場合等に有利になる。
【００２８】
ただし、後述するように、本発明は、これに限らず、それぞれの半導体ピラーＳＰが独立していても良く、この場合には各半導体ピラーＳＰは接続部ＣＰによって接続されない。この場合には、積層構造体ＭＬの上部及び下部に半導体ピラーＳＰを選択するための選択ゲート電極がそれぞれ設けられる。以下では、２本の半導体ピラーＳＰが接続部ＣＰによって接続される場合として説明する。
【００２９】
なお、ここで、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーを指す場合に、「半導体ピラーＳＰＮ」（Ｎは１以上の任意の整数）と言うことにする。
【００３０】
なお、半導体ピラーＳＰ１及びＳＰ４に対応する電極膜が共通に接続され、半導体ピラーＳＰ２及びＳＰ３に対応する電極膜が共通に接続される。同様に、０以上の整数であるＭにおいて、上記のＮが（４Ｍ＋１）及び（４Ｍ＋４）である半導体ピラーＳＰ（４Ｍ＋１）及びＳＰ（４Ｍ＋４）に対応する電極膜が共通に接続され、Ｎが（４Ｍ＋２）及び（４Ｍ＋３）である半導体ピラーＳＰ（４Ｍ＋２）及び（４Ｍ＋３）に対応する電極膜が共通に接続される。
【００３１】
すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた、交叉指形電極（inter digital electrodeまたはmulti-finger electrode）の構造を有することができる。
【００３２】
そして、Ｘ軸方向における両端において、半導体ピラーＳＰ（４Ｍ＋１）及びＳＰ（４Ｍ＋４）に対応する電極膜ＷＬと、半導体ピラーＳＰ（４Ｍ＋２）及び（４Ｍ＋３）に対応する電極膜ＷＬと、は、例えば基板１１に設けられる周辺回路と電気的に接続される。すなわち、例えば、特許文献１に記載されている「階段構造」のように、Ｚ軸方向に積層された各電極膜ＷＬのＸ軸方向における長さが階段状に変化させられており、Ｘ軸方向のそれぞれの端で、それぞれの電極膜ＷＬは周辺回路と接続される。
【００３３】
これにより、半導体ピラーＳＰ１と半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作でき、そして、半導体ピラーＳＰ３と半導体ピラーＳＰ４とに対応する同層のメモリセルは互いに独立して動作できる。
【００３４】
なお、半導体ピラーＳＰ（４Ｍ＋１）及びＳＰ（４Ｍ＋４）に対応する電極膜と、半導体ピラーＳＰ（４Ｍ＋２）及び（４Ｍ＋３）に対応する電極膜と、との組み合を１つの消去ブロックとすることができ、消去ブロックごとに、それぞれの電極膜が分断される。
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。
【００３５】
図１は、不揮発性半導体記憶装置１１０の一部の構成を例示している。すなわち、同図（ａ）は図２に例示した半導体ピラーＳＰ１を例示しており、同図（ｂ）は、半導体ピラーＳＰ１の積層構造体ＭＬに対応する部分をさらに拡大して例示している。
【００３６】
図１（ａ）及び（ｂ）に表したように、基板１１の主面１１ａの上に層間絶縁膜１１ｂが設けられ、その上にバックゲートＢＧが設けられ、その上に積層構造体ＭＬが設けられる。積層構造体ＭＬにおいては、複数の絶縁膜１４及び複数の電極膜ＷＬが、Ｚ軸方向（第１方向）に交互に積層されている。
【００３７】
そして、Ｚ軸方向において積層構造体ＭＬの上に選択ゲート電極ＳＧと、Ｚ軸方向において選択ゲート電極ＳＧの上に絶縁層１６が設けられている。
【００３８】
そして、積層構造体ＭＬ、選択ゲート電極ＳＧ及び絶縁層１６をＺ軸方向に貫通する半導体ピラーＳＰが設けられている。そして、半導体ピラーＳＰは、Ｚ軸に直交する平面で切断した時の断面が環状である。すなわち、半導体ピラーＳＰは、中空円筒形状を有する。
【００３９】
そして、半導体ピラーＳＰの内側には、芯部６８が埋め込まれている。この芯部６８の上端は、絶縁層１６の上端よりも下方に後退している。すなわち、芯部６８は、絶縁層１６の上面から後退している。
【００４０】
そして、半導体ピラーＳＰの内側において、芯部６８の上（Ｚ軸方向における上）には、第１導電層１８が設けられている。
【００４１】
なお、本発明はこれに限らず、後述するように、第１導電層１８は、半導体ピラーＳＰの内側及び半導体ピラーＳＰの上の少なくともいずれかにおいて、芯部６８の上に設けられれば良い。
【００４２】
絶縁層１６には任意の絶縁材料を用いることができ、例えばＳｉＯ２を用いることができる。半導体ピラーＳＰには、任意の半導体材料を用いることができ、例えばポリシリコンやアモルファスシリコン等を用いることができる。芯部６８には、任意の絶縁材料を用いることができ、例えばＳｉＮを用いることができる。第１導電層１８には、任意の導電材料を用いることができ、例えば、不純物を添加したポリシリコンを用いることができる。
【００４３】
図１（ｂ）に表したように、半導体ピラーＳＰと電極膜ＷＬとの間にメモリ部積層膜６１が設けられている。メモリ部積層膜６１は、電荷蓄積層６３と、電極膜ＷＬと電荷蓄積層６３との間に設けられた第１メモリ部絶縁膜６１ａと、半導体ピラーＳＰと電荷蓄積層６３との間に設けられた第２メモリ部絶縁膜６１ｂと、を有する。
【００４４】
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨが設けられ、その内壁に第２メモリ部絶縁膜６１ｂ、電荷蓄積層６３及び第１メモリ部絶縁膜６１ａの積層膜からなるメモリ部積層膜６１が設けられ、メモリ部積層膜６１の内側の側面に中空円筒形状の半導体ピラーＳＰが設けられている。
【００４５】
ただし、本実施形態が適用される不揮発性半導体記憶装置は、上記に限らず、電極膜ＷＬと絶縁膜１４とが交互に積層された積層構造体ＭＬを積層方向に貫通する半導体ピラーが設けられる構造であれば良く、上記のメモリ部積層膜６１の構造は任意である。例えば、電荷蓄積層６３、第１メモリ部絶縁膜６１ａ及び第２メモリ部絶縁膜６１ｂの少なくともいずれかの、少なくとも一部が、電極膜ＷＬどうしの間に設けられていても良い。
【００４６】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには、回路領域に形成されたドライバ回路（図示せず）によって所定の電位が印加され、不揮発性半導体記憶装置１１０のワード線として機能する。
【００４７】
一方、絶縁膜１４、第１メモリ部絶縁膜６１ａ及び第２メモリ部絶縁膜６１ｂには、例えばシリコン酸化物が用いられる。
【００４８】
絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。電極膜ＷＬと電荷蓄積層６３との間に設けられる第１メモリ部絶縁膜６１ａはブロック絶縁膜として機能し、半導体ピラーＳＰと電荷蓄積層６３との間に設けられる第２メモリ部絶縁膜６１ｂはトンネル絶縁膜として機能する。
【００４９】
電荷蓄積層６３には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、記憶層として機能する。電荷蓄積層６３は単層膜でも良く、また積層膜であっても良い。
そして、半導体ピラーＳＰと電極膜ＷＬとが対向する部分の近傍領域が１つのメモリセルＭＣとなる。
【００５０】
このような構造を有する不揮発性半導体記憶装置の実施例について以下説明する。
（第１の実施例）
図１に表したように、第１の実施例の不揮発性半導体記憶装置１１１は、図１に例示した不揮発性半導体記憶装置１１０の構造を有する。
不揮発性半導体記憶装置１１１においては、選択ゲート電極ＳＧには、例えば厚さ２００ｎｍ（ナノメートル）のｐ＋ポリシリコンが用いられ、絶縁層１６には、例えば厚さ３００ｎｍのＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が用いられている。芯部６８には、例えばＳｉＮ膜が用いられる。芯部６８の上端は、Ｚ軸方向において、選択ゲート電極ＳＧよりも上方で、絶縁層１６の上端よりも下方に配置されている。そして、半導体ピラーＳＰの選択ゲート電極ＳＧの上端の近傍の位置に、ソースドレイン拡散領域ＳＤＲが設けられている。ソースドレイン拡散領域ＳＤＲの下端は、例えば、選択ゲート電極ＳＧの上端から下方向に５０ｎｍ程度の位置とされている。なお、半導体ピラーＳＰの上端及び第１導電層１８の上端の上にメタルプラグ２１が設けられている。メタルプラグ２１は、例えば図２に例示した貫通電極Ｖ１となる、または、貫通電極Ｖ１に電気的に接続される。
【００５１】
不揮発性半導体記憶装置１１１は、例えば以下のようにして作製される。
図３は、本発明の第１の実施例に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図４は、図３に続く工程順模式的断面図である。
【００５２】
図３（ａ）に表したように、まず、シリコンからなる基板の上に、層間絶縁膜１１ｂ及びバックゲートＢＧを形成し、その上に、絶縁膜１４と電極膜ＷＬを交互に積層して積層構造体ＭＬを形成する。リソグラフィーとＲＩＥ法とを用いて、バックゲートＢＧの一部と積層構造体ＭＬとに、Ｚ軸方向に延在するメモリトランジスタ孔Ｈｍを形成し、メモリトランジスタ孔Ｈｍの内部を例えばＳｉＮ膜からなる犠牲膜ＳＦで埋め込む。なお、メモリトランジスタ孔Ｈｍの直径は、例えば６０ｎｍである。
【００５３】
なお、バックゲートＢＧには例えばＳｉＮ膜からなる接続部ＣＰが予め形成されており、接続部ＣＰと犠牲膜ＳＦとは互いに接続される。
【００５４】
そして、積層構造体ＭＬの上に、層間絶縁膜１５と、選択トランジスタの選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆと、絶縁層１６となるエクステンション層間絶縁膜１６ｆと、を積層する。選択ゲート電極膜ＳＧｆには、例えば、厚さ２００ｎｍのｐ＋ポリシリコンを用い、エクステンション層間絶縁膜１６ｆには、例えば、厚さ３００ｎｍのＴＥＯＳ膜を用いる。
【００５５】
そして、リソグラフィーとＲＩＥ法により、エクステンション層間絶縁膜１６ｆと選択ゲート電極膜ＳＧｆとを貫通し、犠牲膜ＳＦに達する選択トランジスタ孔Ｈｓを形成する。
そして、図３（ｂ）に表したように、例えば、熱燐酸溶液中で、犠牲膜ＳＦであるＳｉＮ膜及び接続部ＣＰのＳｉＮ膜を剥離し、選択トランジスタ孔Ｈｓとメモリトランジスタ孔Ｈｍと接続部ＣＰの孔とを連通させ、Ｕ字形状のメモリストリング孔Ｈｔを形成する。
【００５６】
そして、図３（ｃ）に表したように、メモリストリング孔Ｈｔの内壁面に、例えば、例えばＳｉＯ２からなる第１メモリ部絶縁膜６１ａ、ＳｉＮからなる電荷蓄積層６３、ＳｉＯ２からなる第２メモリ部絶縁膜６１ｂを積層して、メモリ部積層膜６１を形成する。
【００５７】
さらに、半導体ピラーＳＰとなる半導体ピラー膜ＳＰｆを堆積する。半導体ピラー膜ＳＰｆには、多結晶半導体膜またはアモルファス半導体膜（例えば７ｎｍ程度のアモルファスシリコン膜）を用いることができる。このとき、メモリストリング孔Ｈｔは完全に埋め込まれず、少なくとも部分的に内部に中空を残したままとする。
【００５８】
そして、図３（ｄ）に表したように、半導体ピラー膜ＳＰｆの結晶性を高めるために、例えば６００℃の不活性雰囲気中（例えばＮ２中）にてアニールし、その後、酸化雰囲気中でさらにアニールすることで半導体ピラー膜ＳＰｆの内側側面を酸化し、さらに内部に芯部６８となる芯部絶縁膜６８ｆを埋め込む。芯部絶縁膜６８ｆには、例えばＳｉＮ膜が用いられる。なお、このＳｉＮ膜は例えばＣＶＤ（Chemical Vapor Deposition）法で形成する。
【００５９】
そして、図４（ａ）に表したように、ＲＩＥ法により、芯部絶縁膜６８ｆをエッチバックし、芯部絶縁膜６８ｆの上端６８ｆｕが選択ゲート電極膜ＳＧｆの上端ＳＧｆｕよりも上側（基板１１とは反対の側）になるように、リセス（後退）させる。本具体例では、芯部絶縁膜６８ｆの上端６８ｆｕと、選択ゲート電極膜ＳＧｆの上端ＳＧｆｕと、のＺ軸方向における距離ｔ１が、１００ｎｍ程度の距離となるようにされる。
【００６０】
そして、図４（ｂ）に表したように、半導体ピラー膜ＳＰｆに不純物注入を行う。不純物注入においては、例えば、不純物としてリンを用い、加速エネルギーを６０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。この時、芯部絶縁膜６８ｆ中に打ち込まれた不純物が、横方向（Ｚ軸方向に対して垂直な方向）にも反跳し、半導体ピラー膜ＳＰｆ中に注入されることで、ソースドレイン拡散領域ＳＤＲが形成される。
【００６１】
そして、図４（ｃ）に表したように、稀釈フッ酸溶液で前処理をした後、選択トランジスタ孔Ｈｓ中の芯部絶縁膜６８ｆの上に、第１導電層１８となるリンドープト・ポリシリコン膜１８ｆを埋め込み、その後、エクステンション層間絶縁膜１６ｆの上のポリシリコン膜（半導体ピラー膜ＳＰｆ）を除去する。
【００６２】
なお、この時、メタルプラグ２１とのコンタクトをさらに確実とするため、リンドープト・ポリシリコン膜１８ｆに不純物注入を行っても良い。この場合の不純物注入においては、例えば、不純物としてＡｓを用い、加速エネルギーを４０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。
さらに、不純物の活性化のため、例えば、Ｎ２雰囲気中において９５０℃で１０秒程度のアニールを行う。
【００６３】
そして、その後、エクステンション層間絶縁膜１６ｆの上のメモリ部積層膜６１を除去し、そして、その上に層間絶縁膜１９を堆積し、層間絶縁膜１９に溝２０を形成する。そして、溝２０に例えばＷ膜２１ｂとＴｉＮ膜２１ａとの積層膜等の金属膜を埋め込んで、メタルプラグ２１を形成する。
このようにして、図１に例示した不揮発性半導体記憶装置１１１が作製できる。
【００６４】
不揮発性半導体記憶装置１１１においては、以下のような効果が得られる。
まず、芯部絶縁膜６８ｆをリセスして芯部絶縁膜６８ｆの上端６８ｆｕを選択ゲート電極ＳＧに近接させた状態で不純物注入を行うため、不純物注入の際の加速エネルギーが比較的小さくて済み、不純物注入時の電流を高めやすい。すなわち、低加速エネルギーで高電流とすることができる。これにより、不純物注入に要する工程時間を短縮することができ、製造コストが低減できる。
【００６５】
そして、不純物注入の際の選択ゲート電極ＳＧまでの距離が縮小されているので、高濃度で不純物を注入でき、そして、不純物濃度のＺ軸方向における制御性が高い。
【００６６】
このように、不揮発性半導体記憶装置１１１によれば、中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置が提供できる。
【００６７】
さらに、半導体ピラー膜ＳＰｆの厚さが数ｎｍと薄い中空円筒形状の半導体ピラーＳＰにおいて、従来の方法では、メタルプラグ２１と半導体ピラー膜ＳＰｆとの接続の際に、界面のシリサイド反応時に空洞等が生じてオープン不良を生じ易かったが、不揮発性半導体記憶装置１１１によれば、この問題が解決できる。すなわち、不揮発性半導体記憶装置１１１においては、半導体ピラー膜ＳＰｆが薄くても、半導体ピラー膜ＳＰｆ（半導体ピラーＳＰ）の側面とリンドープト・ポリシリコン膜１８ｆ（第１導電層１８）の側面とが大きな面積で互いに接触し、半導体ピラーＳＰと第１導電層１８とが安定して電気的に接続される。そして、メタルプラグ２１と、半導体ピラーＳＰ及び第１導電層１８と、がメモリストリング孔Ｈｔの径の面積によって互いに接触する。そして、この接触は、安定した接続特性が得やすいメタル−ポリシリコン・コンタクトとなる。これにより、上記のオープン不良が低減でき、歩留まりが向上する効果がある。
【００６８】
なお、図４（ｂ）に関して説明した工程においては、上記のようにイオン注入を用いることもできるが、例えば不純物の気相拡散を用いることもできる。すなわち、図４（ｂ）に例示したように、半導体ピラー膜ＳＰｆへの不純物の導入の際に、芯部絶縁膜６８ｆには耐熱性の高いＳｉＮ膜が用いられており、気相拡散の高温処理にも対応できる。
【００６９】
（第２の実施例）
図５は、本発明の第２の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置の構成を例示する模式的断面図であり、同図（ｂ）及び（ｃ）は、その製造方法を例示する工程順模式的断面図である。
【００７０】
図５（ａ）に表したように、本発明の第１の実施形態に係る第２の実施例の不揮発性半導体記憶装置１１２においては、芯部６８の上端は、選択ゲート電極ＳＧの上端と下端の間の選択ゲート電極ＳＧの上端側に配置されている。そして第１導電層１８の下端は、選択ゲート電極ＳＧに対向している。
【００７１】
このような不揮発性半導体記憶装置１１２は、例えば以下のようにして製造できる。
図３（ａ）〜（ｄ）に例示した処理を実施して、半導体ピラー膜ＳＰｆの内側の内部に芯部６８となる芯部絶縁膜６８ｆを埋め込んだ後、図５（ｂ）に表したように、例えばＲＩＥ法により、芯部絶縁膜６８ｆをエッチバックして、芯部絶縁膜６８ｆの上端６８ｆｕが、選択ゲート電極膜ＳＧｆの上端ＳＧｆｕよりも、下側（基板１１の側）になるようにリセスする。本具体例では、芯部絶縁膜６８ｆの上端６８ｆｕと選択ゲート電極膜ＳＧｆの上端ＳＧｆｕとのＺ軸方向における距離ｔ２が、例えば５０ｎｍ程度の距離となるようにされる。
【００７２】
そして、図５（ｃ）に表したように、稀釈フッ酸溶液で前処理をした後、選択トランジスタ孔Ｈｓ中の芯部絶縁膜６８ｆの上に、リンドープト・ポリシリコン膜１８ｆを埋め込み、その後、エクステンション層間絶縁膜１６ｆの上のポリシリコン膜（半導体ピラー膜ＳＰｆ）を除去する。すなわち、この製造方法では、図４（ｂ）に関して説明した不純物注入の処理が省略される。
【００７３】
なお、この時、メタルプラグとのコンタクトをさらに確実とするため、リンドープト・ポリシリコン膜１８ｆに不純物注入を行っても良い。この場合の不純物注入においては、例えば、不純物としてＡｓを用い、加速エネルギーを４０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。
さらに、不純物の活性化のため、例えば、Ｎ２雰囲気中において９５０℃で１０秒程度のアニールを行う。
【００７４】
その後、第１の実施例と同様にして、層間絶縁膜１９及びメタルプラグ２１を形成して、図５（ａ）に例示した不揮発性半導体記憶装置１１２が作製できる。
【００７５】
不揮発性半導体記憶装置１１２においては、以下のような効果が得られる。
第１の実施例に係る不揮発性半導体記憶装置１１１においては、図４（ｂ）に関して説明した不純物注入によって、選択ゲート電極ＳＧに対向するソースドレイン拡散領域ＳＤＲを形成していたのに対し、第２の実施例に係る不揮発性半導体記憶装置１１２においては、リンドープト・ポリシリコン膜１８ｆを選択ゲート電極ＳＧと対向する位置まで下げることで、ソースドレイン拡散領域ＳＤＲを形成する。リンドープト・ポリシリコン膜１８ｆ中の不純物は、例えば活性化アニール中に拡散し、半導体ピラー膜ＳＰｆ中へ所定の濃度で導入される。これにより、半導体装置の製造工程が短縮され、さらなるコスト削減が可能となる。
【００７６】
（第３の実施例）
図６は、本発明の第３の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置の構成を例示する模式的断面図であり、同図（ｂ）、（ｃ）及び（ｄ）は、その製造方法を例示する工程順模式的断面図である。 図７は、図６に続く工程順模式的断面図である。
【００７７】
図６（ａ）に表したように、本発明の第１の実施形態に係る第３の実施例の不揮発性半導体記憶装置１１３においては、半導体ピラーＳＰの内側の壁面に、例えばＳｉＮからなるバリア絶縁膜６７が設けられ、その内側に、第２導電層７０が設けられている。
【００７８】
すなわち、不揮発性半導体記憶装置１１３においては、芯部６８は、半導体ピラーＳＰの側壁に設けられたバリア絶縁膜６７と、バリア絶縁膜６７の内側に埋め込まれ、第１導電層１８と電気的に接続された第２導電層７０と、を有する。第２導電層７０には、第２導電層１８と同じ材料を用いることができる。
【００７９】
この場合、接続部ＣＰの深さをこれまでの実施例に比べて浅くして、接続部ＣＰの中で導電膜７０が横方向に貫通しないようにする。これにより、ビット線ＢＬとソース線ＳＬとの間が、第２導電層７０によってショートすることを回避でき、導電膜１８と同じ材料を用いて、工程を短縮しながら、信頼性の高い読み出し動作を実現できる。
【００８０】
このような不揮発性半導体記憶装置１１３は、例えば以下のようにして製造できる。
図３（ａ）〜（ｃ）に例示した処理を実施して、メモリストリング孔Ｈｔの内壁面に、メモリ部積層膜６１と半導体ピラー膜ＳＰｆとを形成した後、図６（ｂ）に表したように、半導体ピラー膜ＳＰｆの結晶性を高めるために例えば６００℃の不活性雰囲気中（例えばＮ２中）にてアニールし、次に、酸化雰囲気中でアニールすることで半導体ピラー膜ＳＰｆの内側の側面を酸化し、さらに、半導体ピラー膜ＳＰｆの内側の壁面にバリア絶縁膜６７を堆積し、さらに、バリア絶縁膜６７の内側の残余の空間を塗布型犠牲膜６９で埋め込む。
【００８１】
上記のバリア絶縁膜６７には、例えばＳｉＮ膜を用いることができ、バリア絶縁膜６７の厚さは、例えば５ｎｍ程度とすることができる。この時、バリア絶縁膜６７によってメモリストリング孔Ｈｔが完全に埋め込まれないようにする。すなわち、少なくとも選択ゲート電極ＳＧ近傍では、バリア絶縁膜６７がメモリストリング孔Ｈｔ内を完全には埋め込まないようにする。これにより、メモリストリング孔Ｈｔの内部のバリア絶縁膜６７の内側に、上記の塗布型犠牲膜６９を形成する。塗布型犠牲膜６９としては、例えばフォトレジストを用いることができる。
【００８２】
そして、図６（ｃ）に表したように、ＲＩＥ法により、塗布型犠牲膜６９をエッチバックし、メモリストリング孔Ｈｔの内部の塗布型犠牲膜６９の上端６９ｕが、選択ゲート電極膜ＳＧｆの上端ＳＧｆｕから上方で、塗布型犠牲膜６９の上端６９ｕと選択ゲート電極膜ＳＧｆの上端ＳＧｆｕとの距離ｔ３が１００ｎｍ程度となるようにする。
【００８３】
そして、図６（ｄ）に表したように、例えば、ＣＦ４ガスをベースとしたＣＤＥ（chemical dry etching）により、メモリストリング孔Ｈｔの上部（選択ゲート電極ＳＧよりも上）のバリア絶縁膜６７を除去する。
【００８４】
そして、図７（ａ）に表したように、半導体ピラー膜ＳＰｆに、不純物注入を行う。不純物注入においては、例えば、不純物としてリンを用い、加速エネルギーを６０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。この時、塗布型犠牲膜６９中及びバリア絶縁膜６７中に打ち込まれた不純物が、横方向（Ｚ軸方向に垂直な方向）にも反跳し、半導体ピラー膜ＳＰｆ中に注入されることで、ソースドレイン拡散領域ＳＤＲが形成される。
【００８５】
そして、図７（ｂ）に表したように、例えば、アッシングおよびウェット処理により、塗布型犠牲膜６９を除去する。
【００８６】
そして、図７（ｃ）に表したように、例えば、稀釈フッ酸溶液で前処理をした後、リンドープト・ポリシリコン膜１８ｆを埋め込む。この時、メモリストリング孔Ｈｔの内部のバリア絶縁膜６７の内側に埋め込まれたリンドープト・ポリシリコン膜１８ｆが第２導電層７０となり、選択ゲート電極膜ＳＧｆの上方においては、メモリストリング孔Ｈｔの内部の空間に埋め込まれたリンドープト・ポリシリコン膜１８ｆが、第１導電層１８となる。すなわち、第２導電層７０には、第１導電層１８に用いられる材料と同じ材料が用いられる。
その後、エクステンション層間絶縁膜１６ｆの上のポリシリコン膜（半導体ピラー膜ＳＰｆ）を除去する。
【００８７】
なお、この時、メタルプラグとのコンタクトをさらに確実とするため、リンドープト・ポリシリコン膜１８ｆに不純物注入を行っても良い。この場合の不純物注入においては、例えば、不純物としてＡｓを用い、加速エネルギーを４０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。
さらに、不純物の活性化のため、例えば、Ｎ２雰囲気中において９５０℃で１０秒程度のアニールを行う。
【００８８】
その後、第１の実施例と同様にして、層間絶縁膜１９及びメタルプラグ２１を形成して、図６（ａ）に例示した不揮発性半導体記憶装置１１３が作製できる。
【００８９】
不揮発性半導体記憶装置１１３においては、以下のような効果が得られる。
不揮発性半導体記憶装置１１３においては、ＳｉＮ膜はバリア絶縁膜６７としてメモリストリング孔Ｈｔを完全には埋め込まず、薄い膜厚で形成される。このバリア絶縁膜６７により、リンドープト・ポリシリコン膜１８ｆと半導体ピラー膜ＳＰｆとが直接接することが防止される。そして、バリア絶縁膜６７の上端の高さは、塗布型犠牲膜６９であるレジストのリセス深さで決定される。一般に、塗布型膜の場合は、ＣＶＤ法により成長された膜と異なり、埋め込み時に空洞やシームが形成され難い。このため、塗布型犠牲膜６９を用いることで、メモリの微細化が進んだ場合にリセス工程でメモリストリング孔の中心に空洞を生じにくくすることができ、次の工程において塗布型犠牲膜６９の上端６９ｕの高さを制御性良くリセスすることができる。これにより、イオン注入工程の制御性が向上するとともに、且つ、確実にバリア絶縁膜６７を半導体ピラー内に残すことができるので、メモリトランジスタ部の半導体ピラーにもリンドープト・ポリシリコン膜１８ｆが接触することがなくなり、トランジスタ特性も向上することができる。
【００９０】
なお、図７（ａ）に関して説明した工程においては、上記のようにイオン注入を用いることもできるが、例えば、塗布型犠牲膜６９を除去したのち、イオン注入のかわりに不純物の気相拡散を行なうこともできる。
【００９１】
なお、本実施例では、接続部ＣＰの深さを浅くして、接続部ＣＰの中で第２導電層７０が横方向に貫通しないようにすることで、第２導電層７０に導電膜１８と同じ材料を用いて、工程を短縮しながら、信頼性の高い読み出し動作を実現したが、もし、接続部ＣＰの深さが深く、バリア絶縁層６７の内側の空間に他の材料が埋め込まれる構造の場合には、その材料には、導電膜１８とは異なる絶縁性の材料を用い、接続部ＣＰにおける横方向の導通を防止する。
【００９２】
（第４の実施例）
図８は、本発明の第４の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置の構成を例示する模式的断面図であり、同図（ｂ）、（ｃ）及び（ｄ）は、その製造方法を例示する工程順模式的断面図である。
【００９３】
図８（ａ）に表したように、本発明の第１の実施形態に係る第４の実施例の不揮発性半導体記憶装置１１４においては、芯部６８として、ＳｉＮに変えて酸素添加アモルファスシリコン膜７１が用いられる。これにより、芯部６８の上端の位置の制御がより高い精度に制御される。本具体例においては、半導体ピラーＳＰの上端と芯部６８の上端との高さは実質的に同じであり、従って、第１導電層１８は、半導体ピラーＳＰの上（Ｚ軸方向における上）において芯部６８の上（Ｚ軸方向における上）に設けられている。
【００９４】
このような不揮発性半導体記憶装置１１４は、例えば以下のようにして製造できる。
まず、図３（ａ）〜（ｃ）に例示した処理を実施して、メモリストリング孔Ｈｔの内壁面に、メモリ部積層膜６１と半導体ピラー膜ＳＰｆとを形成する。
【００９５】
この後、図８（ｂ）に表したように、半導体ピラー膜ＳＰｆの結晶性を高めるために、例えば６００℃の不活性雰囲気中（例えばＮ２中）にてアニールし、次に、酸化雰囲気中でアニールすることで半導体ピラー膜ＳＰｆの内側の側面を酸化し、さらに、半導体ピラー膜ＳＰｆの内側にバリア絶縁膜６７を堆積し、さらに、その内部に酸素添加アモルファスシリコン膜７１を埋め込む。
【００９６】
そして、図８（ｃ）に表したように、第１の実施例と同様に、ＲＩＥ法により、酸素添加アモルファスシリコン膜７１をエッチバックし、酸素添加アモルファスシリコン膜７１の上端７１ｕが選択ゲート電極膜ＳＧｆの上端ＳＧｆｕよりも１００ｎｍ程度の上側になるように、半導体ピラー膜ＳＰｆ及び酸素添加アモルファスシリコン膜７１をリセスさせる。
【００９７】
そして、図８（ｄ）に表したように、第１の実施例と同様に、半導体ピラー膜ＳＰｆに不純物注入を行い、ソースドレイン拡散領域ＳＤＲを形成する。
【００９８】
その後、第１の実施例と同様にして、リンドープト・ポリシリコン膜１８ｆ、層間絶縁膜１９及びメタルプラグ２１を形成して、図８（ａ）に例示した不揮発性半導体記憶装置１１４が作製できる。
【００９９】
不揮発性半導体記憶装置１１４においては、以下のような効果が得られる。
不揮発性半導体記憶装置１１４においては、不揮発性半導体記憶装置１１１と異なり、芯部６８として、ＳｉＮの代わりに酸素添加アモルファスシリコン膜７１を用いている。このため、図８（ｃ）に例示した酸素添加アモルファスシリコン膜７１のリセスの際に、酸素添加アモルファスシリコン膜７１と半導体ピラー膜ＳＰｆとはほぼ同じエッチング速度で削られる。これにより、リセス後においては、酸素添加アモルファスシリコン膜７１の上端７１ｕと半導体ピラー膜ＳＰｆの上端とをほぼ同じ高さにすることができる。
【０１００】
すなわち、半導体ピラー膜ＳＰｆへの不純物注入の際に、半導体ピラー膜ＳＰｆの上端を所望に高さ（すなわち、この場合は選択ゲート電極ＳＧの上端の上側の近傍）に設定しつつ、芯部６８の上端の高さをそれと実質的に同じ高さに設定できる。これにより、不純物注入における注入の効率が向上し、半導体装置の低コスト化と安定動作を実現できる。
【０１０１】
（第５の実施例）
図９は、本発明の第５の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置の構成を例示する模式的断面図であり、同図（ｂ）及び（ｃ）は、その製造方法を例示する工程順模式的断面図である。
図１０は、図９に続く工程順模式的断面図である。
【０１０２】
図９（ａ）に表したように、本発明の第１の実施形態に係る第５の実施例の不揮発性半導体記憶装置１１５においては、半導体ピラーＳＰの径が、積層構造体ＭＬ及び選択ゲート電極ＳＧの貫通する部分よりも、絶縁層１６を貫通する部分で大きくなっている。
【０１０３】
すなわち、絶縁層１６の上端に対向する半導体ピラーＳＰの径は、選択ゲート電極ＳＧに対向する半導体ピラーＳＰの径よりも大きい。この構造により、半導体ピラー膜ＳＰｆに不純物注入する際に、選択ゲート電極ＳＧに対向する部分の半導体ピラーＳＰの上端近傍の部分が、露出でき、不純物注入の効率を向上させることができる。
【０１０４】
このような不揮発性半導体記憶装置１１５は、例えば以下のようにして製造できる。
まず、図９（ｂ）に表したように、バックゲートＢＧの一部と積層構造体ＭＬとに、Ｚ軸方向に延在するメモリトランジスタ孔Ｈｍを形成し、メモリトランジスタ孔Ｈｍの内部を例えばＳｉＮ膜からなる犠牲膜ＳＦで埋め込む。そして、その上に、層間絶縁膜１５と選択ゲート電極膜ＳＧｆとエクステンション層間絶縁膜１６ｆとを積層する。さらに、リソグラフィーとＲＩＥ法により、エクステンション層間絶縁膜１６ｆに開口部１６ｏを形成する。
【０１０５】
さらに、開口部１６ｏの内側に犠牲膜を堆積し、犠牲膜をＲＩＥ法によりエッチングして、開口部１６ｏの側壁にスペーサ犠牲膜１６ｓを形成する。スペーサ犠牲膜１６ｓには、例えばボロンドープト・シリケートガラス膜を用いることができ、スペーサ犠牲膜１６ｓの厚さは、例えば１０ｎｍとすることができる。
【０１０６】
そして、図９（ｃ）に表したように、例えば、ＲＩＥ法により、選択ゲート電極膜ＳＧｆを貫通し、犠牲膜ＳＦに達する選択トランジスタ孔Ｈｓを形成する。
【０１０７】
そして、図１０（ａ）に表したように、例えば７０℃のフッ酸蒸気中で、スペーサ犠牲膜１６ｓを除去する。
【０１０８】
その後、図３（ｂ）〜（ｄ）及び図４（ａ）に関して説明した工程と同様にして、Ｕ字形状のメモリストリング孔Ｈｔを形成し、メモリストリング孔Ｈｔの内壁面にメモリ部積層膜６１を形成し、さらにその内部に芯部絶縁膜６８ｆを埋め込み、芯部絶縁膜６８ｆをエッチバックする。すなわち、芯部絶縁膜６８ｆの上端６８ｆｕが選択ゲート電極膜ＳＧｆの上端ＳＧｆｕよりも１００ｎｍ程度上側になるようにする。
【０１０９】
そして、図１０（ｂ）に表したように、選択トランジスタの閾値調整のためのチャネル不純物注入を行い、さらに、ソースドレイン拡散層不純物注入を行う。チャネル不純物注入においては、例えば、不純物としてリンを用い、加速エネルギーを６０ＫｅＶとし、不純物濃度として３×１０１４ｃｍ−２の条件を採用することができる。一方、ソースドレイン拡散層不純物注入としては、例えば、不純物としてボロンを用い、加速エネルギーを６０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。このようにして、チャネルの不純物濃度が調整され、そして、ソースドレイン拡散領域ＳＤＲが形成される。
【０１１０】
そして、図１０（ｃ）に表したように、選択トランジスタ孔Ｈｓ中の芯部絶縁膜６８ｆの上に、リンドープト・ポリシリコン膜１８ｆを埋め込み、その後、エクステンション層間絶縁膜１６ｆの上のポリシリコン膜（半導体ピラー膜ＳＰｆ）を除去する。
【０１１１】
その後、第１の実施例と同様にして、層間絶縁膜１９及びメタルプラグ２１を形成して、図９（ａ）に例示した不揮発性半導体記憶装置１１５が作製できる。
【０１１２】
不揮発性半導体記憶装置１１５においては、以下のような効果が得られる。
図９（ｂ）、図９（ｃ）及び図１０（ａ）に例示した工程を実施して、スペーサ犠牲膜１６ｓを用いて、エクステンション層間絶縁膜１６ｆを貫通するエクステンション層間絶縁膜孔Ｈ１６の径は、選択ゲート電極ＳＧを貫通する選択トランジスタ孔Ｈｓの径よりも大きくされている。これにより、図１０（ｂ）に例示した工程において、Ｚ軸方向の上方からみて、選択ゲート電極ＳＧ近傍の半導体ピラー膜ＳＰｆは、上方に露出しており、垂直入射の不純物注入の際に、横方向の反跳によるのではなく、半導体ピラー膜ＳＰｆに直接的に不純物が注入される。
【０１１３】
これにより、不揮発性半導体記憶装置１１５においては、不揮発性半導体記憶装置１１１よりも不純物注入の効率を大幅に改善する効果があり、不純物注入に掛かるプロセス時間とコストを低減する効果がある。不揮発性半導体記憶装置１１１に対しての不揮発性半導体記憶装置１１５における不純物注入の効率の向上の効果は、１０倍以上と見積もられる。
【０１１４】
また、図１０（ｂ）に例示した工程において、上記のようにチャネル部に不純物を注入することが可能となる。すなわち、ソースドレイン拡散領域ＳＤＲよりも深部にあるチャネル部への不純物注入は、より高加速で高電流の注入技術が必要とされるが、上記のようにチャネル部へ反跳ではなく直接的に不純物を注入することで効率を改善でき、チャネル部へ閾値調整のための不純物を導入することが可能となる。
【０１１５】
メモリストリングからの信号量を増大する（すなわち、セル電流を増大する）ために、半導体ピラー膜ＳＰｆとしてリンドープされたポリシリコン膜を使用する可能性も考えられるが、その場合でも、回路面積を極力低減するために選択トランジスタの閾値は正の範囲に保つことが望まれる。本実施例に係る不揮発性半導体記憶装置１１５によれば、チャネル部にボロンを補償注入することで、回路面積の増大を抑えつつセル電流を増大することが可能となり、半導体装置の低コスト化と安定動作を実現できる。
【０１１６】
（第６の実施例）
図１１は、本発明の第６の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１１に表したように、本発明の第１の実施形態に係る第６の実施例の不揮発性半導体記憶装置１１６においては、不揮発性半導体記憶装置１１５と同様に、エクステンション層間絶縁膜１６ｆを貫通するエクステンション層間絶縁膜孔Ｈ１６の径は、選択ゲート電極ＳＧを貫通する選択トランジスタ孔Ｈｓの径よりも大きくされている。すなわち、絶縁層１６の上端に対向する半導体ピラーＳＰの径は、選択ゲート電極ＳＧに対向する半導体ピラーＳＰの径よりも大きくされている。そして、芯部６８には、第４の実施例に関して説明した酸素添加アモルファスシリコン膜７１が用いられている。
【０１１７】
これにより、第５の実施例に関して説明した効果に加えて、第４の実施例に関して説明した効果も有する。
【０１１８】
図１２は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図１２においても、導電部分のみを示し、絶縁部分は図示を省略している。
図１２に表したように、本実施形態に係る別の不揮発性半導体記憶装置１２０においても、電極膜ＷＬと絶縁膜１４（図示せず）とが積層された積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰが設けられている。
【０１１９】
そして、この場合には、各半導体ピラーＳＰは独立しており、半導体ピラーＳＰの基板１１の側には、ソース側選択ゲート電極ＳＧＳが設けられ、半導体ピラーＳＰの積層構造体ＭＬよりも上の側には、ドレイン側選択ゲート電極ＳＧＤが設けられている。なお、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤは、それぞれ例えばＸ軸方向に延在するようにＹ軸方向に沿って分断されており、これらの２つの選択ゲートによって各半導体ピラーＳＰは選択される。
【０１２０】
なお、この場合には、電極膜ＷＬはＸＹ平面内で連続しており、既に説明した不揮発性半導体記憶装置１１０のような交叉指形電極構造で分離されていなくても良い。
【０１２１】
このような構造の不揮発性半導体記憶装置１２０においても、上側のドレイン側選択ゲート電極ＳＧＤ及びその上に設けられる絶縁層１６の構成において、上記の実施例に関して説明した構成のいずれか、またはそれらを技術的に可能な範囲で組みあわせた構成を適用できる。
【０１２２】
（第２の実施の形態）
図１３は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１３に表したように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板１１の主面１１ａの上に、絶縁膜１４と電極膜ＷＬとを交互に積層して積層構造体ＭＬを形成する（ステップＳ１１０）。そして、積層構造体ＭＬの上に選択ゲート電極膜ＳＧｆを形成する（ステップＳ１２０）。そして、選択ゲート電極ＳＧの上に絶縁層１６を形成する（ステップＳ１３０）。
【０１２３】
そして、少なくとも選択ゲート電極ＳＧと絶縁層１６とを、主面１１ａに対して垂直な第１方向（Ｚ軸方向）に貫通する第１貫通ホール（選択トランジスタ孔Ｈｓまたはメモリストリング孔Ｈｔ）を形成して、第１貫通ホールの内側面に半導体膜（半導体ピラー膜ＳＰｆ）を形成する（ステップＳ１４０）。
【０１２４】
そして、半導体膜の内側に芯部６８を形成する（ステップＳ１５０）。そして、芯部６８を後退させる（ステップＳ１６０）。
上記のステップＳ１１０〜ステップＳ１６０においては、例えば、図３（ａ）〜図４（ａ）に関して説明した処理を行う。
【０１２５】
そして、半導体膜に不純物を導入する（ステップＳ１７０）。
すなわち、例えば、図４（ｂ）に関して説明した不純物注入、及び、例えば図５（ｃ）に関して説明した拡散法等を実施する。
【０１２６】
本製造方法においては、芯部６８をリセスすることで、不純物注入の際の選択ゲート電極ＳＧまでの距離が縮小され、高濃度で不純物を注入でき、不純物濃度の制御性が高い。また、拡散法によって不純物を導入する方法では、さらに工程が簡略化できる。
【０１２７】
本製造方法によれば、中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置の製造方法が提供できる。
【０１２８】
図１４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示するフローチャート図である。
図１４に表したように、本実施形態に係る不揮発性半導体記憶装置の別の製造方法においては、まず、基板１１の主面１１ａの上に、絶縁膜１４と電極膜ＷＬとを交互に積層して積層構造体ＭＬを形成する（ステップＳ１１０）。
そして、積層構造体ＭＬの上に選択ゲート電極ＳＧを形成する（ステップＳ１２０）。 そして、選択ゲート電極ＳＧの上に絶縁層１６を形成する（ステップＳ１３０）。
上記のステップＳ１１０〜ステップＳ１６０においては、例えば、図３（ａ）に関して説明した処理の一部を行う。
【０１２９】
そして、選択ゲート電極ＳＧを主面１１ａに対して垂直な第１方向に貫通する第２貫通ホール（選択トランジスタ孔Ｈｓ）と、絶縁層１６を第１の方向に貫通し第２貫通ホールと連通し絶縁層１６の上端における径が第２貫通ホールよりも大きい第３貫通ホール（エクステンション層間絶縁膜孔Ｈ１６）と、を形成する（ステップＳ２４０）。
すなわち、例えば、図９（ｂ）、図９（ｃ）及び図１０（ａ）に関して説明した処理を行う。
【０１３０】
そして、第１貫通ホール及び第２貫通ホールの内側面に半導体膜（半導体ピラー膜ＳＰｆ）を形成する（ステップＳ２５０）。
すなわち、例えば、図１０（ｂ）に関して説明した処理の一部を行う。
【０１３１】
そして、半導体膜の選択ゲート電極ＳＧの側の部分に不純物を注入する（ステップＳ２６０）。
すなわち、例えば、図１０（ｂ）に関して説明した処理の他の一部を行う。
【０１３２】
本製造方法によれば、選択ゲート電極ＳＧ近傍の半導体ピラー膜ＳＰｆは、上方に露出しており、垂直入射の不純物注入の際に、半導体ピラー膜ＳＰｆに直接的に不純物が注入され、不純物注入の効率を大幅に改善できる。さらに、チャネル部への閾値調整のための不純物を導入することが可能となり、例えばチャネル部にボロンを補償注入することで、回路面積の増大を抑えつつセル電流を増大させ、安定動作を実現できる。
【０１３３】
このように、本発明の実施形態に係る不揮発性半導体記憶装置及びその製造方法によれば、メモリストリング部に中空型半導体を用いた場合にも、メモリストリング上部に設けた選択ゲート電極ＳＧの端のソースドレイン拡散層を安定的に形成できるようになり、消去速度の向上とセル電流の増大を同時に実現できる。
【０１３４】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１３５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する基板、電極膜、絶縁膜、絶縁層、積層構造体、電荷蓄積層、貫通ホール、半導体ピラー、ワード線、ビット線、ソース線、層間絶縁膜、芯部等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１３６】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１３７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１３８】
１１ 基板、 １１ａ 主面、 １１ｂ 層間絶縁膜、 １４ 絶縁膜、 １５ 層間絶縁膜、 １６ 絶縁層、 １６ｆ エクステンション層間絶縁膜、 １６ｏ 開口部、 １６ｓ スペーサ犠牲膜、 １８ 第１導電層、 １８ｆ リンドープト・ポリシリコン膜、 １９ 層間絶縁膜、 ２０ 溝、 ２１ メタルプラグ、 ２１ａ ＴｉＮ膜、 ２１ｂ Ｗ膜、 ６１ メモリ部積層膜、 ６１ａ 第１メモリ部絶縁膜、 ６１ｂ 第２メモリ部絶縁膜、 ６３ 電荷蓄積層、 ６７ バリア絶縁膜、 ６８ 芯部、 ６８ｆ 芯部絶縁膜、 ６８ｆｕ 上端、 ６９ 塗布型犠牲膜、 ６９ｕ 上端、 ７０ 第２導電層、 ７１ 酸素添加アモルファスシリコン膜、 ７１ｕ 上端、 １１０、１１１、１１２、１１３、１１４、１１５、１１６、１２０ 不揮発性半導体記憶装置、 ＢＧ バックゲート、 ＢＬ ビット線、 ＣＰ 接続部、 ＣＰ１、ＣＰ２ 第１及び第２接続部、 Ｈ１６ エクステンション層間絶縁膜孔、 Ｈｍ メモリトランジスタ孔、 Ｈｓ 選択トランジスタ孔、 Ｈｔ メモリストリング孔、 ＭＣ メモリセル、 ＭＬ 積層構造体、 ＳＤＲ ソースドレイン拡散領域、 ＳＦ 犠牲膜、 ＳＧ 選択ゲート電極、 ＳＧＤ ドレイン側選択ゲート電極、 ＳＧＳ ソース側選択ゲート電極、 ＳＧｆ 選択ゲート電極膜、 ＳＧｆｕ 上端、 ＳＬ ソース線、 ＳＰ 半導体ピラー、 ＳＰ１〜ＳＰ４ 第１〜第４半導体ピラー、 ＴＨ 貫通ホール、 Ｖ１、Ｖ２ 貫通電極、 ＷＬ 電極膜、 ｔ１〜ｔ３ 距離
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
リソグラフィーの微細化に頼らずにメモリの高密度化を実現する技術として、例えば、多層配線間にonetime-programmable素子を挟む構造や、シリコン膜のエピタキシャル成長を繰り返すことで従来のＮＡＮＤ型フラッシュメモリを複数層形成する構造等が提案されているが、これらの方法では、積層数を増すとともにリソグラフィー回数が増大するという問題がある。
【０００３】
それらに代わる技術として、積層型垂直メモリが提案された（例えば、特許文献１参照）。この技術においては、何層も積層された積層電極に対して、一括で貫通孔を形成し、貫通孔の内壁に電荷蓄積層などのメモリ膜を形成した後、内部をポリシリコン膜で埋め込むことにより、積層されたメモリ素子からなるメモリストリングを一度に形成する。これにより、積層数を増してもリソグラフィー工程数がほとんど増加しないメモリが実現される。
【０００４】
このような積層型垂直メモリにおいて、ポリシリコンチャネルトランジスタの特性向上のために、メモリストリングとなる半導体ピラーを中空円筒形状とする技術もある。これにより、半導体ピラーが薄膜化され、ポリシリコン膜中準位の影響を低減し、メモリセルの特性ばらつきを改善することができる。
【０００５】
しかしながら、半導体ピラーを中空円筒形状として薄膜化させて体積を減少させた場合、ソースドレイン拡散層やチャネル部分の不純物濃度は、比較的高く設定する必要がある。このために、積層構造体の表面から高加速・高電流のイオン注入を行うと、処理時間が長くなり、製造コストの上昇と、積層構造体における深い位置での位置制御性の課題を有する。
【０００６】
このように、中空円筒型の半導体ピラーを用いつつ、高濃度で位置制御性の高いソースドレイン拡散層の構造が望まれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１方向に交互に積層された複数の絶縁膜及び複数の電極膜を有する積層構造体と、前記第１方向において前記積層構造体の上に積層された選択ゲート電極と、前記第１方向において前記選択ゲート電極の上に積層された絶縁層と、前記積層構造体、前記選択ゲート電極及び前記絶縁層を前記第１方向に貫通し、前記第１方向に直交する平面で切断した時の断面が環状である半導体ピラーと、前記半導体ピラーの内側に埋め込まれ、前記絶縁層の上面から後退した芯部と、前記芯部の上に、前記芯部に接触して設けられた第１導電層と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【００１０】
また、本発明の他の一態様によれば、基板の主面の上に絶縁膜と電極膜とを交互に積層して積層構造体を形成し、前記積層構造体の上に選択ゲート電極を形成し、前記選択ゲート電極の上に絶縁層を形成し、少なくとも前記選択ゲート電極と前記絶縁層とを、前記主面に対して垂直な第１方向に貫通する第１貫通ホールを形成して、前記第１貫通ホールの内側面に半導体膜を形成し、前記半導体膜の内側に芯部を形成し、前記芯部を後退させ、前記半導体膜に不純物を導入することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００１１】
また、本発明の他の一態様によれば、基板の主面の上に絶縁膜と電極膜とを交互に積層して積層構造体を形成し、前記積層構造体の上に選択ゲート電極を形成し、前記選択ゲート電極の上に絶縁層を形成し、前記選択ゲート電極を前記主面に対して垂直な第１方向に貫通する第２貫通ホールと、前記絶縁層を前記第１方向に貫通して前記第２貫通ホールと連通し前記絶縁層の上端における径が前記第２貫通ホールよりも大きい第３貫通ホールと、を形成し、前記第２貫通ホール及び前記第３貫通ホールの内側面に半導体膜を形成し、前記半導体膜の前記選択ゲート電極の側の部分に不純物を注入することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３】本発明の第１の実施例に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図４】図３に続く工程順模式的断面図である。
【図５】本発明の第２の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
【図６】本発明の第３の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
【図７】図６に続く工程順模式的断面図である。
【図８】本発明の第４の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
【図９】本発明の第５の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
【図１０】図９に続く工程順模式的断面図である。
【図１１】本発明の第６の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１２】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図１３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図１４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１５】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１６】
まず、図２を用いて、本実施形態に係る不揮発性半導体記憶装置の構成の概要の一例を説明する。
本実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリであり、後述するように、不揮発性半導体記憶装置１１０においては、セルトランジスタが３次元マトリクス状に配列される。また、各セルトランジスタには電荷蓄積層が設けられており、この電荷蓄積層に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１７】
図２に表したように、不揮発性半導体記憶装置１１０においては、例えば単結晶シリコン等の半導体からなる基板１１が設けられる。なお、基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域とが設定されている。図２は、メモリアレイ領域の構成を例示しており、回路領域の図示は省略されている。
【００１８】
メモリアレイ領域においては、基板１１の主面１１ａ上に、積層構造体ＭＬが形成されている。積層構造体ＭＬにおいては、電極膜ＷＬと絶縁膜１４とが交互に積層されている。
【００１９】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＸ軸方向（第２方向）とする。そして、Ｚ軸とＸ軸とに垂直な方向をＹ軸方向（第３方向）とする。
すなわち、積層構造体ＭＬにおける電極膜ＷＬと絶縁膜１４の積層方向は、Ｚ軸方向である。
【００２０】
そして、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰが設けられている。
【００２１】
そして、積層構造体ＭＬの上方には、選択ゲート電極ＳＧが設けられる。選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンを用いることができる。選択ゲート電極ＳＧは、導電膜が一定の方向に沿って分断されて形成されたものであり、本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に沿って分断されている。すなわち、選択ゲート電極ＳＧは、Ｘ軸方向に延在する複数本の配線状の導電部材である。
【００２２】
一方、電極膜ＷＬは、ＸＹ平面に平行な導電膜であり、例えば、消去ブロック単位で分断される。なお、電極膜ＷＬも、選択ゲート電極ＳＧと同様に、例えばＸ軸方向に延在するように分断されていても良い。
【００２３】
そして、積層構造体ＭＬ及び選択ゲート電極ＳＧには、積層方向（Ｚ軸方向）に延びる複数の貫通ホールＴＨが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーＳＰとなる。
【００２４】
半導体ピラーＳＰは、Ｘ−Ｙ平面に複数設けられ、本具体例では、Ｙ軸方向に隣接して並ぶ２つの半導体ピラーＳＰは１つのペアとなる。すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを基板１１の側で電気的に接続する第１接続部ＣＰ１（接続部ＣＰ）をさらに備える。すなわち、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、第１接続部ＣＰ１によって接続され、Ｕ字形状の１つのＮＡＮＤストリングとして機能する。また、第２半導体ピラーＳＰ２において、Ｙ軸方向において第１半導体ピラーＳＰ１とは反対の側で隣接する第３及び第４半導体ピラーＳＰ３及びＳＰ４とが第２接続部ＣＰ２によって接続され、Ｕ字形状の別のＮＡＮＤストリングとして機能する。このように、２つずつの半導体ピラーＳＰがペアとなる。
【００２５】
そして、例えば、２つのＵ字形状のＮＡＮＤストリングにおいて内側で隣接する２本の半導体ピラー（半導体ピラーＳＰ２及びＳＰ３）はソース線ＳＬに接続され、外側の２本の半導体ピラー（半導体ピラーＳＰ１及びＳＰ４）は、貫通電極Ｖ１及びＶ２によってそれぞれ同一のビット線ＢＬに接続されている。
【００２６】
このように、積層型垂直メモリおいて、メモリストリングをＵ字形状に接続することにより、メモリストリングの下部でのポリシリコン・コンタクトが不要となり、メモリ膜構成の自由度が増す。
【００２７】
すなわち、積層型垂直メモリおいては、メモリ素子のゲート絶縁膜を、チャネルとなるポリシリコン膜の前に形成する必要がある。この時、メモリストリングに電流を流すために半導体ピラーＳＰの下部では良好なポリシリコン−ポリシリコン・コンタクトを得る必要があり、例えば、希釈フッ酸系の処理に耐えうるメモリ膜構成を用いる必要があり、メモリ膜構成に制約がある。これに対し、上記のように、メモリストリングをＵ字形状とすることで、この制約が解除でき、例えば、上記の積層型垂直メモリの更なる高密度化方法として多値化技術等を推進する場合等に有利になる。
【００２８】
ただし、後述するように、本発明は、これに限らず、それぞれの半導体ピラーＳＰが独立していても良く、この場合には各半導体ピラーＳＰは接続部ＣＰによって接続されない。この場合には、積層構造体ＭＬの上部及び下部に半導体ピラーＳＰを選択するための選択ゲート電極がそれぞれ設けられる。以下では、２本の半導体ピラーＳＰが接続部ＣＰによって接続される場合として説明する。
【００２９】
なお、ここで、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーを指す場合に、「半導体ピラーＳＰＮ」（Ｎは１以上の任意の整数）と言うことにする。
【００３０】
なお、半導体ピラーＳＰ１及びＳＰ４に対応する電極膜が共通に接続され、半導体ピラーＳＰ２及びＳＰ３に対応する電極膜が共通に接続される。同様に、０以上の整数であるＭにおいて、上記のＮが（４Ｍ＋１）及び（４Ｍ＋４）である半導体ピラーＳＰ（４Ｍ＋１）及びＳＰ（４Ｍ＋４）に対応する電極膜が共通に接続され、Ｎが（４Ｍ＋２）及び（４Ｍ＋３）である半導体ピラーＳＰ（４Ｍ＋２）及び（４Ｍ＋３）に対応する電極膜が共通に接続される。
【００３１】
すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた、交叉指形電極（inter digital electrodeまたはmulti-finger electrode）の構造を有することができる。
【００３２】
そして、Ｘ軸方向における両端において、半導体ピラーＳＰ（４Ｍ＋１）及びＳＰ（４Ｍ＋４）に対応する電極膜ＷＬと、半導体ピラーＳＰ（４Ｍ＋２）及び（４Ｍ＋３）に対応する電極膜ＷＬと、は、例えば基板１１に設けられる周辺回路と電気的に接続される。すなわち、例えば、特許文献１に記載されている「階段構造」のように、Ｚ軸方向に積層された各電極膜ＷＬのＸ軸方向における長さが階段状に変化させられており、Ｘ軸方向のそれぞれの端で、それぞれの電極膜ＷＬは周辺回路と接続される。
【００３３】
これにより、半導体ピラーＳＰ１と半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作でき、そして、半導体ピラーＳＰ３と半導体ピラーＳＰ４とに対応する同層のメモリセルは互いに独立して動作できる。
【００３４】
なお、半導体ピラーＳＰ（４Ｍ＋１）及びＳＰ（４Ｍ＋４）に対応する電極膜と、半導体ピラーＳＰ（４Ｍ＋２）及び（４Ｍ＋３）に対応する電極膜と、との組み合を１つの消去ブロックとすることができ、消去ブロックごとに、それぞれの電極膜が分断される。
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。
【００３５】
図１は、不揮発性半導体記憶装置１１０の一部の構成を例示している。すなわち、同図（ａ）は図２に例示した半導体ピラーＳＰ１を例示しており、同図（ｂ）は、半導体ピラーＳＰ１の積層構造体ＭＬに対応する部分をさらに拡大して例示している。
【００３６】
図１（ａ）及び（ｂ）に表したように、基板１１の主面１１ａの上に層間絶縁膜１１ｂが設けられ、その上にバックゲートＢＧが設けられ、その上に積層構造体ＭＬが設けられる。積層構造体ＭＬにおいては、複数の絶縁膜１４及び複数の電極膜ＷＬが、Ｚ軸方向（第１方向）に交互に積層されている。
【００３７】
そして、Ｚ軸方向において積層構造体ＭＬの上に選択ゲート電極ＳＧと、Ｚ軸方向において選択ゲート電極ＳＧの上に絶縁層１６が設けられている。
【００３８】
そして、積層構造体ＭＬ、選択ゲート電極ＳＧ及び絶縁層１６をＺ軸方向に貫通する半導体ピラーＳＰが設けられている。そして、半導体ピラーＳＰは、Ｚ軸に直交する平面で切断した時の断面が環状である。すなわち、半導体ピラーＳＰは、中空円筒形状を有する。
【００３９】
そして、半導体ピラーＳＰの内側には、芯部６８が埋め込まれている。この芯部６８の上端は、絶縁層１６の上端よりも下方に後退している。すなわち、芯部６８は、絶縁層１６の上面から後退している。
【００４０】
そして、半導体ピラーＳＰの内側において、芯部６８の上（Ｚ軸方向における上）には、第１導電層１８が設けられている。
【００４１】
なお、本発明はこれに限らず、後述するように、第１導電層１８は、半導体ピラーＳＰの内側及び半導体ピラーＳＰの上の少なくともいずれかにおいて、芯部６８の上に設けられれば良い。
【００４２】
絶縁層１６には任意の絶縁材料を用いることができ、例えばＳｉＯ２を用いることができる。半導体ピラーＳＰには、任意の半導体材料を用いることができ、例えばポリシリコンやアモルファスシリコン等を用いることができる。芯部６８には、任意の絶縁材料を用いることができ、例えばＳｉＮを用いることができる。第１導電層１８には、任意の導電材料を用いることができ、例えば、不純物を添加したポリシリコンを用いることができる。
【００４３】
図１（ｂ）に表したように、半導体ピラーＳＰと電極膜ＷＬとの間にメモリ部積層膜６１が設けられている。メモリ部積層膜６１は、電荷蓄積層６３と、電極膜ＷＬと電荷蓄積層６３との間に設けられた第１メモリ部絶縁膜６１ａと、半導体ピラーＳＰと電荷蓄積層６３との間に設けられた第２メモリ部絶縁膜６１ｂと、を有する。
【００４４】
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨが設けられ、その内壁に第２メモリ部絶縁膜６１ｂ、電荷蓄積層６３及び第１メモリ部絶縁膜６１ａの積層膜からなるメモリ部積層膜６１が設けられ、メモリ部積層膜６１の内側の側面に中空円筒形状の半導体ピラーＳＰが設けられている。
【００４５】
ただし、本実施形態が適用される不揮発性半導体記憶装置は、上記に限らず、電極膜ＷＬと絶縁膜１４とが交互に積層された積層構造体ＭＬを積層方向に貫通する半導体ピラーが設けられる構造であれば良く、上記のメモリ部積層膜６１の構造は任意である。例えば、電荷蓄積層６３、第１メモリ部絶縁膜６１ａ及び第２メモリ部絶縁膜６１ｂの少なくともいずれかの、少なくとも一部が、電極膜ＷＬどうしの間に設けられていても良い。
【００４６】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには、回路領域に形成されたドライバ回路（図示せず）によって所定の電位が印加され、不揮発性半導体記憶装置１１０のワード線として機能する。
【００４７】
一方、絶縁膜１４、第１メモリ部絶縁膜６１ａ及び第２メモリ部絶縁膜６１ｂには、例えばシリコン酸化物が用いられる。
【００４８】
絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。電極膜ＷＬと電荷蓄積層６３との間に設けられる第１メモリ部絶縁膜６１ａはブロック絶縁膜として機能し、半導体ピラーＳＰと電荷蓄積層６３との間に設けられる第２メモリ部絶縁膜６１ｂはトンネル絶縁膜として機能する。
【００４９】
電荷蓄積層６３には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、記憶層として機能する。電荷蓄積層６３は単層膜でも良く、また積層膜であっても良い。
そして、半導体ピラーＳＰと電極膜ＷＬとが対向する部分の近傍領域が１つのメモリセルＭＣとなる。
【００５０】
このような構造を有する不揮発性半導体記憶装置の実施例について以下説明する。
（第１の実施例）
図１に表したように、第１の実施例の不揮発性半導体記憶装置１１１は、図１に例示した不揮発性半導体記憶装置１１０の構造を有する。
不揮発性半導体記憶装置１１１においては、選択ゲート電極ＳＧには、例えば厚さ２００ｎｍ（ナノメートル）のｐ＋ポリシリコンが用いられ、絶縁層１６には、例えば厚さ３００ｎｍのＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が用いられている。芯部６８には、例えばＳｉＮ膜が用いられる。芯部６８の上端は、Ｚ軸方向において、選択ゲート電極ＳＧよりも上方で、絶縁層１６の上端よりも下方に配置されている。そして、半導体ピラーＳＰの選択ゲート電極ＳＧの上端の近傍の位置に、ソースドレイン拡散領域ＳＤＲが設けられている。ソースドレイン拡散領域ＳＤＲの下端は、例えば、選択ゲート電極ＳＧの上端から下方向に５０ｎｍ程度の位置とされている。なお、半導体ピラーＳＰの上端及び第１導電層１８の上端の上にメタルプラグ２１が設けられている。メタルプラグ２１は、例えば図２に例示した貫通電極Ｖ１となる、または、貫通電極Ｖ１に電気的に接続される。
【００５１】
不揮発性半導体記憶装置１１１は、例えば以下のようにして作製される。
図３は、本発明の第１の実施例に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図４は、図３に続く工程順模式的断面図である。
【００５２】
図３（ａ）に表したように、まず、シリコンからなる基板の上に、層間絶縁膜１１ｂ及びバックゲートＢＧを形成し、その上に、絶縁膜１４と電極膜ＷＬを交互に積層して積層構造体ＭＬを形成する。リソグラフィーとＲＩＥ法とを用いて、バックゲートＢＧの一部と積層構造体ＭＬとに、Ｚ軸方向に延在するメモリトランジスタ孔Ｈｍを形成し、メモリトランジスタ孔Ｈｍの内部を例えばＳｉＮ膜からなる犠牲膜ＳＦで埋め込む。なお、メモリトランジスタ孔Ｈｍの直径は、例えば６０ｎｍである。
【００５３】
なお、バックゲートＢＧには例えばＳｉＮ膜からなる接続部ＣＰが予め形成されており、接続部ＣＰと犠牲膜ＳＦとは互いに接続される。
【００５４】
そして、積層構造体ＭＬの上に、層間絶縁膜１５と、選択トランジスタの選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆと、絶縁層１６となるエクステンション層間絶縁膜１６ｆと、を積層する。選択ゲート電極膜ＳＧｆには、例えば、厚さ２００ｎｍのｐ＋ポリシリコンを用い、エクステンション層間絶縁膜１６ｆには、例えば、厚さ３００ｎｍのＴＥＯＳ膜を用いる。
【００５５】
そして、リソグラフィーとＲＩＥ法により、エクステンション層間絶縁膜１６ｆと選択ゲート電極膜ＳＧｆとを貫通し、犠牲膜ＳＦに達する選択トランジスタ孔Ｈｓを形成する。
そして、図３（ｂ）に表したように、例えば、熱燐酸溶液中で、犠牲膜ＳＦであるＳｉＮ膜及び接続部ＣＰのＳｉＮ膜を剥離し、選択トランジスタ孔Ｈｓとメモリトランジスタ孔Ｈｍと接続部ＣＰの孔とを連通させ、Ｕ字形状のメモリストリング孔Ｈｔを形成する。
【００５６】
そして、図３（ｃ）に表したように、メモリストリング孔Ｈｔの内壁面に、例えば、例えばＳｉＯ２からなる第１メモリ部絶縁膜６１ａ、ＳｉＮからなる電荷蓄積層６３、ＳｉＯ２からなる第２メモリ部絶縁膜６１ｂを積層して、メモリ部積層膜６１を形成する。
【００５７】
さらに、半導体ピラーＳＰとなる半導体ピラー膜ＳＰｆを堆積する。半導体ピラー膜ＳＰｆには、多結晶半導体膜またはアモルファス半導体膜（例えば７ｎｍ程度のアモルファスシリコン膜）を用いることができる。このとき、メモリストリング孔Ｈｔは完全に埋め込まれず、少なくとも部分的に内部に中空を残したままとする。
【００５８】
そして、図３（ｄ）に表したように、半導体ピラー膜ＳＰｆの結晶性を高めるために、例えば６００℃の不活性雰囲気中（例えばＮ２中）にてアニールし、その後、酸化雰囲気中でさらにアニールすることで半導体ピラー膜ＳＰｆの内側側面を酸化し、さらに内部に芯部６８となる芯部絶縁膜６８ｆを埋め込む。芯部絶縁膜６８ｆには、例えばＳｉＮ膜が用いられる。なお、このＳｉＮ膜は例えばＣＶＤ（Chemical Vapor Deposition）法で形成する。
【００５９】
そして、図４（ａ）に表したように、ＲＩＥ法により、芯部絶縁膜６８ｆをエッチバックし、芯部絶縁膜６８ｆの上端６８ｆｕが選択ゲート電極膜ＳＧｆの上端ＳＧｆｕよりも上側（基板１１とは反対の側）になるように、リセス（後退）させる。本具体例では、芯部絶縁膜６８ｆの上端６８ｆｕと、選択ゲート電極膜ＳＧｆの上端ＳＧｆｕと、のＺ軸方向における距離ｔ１が、１００ｎｍ程度の距離となるようにされる。
【００６０】
そして、図４（ｂ）に表したように、半導体ピラー膜ＳＰｆに不純物注入を行う。不純物注入においては、例えば、不純物としてリンを用い、加速エネルギーを６０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。この時、芯部絶縁膜６８ｆ中に打ち込まれた不純物が、横方向（Ｚ軸方向に対して垂直な方向）にも反跳し、半導体ピラー膜ＳＰｆ中に注入されることで、ソースドレイン拡散領域ＳＤＲが形成される。
【００６１】
そして、図４（ｃ）に表したように、稀釈フッ酸溶液で前処理をした後、選択トランジスタ孔Ｈｓ中の芯部絶縁膜６８ｆの上に、第１導電層１８となるリンドープト・ポリシリコン膜１８ｆを埋め込み、その後、エクステンション層間絶縁膜１６ｆの上のポリシリコン膜（半導体ピラー膜ＳＰｆ）を除去する。
【００６２】
なお、この時、メタルプラグ２１とのコンタクトをさらに確実とするため、リンドープト・ポリシリコン膜１８ｆに不純物注入を行っても良い。この場合の不純物注入においては、例えば、不純物としてＡｓを用い、加速エネルギーを４０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。
さらに、不純物の活性化のため、例えば、Ｎ２雰囲気中において９５０℃で１０秒程度のアニールを行う。
【００６３】
そして、その後、エクステンション層間絶縁膜１６ｆの上のメモリ部積層膜６１を除去し、そして、その上に層間絶縁膜１９を堆積し、層間絶縁膜１９に溝２０を形成する。そして、溝２０に例えばＷ膜２１ｂとＴｉＮ膜２１ａとの積層膜等の金属膜を埋め込んで、メタルプラグ２１を形成する。
このようにして、図１に例示した不揮発性半導体記憶装置１１１が作製できる。
【００６４】
不揮発性半導体記憶装置１１１においては、以下のような効果が得られる。
まず、芯部絶縁膜６８ｆをリセスして芯部絶縁膜６８ｆの上端６８ｆｕを選択ゲート電極ＳＧに近接させた状態で不純物注入を行うため、不純物注入の際の加速エネルギーが比較的小さくて済み、不純物注入時の電流を高めやすい。すなわち、低加速エネルギーで高電流とすることができる。これにより、不純物注入に要する工程時間を短縮することができ、製造コストが低減できる。
【００６５】
そして、不純物注入の際の選択ゲート電極ＳＧまでの距離が縮小されているので、高濃度で不純物を注入でき、そして、不純物濃度のＺ軸方向における制御性が高い。
【００６６】
このように、不揮発性半導体記憶装置１１１によれば、中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置が提供できる。
【００６７】
さらに、半導体ピラー膜ＳＰｆの厚さが数ｎｍと薄い中空円筒形状の半導体ピラーＳＰにおいて、従来の方法では、メタルプラグ２１と半導体ピラー膜ＳＰｆとの接続の際に、界面のシリサイド反応時に空洞等が生じてオープン不良を生じ易かったが、不揮発性半導体記憶装置１１１によれば、この問題が解決できる。すなわち、不揮発性半導体記憶装置１１１においては、半導体ピラー膜ＳＰｆが薄くても、半導体ピラー膜ＳＰｆ（半導体ピラーＳＰ）の側面とリンドープト・ポリシリコン膜１８ｆ（第１導電層１８）の側面とが大きな面積で互いに接触し、半導体ピラーＳＰと第１導電層１８とが安定して電気的に接続される。そして、メタルプラグ２１と、半導体ピラーＳＰ及び第１導電層１８と、がメモリストリング孔Ｈｔの径の面積によって互いに接触する。そして、この接触は、安定した接続特性が得やすいメタル−ポリシリコン・コンタクトとなる。これにより、上記のオープン不良が低減でき、歩留まりが向上する効果がある。
【００６８】
なお、図４（ｂ）に関して説明した工程においては、上記のようにイオン注入を用いることもできるが、例えば不純物の気相拡散を用いることもできる。すなわち、図４（ｂ）に例示したように、半導体ピラー膜ＳＰｆへの不純物の導入の際に、芯部絶縁膜６８ｆには耐熱性の高いＳｉＮ膜が用いられており、気相拡散の高温処理にも対応できる。
【００６９】
（第２の実施例）
図５は、本発明の第２の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置の構成を例示する模式的断面図であり、同図（ｂ）及び（ｃ）は、その製造方法を例示する工程順模式的断面図である。
【００７０】
図５（ａ）に表したように、本発明の第１の実施形態に係る第２の実施例の不揮発性半導体記憶装置１１２においては、芯部６８の上端は、選択ゲート電極ＳＧの上端と下端の間の選択ゲート電極ＳＧの上端側に配置されている。そして第１導電層１８の下端は、選択ゲート電極ＳＧに対向している。
【００７１】
このような不揮発性半導体記憶装置１１２は、例えば以下のようにして製造できる。
図３（ａ）〜（ｄ）に例示した処理を実施して、半導体ピラー膜ＳＰｆの内側の内部に芯部６８となる芯部絶縁膜６８ｆを埋め込んだ後、図５（ｂ）に表したように、例えばＲＩＥ法により、芯部絶縁膜６８ｆをエッチバックして、芯部絶縁膜６８ｆの上端６８ｆｕが、選択ゲート電極膜ＳＧｆの上端ＳＧｆｕよりも、下側（基板１１の側）になるようにリセスする。本具体例では、芯部絶縁膜６８ｆの上端６８ｆｕと選択ゲート電極膜ＳＧｆの上端ＳＧｆｕとのＺ軸方向における距離ｔ２が、例えば５０ｎｍ程度の距離となるようにされる。
【００７２】
そして、図５（ｃ）に表したように、稀釈フッ酸溶液で前処理をした後、選択トランジスタ孔Ｈｓ中の芯部絶縁膜６８ｆの上に、リンドープト・ポリシリコン膜１８ｆを埋め込み、その後、エクステンション層間絶縁膜１６ｆの上のポリシリコン膜（半導体ピラー膜ＳＰｆ）を除去する。すなわち、この製造方法では、図４（ｂ）に関して説明した不純物注入の処理が省略される。
【００７３】
なお、この時、メタルプラグとのコンタクトをさらに確実とするため、リンドープト・ポリシリコン膜１８ｆに不純物注入を行っても良い。この場合の不純物注入においては、例えば、不純物としてＡｓを用い、加速エネルギーを４０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。
さらに、不純物の活性化のため、例えば、Ｎ２雰囲気中において９５０℃で１０秒程度のアニールを行う。
【００７４】
その後、第１の実施例と同様にして、層間絶縁膜１９及びメタルプラグ２１を形成して、図５（ａ）に例示した不揮発性半導体記憶装置１１２が作製できる。
【００７５】
不揮発性半導体記憶装置１１２においては、以下のような効果が得られる。
第１の実施例に係る不揮発性半導体記憶装置１１１においては、図４（ｂ）に関して説明した不純物注入によって、選択ゲート電極ＳＧに対向するソースドレイン拡散領域ＳＤＲを形成していたのに対し、第２の実施例に係る不揮発性半導体記憶装置１１２においては、リンドープト・ポリシリコン膜１８ｆを選択ゲート電極ＳＧと対向する位置まで下げることで、ソースドレイン拡散領域ＳＤＲを形成する。リンドープト・ポリシリコン膜１８ｆ中の不純物は、例えば活性化アニール中に拡散し、半導体ピラー膜ＳＰｆ中へ所定の濃度で導入される。これにより、半導体装置の製造工程が短縮され、さらなるコスト削減が可能となる。
【００７６】
（第３の実施例）
図６は、本発明の第３の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置の構成を例示する模式的断面図であり、同図（ｂ）、（ｃ）及び（ｄ）は、その製造方法を例示する工程順模式的断面図である。 図７は、図６に続く工程順模式的断面図である。
【００７７】
図６（ａ）に表したように、本発明の第１の実施形態に係る第３の実施例の不揮発性半導体記憶装置１１３においては、半導体ピラーＳＰの内側の壁面に、例えばＳｉＮからなるバリア絶縁膜６７が設けられ、その内側に、第２導電層７０が設けられている。
【００７８】
すなわち、不揮発性半導体記憶装置１１３においては、芯部６８は、半導体ピラーＳＰの側壁に設けられたバリア絶縁膜６７と、バリア絶縁膜６７の内側に埋め込まれ、第１導電層１８と電気的に接続された第２導電層７０と、を有する。第２導電層７０には、第２導電層１８と同じ材料を用いることができる。
【００７９】
この場合、接続部ＣＰの深さをこれまでの実施例に比べて浅くして、接続部ＣＰの中で導電膜７０が横方向に貫通しないようにする。これにより、ビット線ＢＬとソース線ＳＬとの間が、第２導電層７０によってショートすることを回避でき、導電膜１８と同じ材料を用いて、工程を短縮しながら、信頼性の高い読み出し動作を実現できる。
【００８０】
このような不揮発性半導体記憶装置１１３は、例えば以下のようにして製造できる。
図３（ａ）〜（ｃ）に例示した処理を実施して、メモリストリング孔Ｈｔの内壁面に、メモリ部積層膜６１と半導体ピラー膜ＳＰｆとを形成した後、図６（ｂ）に表したように、半導体ピラー膜ＳＰｆの結晶性を高めるために例えば６００℃の不活性雰囲気中（例えばＮ２中）にてアニールし、次に、酸化雰囲気中でアニールすることで半導体ピラー膜ＳＰｆの内側の側面を酸化し、さらに、半導体ピラー膜ＳＰｆの内側の壁面にバリア絶縁膜６７を堆積し、さらに、バリア絶縁膜６７の内側の残余の空間を塗布型犠牲膜６９で埋め込む。
【００８１】
上記のバリア絶縁膜６７には、例えばＳｉＮ膜を用いることができ、バリア絶縁膜６７の厚さは、例えば５ｎｍ程度とすることができる。この時、バリア絶縁膜６７によってメモリストリング孔Ｈｔが完全に埋め込まれないようにする。すなわち、少なくとも選択ゲート電極ＳＧ近傍では、バリア絶縁膜６７がメモリストリング孔Ｈｔ内を完全には埋め込まないようにする。これにより、メモリストリング孔Ｈｔの内部のバリア絶縁膜６７の内側に、上記の塗布型犠牲膜６９を形成する。塗布型犠牲膜６９としては、例えばフォトレジストを用いることができる。
【００８２】
そして、図６（ｃ）に表したように、ＲＩＥ法により、塗布型犠牲膜６９をエッチバックし、メモリストリング孔Ｈｔの内部の塗布型犠牲膜６９の上端６９ｕが、選択ゲート電極膜ＳＧｆの上端ＳＧｆｕから上方で、塗布型犠牲膜６９の上端６９ｕと選択ゲート電極膜ＳＧｆの上端ＳＧｆｕとの距離ｔ３が１００ｎｍ程度となるようにする。
【００８３】
そして、図６（ｄ）に表したように、例えば、ＣＦ４ガスをベースとしたＣＤＥ（chemical dry etching）により、メモリストリング孔Ｈｔの上部（選択ゲート電極ＳＧよりも上）のバリア絶縁膜６７を除去する。
【００８４】
そして、図７（ａ）に表したように、半導体ピラー膜ＳＰｆに、不純物注入を行う。不純物注入においては、例えば、不純物としてリンを用い、加速エネルギーを６０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。この時、塗布型犠牲膜６９中及びバリア絶縁膜６７中に打ち込まれた不純物が、横方向（Ｚ軸方向に垂直な方向）にも反跳し、半導体ピラー膜ＳＰｆ中に注入されることで、ソースドレイン拡散領域ＳＤＲが形成される。
【００８５】
そして、図７（ｂ）に表したように、例えば、アッシングおよびウェット処理により、塗布型犠牲膜６９を除去する。
【００８６】
そして、図７（ｃ）に表したように、例えば、稀釈フッ酸溶液で前処理をした後、リンドープト・ポリシリコン膜１８ｆを埋め込む。この時、メモリストリング孔Ｈｔの内部のバリア絶縁膜６７の内側に埋め込まれたリンドープト・ポリシリコン膜１８ｆが第２導電層７０となり、選択ゲート電極膜ＳＧｆの上方においては、メモリストリング孔Ｈｔの内部の空間に埋め込まれたリンドープト・ポリシリコン膜１８ｆが、第１導電層１８となる。すなわち、第２導電層７０には、第１導電層１８に用いられる材料と同じ材料が用いられる。
その後、エクステンション層間絶縁膜１６ｆの上のポリシリコン膜（半導体ピラー膜ＳＰｆ）を除去する。
【００８７】
なお、この時、メタルプラグとのコンタクトをさらに確実とするため、リンドープト・ポリシリコン膜１８ｆに不純物注入を行っても良い。この場合の不純物注入においては、例えば、不純物としてＡｓを用い、加速エネルギーを４０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。
さらに、不純物の活性化のため、例えば、Ｎ２雰囲気中において９５０℃で１０秒程度のアニールを行う。
【００８８】
その後、第１の実施例と同様にして、層間絶縁膜１９及びメタルプラグ２１を形成して、図６（ａ）に例示した不揮発性半導体記憶装置１１３が作製できる。
【００８９】
不揮発性半導体記憶装置１１３においては、以下のような効果が得られる。
不揮発性半導体記憶装置１１３においては、ＳｉＮ膜はバリア絶縁膜６７としてメモリストリング孔Ｈｔを完全には埋め込まず、薄い膜厚で形成される。このバリア絶縁膜６７により、リンドープト・ポリシリコン膜１８ｆと半導体ピラー膜ＳＰｆとが直接接することが防止される。そして、バリア絶縁膜６７の上端の高さは、塗布型犠牲膜６９であるレジストのリセス深さで決定される。一般に、塗布型膜の場合は、ＣＶＤ法により成長された膜と異なり、埋め込み時に空洞やシームが形成され難い。このため、塗布型犠牲膜６９を用いることで、メモリの微細化が進んだ場合にリセス工程でメモリストリング孔の中心に空洞を生じにくくすることができ、次の工程において塗布型犠牲膜６９の上端６９ｕの高さを制御性良くリセスすることができる。これにより、イオン注入工程の制御性が向上するとともに、且つ、確実にバリア絶縁膜６７を半導体ピラー内に残すことができるので、メモリトランジスタ部の半導体ピラーにもリンドープト・ポリシリコン膜１８ｆが接触することがなくなり、トランジスタ特性も向上することができる。
【００９０】
なお、図７（ａ）に関して説明した工程においては、上記のようにイオン注入を用いることもできるが、例えば、塗布型犠牲膜６９を除去したのち、イオン注入のかわりに不純物の気相拡散を行なうこともできる。
【００９１】
なお、本実施例では、接続部ＣＰの深さを浅くして、接続部ＣＰの中で第２導電層７０が横方向に貫通しないようにすることで、第２導電層７０に導電膜１８と同じ材料を用いて、工程を短縮しながら、信頼性の高い読み出し動作を実現したが、もし、接続部ＣＰの深さが深く、バリア絶縁層６７の内側の空間に他の材料が埋め込まれる構造の場合には、その材料には、導電膜１８とは異なる絶縁性の材料を用い、接続部ＣＰにおける横方向の導通を防止する。
【００９２】
（第４の実施例）
図８は、本発明の第４の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置の構成を例示する模式的断面図であり、同図（ｂ）、（ｃ）及び（ｄ）は、その製造方法を例示する工程順模式的断面図である。
【００９３】
図８（ａ）に表したように、本発明の第１の実施形態に係る第４の実施例の不揮発性半導体記憶装置１１４においては、芯部６８として、ＳｉＮに変えて酸素添加アモルファスシリコン膜７１が用いられる。これにより、芯部６８の上端の位置の制御がより高い精度に制御される。本具体例においては、半導体ピラーＳＰの上端と芯部６８の上端との高さは実質的に同じであり、従って、第１導電層１８は、半導体ピラーＳＰの上（Ｚ軸方向における上）において芯部６８の上（Ｚ軸方向における上）に設けられている。
【００９４】
このような不揮発性半導体記憶装置１１４は、例えば以下のようにして製造できる。
まず、図３（ａ）〜（ｃ）に例示した処理を実施して、メモリストリング孔Ｈｔの内壁面に、メモリ部積層膜６１と半導体ピラー膜ＳＰｆとを形成する。
【００９５】
この後、図８（ｂ）に表したように、半導体ピラー膜ＳＰｆの結晶性を高めるために、例えば６００℃の不活性雰囲気中（例えばＮ２中）にてアニールし、次に、酸化雰囲気中でアニールすることで半導体ピラー膜ＳＰｆの内側の側面を酸化し、さらに、半導体ピラー膜ＳＰｆの内側にバリア絶縁膜６７を堆積し、さらに、その内部に酸素添加アモルファスシリコン膜７１を埋め込む。
【００９６】
そして、図８（ｃ）に表したように、第１の実施例と同様に、ＲＩＥ法により、酸素添加アモルファスシリコン膜７１をエッチバックし、酸素添加アモルファスシリコン膜７１の上端７１ｕが選択ゲート電極膜ＳＧｆの上端ＳＧｆｕよりも１００ｎｍ程度の上側になるように、半導体ピラー膜ＳＰｆ及び酸素添加アモルファスシリコン膜７１をリセスさせる。
【００９７】
そして、図８（ｄ）に表したように、第１の実施例と同様に、半導体ピラー膜ＳＰｆに不純物注入を行い、ソースドレイン拡散領域ＳＤＲを形成する。
【００９８】
その後、第１の実施例と同様にして、リンドープト・ポリシリコン膜１８ｆ、層間絶縁膜１９及びメタルプラグ２１を形成して、図８（ａ）に例示した不揮発性半導体記憶装置１１４が作製できる。
【００９９】
不揮発性半導体記憶装置１１４においては、以下のような効果が得られる。
不揮発性半導体記憶装置１１４においては、不揮発性半導体記憶装置１１１と異なり、芯部６８として、ＳｉＮの代わりに酸素添加アモルファスシリコン膜７１を用いている。このため、図８（ｃ）に例示した酸素添加アモルファスシリコン膜７１のリセスの際に、酸素添加アモルファスシリコン膜７１と半導体ピラー膜ＳＰｆとはほぼ同じエッチング速度で削られる。これにより、リセス後においては、酸素添加アモルファスシリコン膜７１の上端７１ｕと半導体ピラー膜ＳＰｆの上端とをほぼ同じ高さにすることができる。
【０１００】
すなわち、半導体ピラー膜ＳＰｆへの不純物注入の際に、半導体ピラー膜ＳＰｆの上端を所望に高さ（すなわち、この場合は選択ゲート電極ＳＧの上端の上側の近傍）に設定しつつ、芯部６８の上端の高さをそれと実質的に同じ高さに設定できる。これにより、不純物注入における注入の効率が向上し、半導体装置の低コスト化と安定動作を実現できる。
【０１０１】
（第５の実施例）
図９は、本発明の第５の実施例に係る不揮発性半導体記憶装置の構成及び製造方法を例示する模式的断面図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置の構成を例示する模式的断面図であり、同図（ｂ）及び（ｃ）は、その製造方法を例示する工程順模式的断面図である。
図１０は、図９に続く工程順模式的断面図である。
【０１０２】
図９（ａ）に表したように、本発明の第１の実施形態に係る第５の実施例の不揮発性半導体記憶装置１１５においては、半導体ピラーＳＰの径が、積層構造体ＭＬ及び選択ゲート電極ＳＧの貫通する部分よりも、絶縁層１６を貫通する部分で大きくなっている。
【０１０３】
すなわち、絶縁層１６の上端に対向する半導体ピラーＳＰの径は、選択ゲート電極ＳＧに対向する半導体ピラーＳＰの径よりも大きい。この構造により、半導体ピラー膜ＳＰｆに不純物注入する際に、選択ゲート電極ＳＧに対向する部分の半導体ピラーＳＰの上端近傍の部分が、露出でき、不純物注入の効率を向上させることができる。
【０１０４】
このような不揮発性半導体記憶装置１１５は、例えば以下のようにして製造できる。
まず、図９（ｂ）に表したように、バックゲートＢＧの一部と積層構造体ＭＬとに、Ｚ軸方向に延在するメモリトランジスタ孔Ｈｍを形成し、メモリトランジスタ孔Ｈｍの内部を例えばＳｉＮ膜からなる犠牲膜ＳＦで埋め込む。そして、その上に、層間絶縁膜１５と選択ゲート電極膜ＳＧｆとエクステンション層間絶縁膜１６ｆとを積層する。さらに、リソグラフィーとＲＩＥ法により、エクステンション層間絶縁膜１６ｆに開口部１６ｏを形成する。
【０１０５】
さらに、開口部１６ｏの内側に犠牲膜を堆積し、犠牲膜をＲＩＥ法によりエッチングして、開口部１６ｏの側壁にスペーサ犠牲膜１６ｓを形成する。スペーサ犠牲膜１６ｓには、例えばボロンドープト・シリケートガラス膜を用いることができ、スペーサ犠牲膜１６ｓの厚さは、例えば１０ｎｍとすることができる。
【０１０６】
そして、図９（ｃ）に表したように、例えば、ＲＩＥ法により、選択ゲート電極膜ＳＧｆを貫通し、犠牲膜ＳＦに達する選択トランジスタ孔Ｈｓを形成する。
【０１０７】
そして、図１０（ａ）に表したように、例えば７０℃のフッ酸蒸気中で、スペーサ犠牲膜１６ｓを除去する。
【０１０８】
その後、図３（ｂ）〜（ｄ）及び図４（ａ）に関して説明した工程と同様にして、Ｕ字形状のメモリストリング孔Ｈｔを形成し、メモリストリング孔Ｈｔの内壁面にメモリ部積層膜６１を形成し、さらにその内部に芯部絶縁膜６８ｆを埋め込み、芯部絶縁膜６８ｆをエッチバックする。すなわち、芯部絶縁膜６８ｆの上端６８ｆｕが選択ゲート電極膜ＳＧｆの上端ＳＧｆｕよりも１００ｎｍ程度上側になるようにする。
【０１０９】
そして、図１０（ｂ）に表したように、選択トランジスタの閾値調整のためのチャネル不純物注入を行い、さらに、ソースドレイン拡散層不純物注入を行う。チャネル不純物注入においては、例えば、不純物としてリンを用い、加速エネルギーを６０ＫｅＶとし、不純物濃度として３×１０１４ｃｍ−２の条件を採用することができる。一方、ソースドレイン拡散層不純物注入としては、例えば、不純物としてボロンを用い、加速エネルギーを６０ＫｅＶとし、不純物濃度として１×１０１５ｃｍ−２の条件を採用することができる。このようにして、チャネルの不純物濃度が調整され、そして、ソースドレイン拡散領域ＳＤＲが形成される。
【０１１０】
そして、図１０（ｃ）に表したように、選択トランジスタ孔Ｈｓ中の芯部絶縁膜６８ｆの上に、リンドープト・ポリシリコン膜１８ｆを埋め込み、その後、エクステンション層間絶縁膜１６ｆの上のポリシリコン膜（半導体ピラー膜ＳＰｆ）を除去する。
【０１１１】
その後、第１の実施例と同様にして、層間絶縁膜１９及びメタルプラグ２１を形成して、図９（ａ）に例示した不揮発性半導体記憶装置１１５が作製できる。
【０１１２】
不揮発性半導体記憶装置１１５においては、以下のような効果が得られる。
図９（ｂ）、図９（ｃ）及び図１０（ａ）に例示した工程を実施して、スペーサ犠牲膜１６ｓを用いて、エクステンション層間絶縁膜１６ｆを貫通するエクステンション層間絶縁膜孔Ｈ１６の径は、選択ゲート電極ＳＧを貫通する選択トランジスタ孔Ｈｓの径よりも大きくされている。これにより、図１０（ｂ）に例示した工程において、Ｚ軸方向の上方からみて、選択ゲート電極ＳＧ近傍の半導体ピラー膜ＳＰｆは、上方に露出しており、垂直入射の不純物注入の際に、横方向の反跳によるのではなく、半導体ピラー膜ＳＰｆに直接的に不純物が注入される。
【０１１３】
これにより、不揮発性半導体記憶装置１１５においては、不揮発性半導体記憶装置１１１よりも不純物注入の効率を大幅に改善する効果があり、不純物注入に掛かるプロセス時間とコストを低減する効果がある。不揮発性半導体記憶装置１１１に対しての不揮発性半導体記憶装置１１５における不純物注入の効率の向上の効果は、１０倍以上と見積もられる。
【０１１４】
また、図１０（ｂ）に例示した工程において、上記のようにチャネル部に不純物を注入することが可能となる。すなわち、ソースドレイン拡散領域ＳＤＲよりも深部にあるチャネル部への不純物注入は、より高加速で高電流の注入技術が必要とされるが、上記のようにチャネル部へ反跳ではなく直接的に不純物を注入することで効率を改善でき、チャネル部へ閾値調整のための不純物を導入することが可能となる。
【０１１５】
メモリストリングからの信号量を増大する（すなわち、セル電流を増大する）ために、半導体ピラー膜ＳＰｆとしてリンドープされたポリシリコン膜を使用する可能性も考えられるが、その場合でも、回路面積を極力低減するために選択トランジスタの閾値は正の範囲に保つことが望まれる。本実施例に係る不揮発性半導体記憶装置１１５によれば、チャネル部にボロンを補償注入することで、回路面積の増大を抑えつつセル電流を増大することが可能となり、半導体装置の低コスト化と安定動作を実現できる。
【０１１６】
（第６の実施例）
図１１は、本発明の第６の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１１に表したように、本発明の第１の実施形態に係る第６の実施例の不揮発性半導体記憶装置１１６においては、不揮発性半導体記憶装置１１５と同様に、エクステンション層間絶縁膜１６ｆを貫通するエクステンション層間絶縁膜孔Ｈ１６の径は、選択ゲート電極ＳＧを貫通する選択トランジスタ孔Ｈｓの径よりも大きくされている。すなわち、絶縁層１６の上端に対向する半導体ピラーＳＰの径は、選択ゲート電極ＳＧに対向する半導体ピラーＳＰの径よりも大きくされている。そして、芯部６８には、第４の実施例に関して説明した酸素添加アモルファスシリコン膜７１が用いられている。
【０１１７】
これにより、第５の実施例に関して説明した効果に加えて、第４の実施例に関して説明した効果も有する。
【０１１８】
図１２は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図１２においても、導電部分のみを示し、絶縁部分は図示を省略している。
図１２に表したように、本実施形態に係る別の不揮発性半導体記憶装置１２０においても、電極膜ＷＬと絶縁膜１４（図示せず）とが積層された積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰが設けられている。
【０１１９】
そして、この場合には、各半導体ピラーＳＰは独立しており、半導体ピラーＳＰの基板１１の側には、ソース側選択ゲート電極ＳＧＳが設けられ、半導体ピラーＳＰの積層構造体ＭＬよりも上の側には、ドレイン側選択ゲート電極ＳＧＤが設けられている。なお、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤは、それぞれ例えばＸ軸方向に延在するようにＹ軸方向に沿って分断されており、これらの２つの選択ゲートによって各半導体ピラーＳＰは選択される。
【０１２０】
なお、この場合には、電極膜ＷＬはＸＹ平面内で連続しており、既に説明した不揮発性半導体記憶装置１１０のような交叉指形電極構造で分離されていなくても良い。
【０１２１】
このような構造の不揮発性半導体記憶装置１２０においても、上側のドレイン側選択ゲート電極ＳＧＤ及びその上に設けられる絶縁層１６の構成において、上記の実施例に関して説明した構成のいずれか、またはそれらを技術的に可能な範囲で組みあわせた構成を適用できる。
【０１２２】
（第２の実施の形態）
図１３は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１３に表したように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板１１の主面１１ａの上に、絶縁膜１４と電極膜ＷＬとを交互に積層して積層構造体ＭＬを形成する（ステップＳ１１０）。そして、積層構造体ＭＬの上に選択ゲート電極膜ＳＧｆを形成する（ステップＳ１２０）。そして、選択ゲート電極ＳＧの上に絶縁層１６を形成する（ステップＳ１３０）。
【０１２３】
そして、少なくとも選択ゲート電極ＳＧと絶縁層１６とを、主面１１ａに対して垂直な第１方向（Ｚ軸方向）に貫通する第１貫通ホール（選択トランジスタ孔Ｈｓまたはメモリストリング孔Ｈｔ）を形成して、第１貫通ホールの内側面に半導体膜（半導体ピラー膜ＳＰｆ）を形成する（ステップＳ１４０）。
【０１２４】
そして、半導体膜の内側に芯部６８を形成する（ステップＳ１５０）。そして、芯部６８を後退させる（ステップＳ１６０）。
上記のステップＳ１１０〜ステップＳ１６０においては、例えば、図３（ａ）〜図４（ａ）に関して説明した処理を行う。
【０１２５】
そして、半導体膜に不純物を導入する（ステップＳ１７０）。
すなわち、例えば、図４（ｂ）に関して説明した不純物注入、及び、例えば図５（ｃ）に関して説明した拡散法等を実施する。
【０１２６】
本製造方法においては、芯部６８をリセスすることで、不純物注入の際の選択ゲート電極ＳＧまでの距離が縮小され、高濃度で不純物を注入でき、不純物濃度の制御性が高い。また、拡散法によって不純物を導入する方法では、さらに工程が簡略化できる。
【０１２７】
本製造方法によれば、中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置の製造方法が提供できる。
【０１２８】
図１４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示するフローチャート図である。
図１４に表したように、本実施形態に係る不揮発性半導体記憶装置の別の製造方法においては、まず、基板１１の主面１１ａの上に、絶縁膜１４と電極膜ＷＬとを交互に積層して積層構造体ＭＬを形成する（ステップＳ１１０）。
そして、積層構造体ＭＬの上に選択ゲート電極ＳＧを形成する（ステップＳ１２０）。 そして、選択ゲート電極ＳＧの上に絶縁層１６を形成する（ステップＳ１３０）。
上記のステップＳ１１０〜ステップＳ１６０においては、例えば、図３（ａ）に関して説明した処理の一部を行う。
【０１２９】
そして、選択ゲート電極ＳＧを主面１１ａに対して垂直な第１方向に貫通する第２貫通ホール（選択トランジスタ孔Ｈｓ）と、絶縁層１６を第１の方向に貫通し第２貫通ホールと連通し絶縁層１６の上端における径が第２貫通ホールよりも大きい第３貫通ホール（エクステンション層間絶縁膜孔Ｈ１６）と、を形成する（ステップＳ２４０）。
すなわち、例えば、図９（ｂ）、図９（ｃ）及び図１０（ａ）に関して説明した処理を行う。
【０１３０】
そして、第１貫通ホール及び第２貫通ホールの内側面に半導体膜（半導体ピラー膜ＳＰｆ）を形成する（ステップＳ２５０）。
すなわち、例えば、図１０（ｂ）に関して説明した処理の一部を行う。
【０１３１】
そして、半導体膜の選択ゲート電極ＳＧの側の部分に不純物を注入する（ステップＳ２６０）。
すなわち、例えば、図１０（ｂ）に関して説明した処理の他の一部を行う。
【０１３２】
本製造方法によれば、選択ゲート電極ＳＧ近傍の半導体ピラー膜ＳＰｆは、上方に露出しており、垂直入射の不純物注入の際に、半導体ピラー膜ＳＰｆに直接的に不純物が注入され、不純物注入の効率を大幅に改善できる。さらに、チャネル部への閾値調整のための不純物を導入することが可能となり、例えばチャネル部にボロンを補償注入することで、回路面積の増大を抑えつつセル電流を増大させ、安定動作を実現できる。
【０１３３】
このように、本発明の実施形態に係る不揮発性半導体記憶装置及びその製造方法によれば、メモリストリング部に中空型半導体を用いた場合にも、メモリストリング上部に設けた選択ゲート電極ＳＧの端のソースドレイン拡散層を安定的に形成できるようになり、消去速度の向上とセル電流の増大を同時に実現できる。
【０１３４】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１３５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する基板、電極膜、絶縁膜、絶縁層、積層構造体、電荷蓄積層、貫通ホール、半導体ピラー、ワード線、ビット線、ソース線、層間絶縁膜、芯部等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１３６】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１３７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１３８】
１１ 基板、 １１ａ 主面、 １１ｂ 層間絶縁膜、 １４ 絶縁膜、 １５ 層間絶縁膜、 １６ 絶縁層、 １６ｆ エクステンション層間絶縁膜、 １６ｏ 開口部、 １６ｓ スペーサ犠牲膜、 １８ 第１導電層、 １８ｆ リンドープト・ポリシリコン膜、 １９ 層間絶縁膜、 ２０ 溝、 ２１ メタルプラグ、 ２１ａ ＴｉＮ膜、 ２１ｂ Ｗ膜、 ６１ メモリ部積層膜、 ６１ａ 第１メモリ部絶縁膜、 ６１ｂ 第２メモリ部絶縁膜、 ６３ 電荷蓄積層、 ６７ バリア絶縁膜、 ６８ 芯部、 ６８ｆ 芯部絶縁膜、 ６８ｆｕ 上端、 ６９ 塗布型犠牲膜、 ６９ｕ 上端、 ７０ 第２導電層、 ７１ 酸素添加アモルファスシリコン膜、 ７１ｕ 上端、 １１０、１１１、１１２、１１３、１１４、１１５、１１６、１２０ 不揮発性半導体記憶装置、 ＢＧ バックゲート、 ＢＬ ビット線、 ＣＰ 接続部、 ＣＰ１、ＣＰ２ 第１及び第２接続部、 Ｈ１６ エクステンション層間絶縁膜孔、 Ｈｍ メモリトランジスタ孔、 Ｈｓ 選択トランジスタ孔、 Ｈｔ メモリストリング孔、 ＭＣ メモリセル、 ＭＬ 積層構造体、 ＳＤＲ ソースドレイン拡散領域、 ＳＦ 犠牲膜、 ＳＧ 選択ゲート電極、 ＳＧＤ ドレイン側選択ゲート電極、 ＳＧＳ ソース側選択ゲート電極、 ＳＧｆ 選択ゲート電極膜、 ＳＧｆｕ 上端、 ＳＬ ソース線、 ＳＰ 半導体ピラー、 ＳＰ１〜ＳＰ４ 第１〜第４半導体ピラー、 ＴＨ 貫通ホール、 Ｖ１、Ｖ２ 貫通電極、 ＷＬ 電極膜、 ｔ１〜ｔ３ 距離
【特許請求の範囲】
【請求項１】
第１方向に交互に積層された複数の絶縁膜及び複数の電極膜を有する積層構造体と、
前記第１方向において前記積層構造体の上に積層された選択ゲート電極と、
前記第１方向において前記選択ゲート電極の上に積層された絶縁層と、
前記積層構造体、前記選択ゲート電極及び前記絶縁層を前記第１方向に貫通し、前記第１方向に直交する平面で切断した時の断面が環状である半導体ピラーと、
前記半導体ピラーの内側に埋め込まれ、前記絶縁層の上面から後退した芯部と、
前記芯部の上に、前記芯部に接触して設けられた第１導電層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記芯部は、前記半導体ピラーの側壁に設けられたバリア絶縁膜と、前記バリア絶縁膜の内側に埋め込まれ、前記第１導電層と接続された第２導電層と、を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記絶縁層の上端に対向する前記半導体ピラーの径は、前記選択ゲート電極に対向する前記半導体ピラーの径よりも大きいことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
基板の主面の上に絶縁膜と電極膜とを交互に積層して積層構造体を形成し、
前記積層構造体の上に選択ゲート電極を形成し、
前記選択ゲート電極の上に絶縁層を形成し、
少なくとも前記選択ゲート電極と前記絶縁層とを、前記主面に対して垂直な第１方向に貫通する第１貫通ホールを形成して、前記第１貫通ホールの内側面に半導体膜を形成し、
前記半導体膜の内側に芯部を形成し、
前記芯部を後退させ、
前記半導体膜に不純物を導入することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
基板の主面の上に絶縁膜と電極膜とを交互に積層して積層構造体を形成し、
前記積層構造体の上に選択ゲート電極を形成し、
前記選択ゲート電極の上に絶縁層を形成し、
前記選択ゲート電極を前記主面に対して垂直な第１方向に貫通する第２貫通ホールと、前記絶縁層を前記第１方向に貫通して前記第２貫通ホールと連通し前記絶縁層の上端における径が前記第２貫通ホールよりも大きい第３貫通ホールと、を形成し、
前記第２貫通ホール及び前記第３貫通ホールの内側面に半導体膜を形成し、
前記半導体膜の前記選択ゲート電極の側の部分に不純物を注入することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
第１方向に交互に積層された複数の絶縁膜及び複数の電極膜を有する積層構造体と、
前記第１方向において前記積層構造体の上に積層された選択ゲート電極と、
前記第１方向において前記選択ゲート電極の上に積層された絶縁層と、
前記積層構造体、前記選択ゲート電極及び前記絶縁層を前記第１方向に貫通し、前記第１方向に直交する平面で切断した時の断面が環状である半導体ピラーと、
前記半導体ピラーの内側に埋め込まれ、前記絶縁層の上面から後退した芯部と、
前記芯部の上に、前記芯部に接触して設けられた第１導電層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記芯部は、前記半導体ピラーの側壁に設けられたバリア絶縁膜と、前記バリア絶縁膜の内側に埋め込まれ、前記第１導電層と接続された第２導電層と、を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記絶縁層の上端に対向する前記半導体ピラーの径は、前記選択ゲート電極に対向する前記半導体ピラーの径よりも大きいことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
基板の主面の上に絶縁膜と電極膜とを交互に積層して積層構造体を形成し、
前記積層構造体の上に選択ゲート電極を形成し、
前記選択ゲート電極の上に絶縁層を形成し、
少なくとも前記選択ゲート電極と前記絶縁層とを、前記主面に対して垂直な第１方向に貫通する第１貫通ホールを形成して、前記第１貫通ホールの内側面に半導体膜を形成し、
前記半導体膜の内側に芯部を形成し、
前記芯部を後退させ、
前記半導体膜に不純物を導入することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
基板の主面の上に絶縁膜と電極膜とを交互に積層して積層構造体を形成し、
前記積層構造体の上に選択ゲート電極を形成し、
前記選択ゲート電極の上に絶縁層を形成し、
前記選択ゲート電極を前記主面に対して垂直な第１方向に貫通する第２貫通ホールと、前記絶縁層を前記第１方向に貫通して前記第２貫通ホールと連通し前記絶縁層の上端における径が前記第２貫通ホールよりも大きい第３貫通ホールと、を形成し、
前記第２貫通ホール及び前記第３貫通ホールの内側面に半導体膜を形成し、
前記半導体膜の前記選択ゲート電極の側の部分に不純物を注入することを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−２２５９４６（Ｐ２０１０−２２５９４６Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７２９５０（Ｐ２００９−７２９５０）
【出願日】平成２１年３月２４日（２００９．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２４日（２００９．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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