不揮発性半導体記憶装置
【課題】ＭＯＮＯＳ型のメモリセルに対するデータの消去速度を改善させる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１８と、半導体基板１８中に埋め込み領域として形成された第１導電型のジャンクションリーク発生層２１と、半導体基板１８中に形成され、ジャンクションリーク発生層２１を挟む第１導電型とは逆の第２導電型のウェル領域２０，２２と、半導体基板１８の表面に近いウェル領域２２上に一定の間隔をおいて形成された第１導電型の２つの不純物拡散層２３と、２つの不純物拡散層２３の間のウェル領域２２上に形成されたトンネル絶縁膜２４と、トンネル絶縁膜２４上に形成されたチャージトラップ型の電荷蓄積層２５と、電荷蓄積層２５上に形成されたブロック絶縁膜２６と、ブロック絶縁膜２６上に形成されるコントロールゲート電極２８により構成されている。
【解決手段】半導体基板１８と、半導体基板１８中に埋め込み領域として形成された第１導電型のジャンクションリーク発生層２１と、半導体基板１８中に形成され、ジャンクションリーク発生層２１を挟む第１導電型とは逆の第２導電型のウェル領域２０，２２と、半導体基板１８の表面に近いウェル領域２２上に一定の間隔をおいて形成された第１導電型の２つの不純物拡散層２３と、２つの不純物拡散層２３の間のウェル領域２２上に形成されたトンネル絶縁膜２４と、トンネル絶縁膜２４上に形成されたチャージトラップ型の電荷蓄積層２５と、電荷蓄積層２５上に形成されたブロック絶縁膜２６と、ブロック絶縁膜２６上に形成されるコントロールゲート電極２８により構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のウェル構造に関し、特にＭＯＮＯＳ型のメモリセルに使用される。
【背景技術】
【０００２】
電荷蓄積層の電荷量に応じてデータを保持する不揮発性半導体記憶装置の１つの例として、ＮＡＮＤ型フラッシュメモリがある。このＮＡＮＤ型フラッシュメモリにおいて、メモリ容量の増大を図るため、世代毎にメモリセルを縮小（Shrink）している。
【０００３】
しかし、フローティングゲート構造で形成されるメモリセルにおいて、メモリセル同士の間隔が狭まるにつれ、メモリセル間のカップリングによる干渉現象が深刻な問題となっている。
【０００４】
そのため、メモリセル間のカップリングの影響が少ないＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造で形成されるメモリセルが注目されている。
【０００５】
ＭＯＮＯＳ型のメモリセルに対するデータの消去に関しては、Ｆ−Ｎ(Fowler-Nordheim)トンネリングによりホールを電荷蓄積層に注入し、電荷蓄積層に蓄積されている電荷と中和する方法、及びホットホールを電荷蓄積層に注入する方法が知られている（特許文献１又は２参照）。
【０００６】
しかし、例えば、Ｆ−Ｎトンネリングによりホールを注入する方法では、Ｆ−Ｎトンネリング時のバリアハイトの違いに起因して、ホールの電荷蓄積層への注入は、フローティングゲート型のメモリセルの方法で行う電荷蓄積層から電荷を取り出す方法よりも効率が悪い。そのため、ＭＯＮＯＳ型のメモリセルは、フローティングゲート型のメモリセルよりもデータの消去が遅いという問題がある。
【０００７】
更に、書き込み時における非選択のメモリセルに対する誤書き込みを防止するため、閾値電圧を下げる要請がある。その結果、チャネル領域の不純物濃度を極力低くする必要がある。しかし、チャネル領域の不純物濃度を低くすると、データ消去時に電荷蓄積層に供給されるべきホールが不足してしまい、消去速度が更に遅くなるという問題がある。
【０００８】
この消去速度を改善するためには、コントロールゲート電極−ウェル領域間の電界を強くすれば良い。例えば、ＭＯＮＯＳ積層膜の酸化膜換算膜厚（EOT: Equivalent Oxide Thickness）を薄くすれば良いが、ＥＯＴを薄くするとメモリセルの絶縁膜破壊耐圧が劣化してしまい、メモリセルの信頼性が保てないという問題がある。
【特許文献１】米国特許第７，１８０，１２５号
【特許文献２】特開２００６−２１６９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、チャネル領域にホールの供給を増やすことでメモリセルの信頼性を確保しつつデータの消去速度を改善する技術を提案する。
【課題を解決するための手段】
【００１０】
本発明の例に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板中に埋め込み領域として形成された第１導電型のジャンクションリーク発生層と、前記半導体基板中に形成され、前記ジャンクションリーク発生層を挟む前記第１導電型とは逆の第２導電型のウェル領域と、前記半導体基板の表面に近い前記ウェル領域上に一定の間隔をおいて形成された前記第１導電型の２つの不純物拡散層と、前記２つの不純物拡散層の間の前記ウェル領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージトラップ型の電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたコントロールゲート電極で構成されている。
【発明の効果】
【００１１】
本発明によれば、チャネル領域にホールの供給を増やすことでメモリセルの信頼性を確保しつつデータの消去速度を改善出来る。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１３】
１． 概要
本発明の例では、半導体基板内にデータ消去時におけるホールの供給源となるｐｎジャンクションを新たに設ける。具体的には、半導体基板中の上部に形成されたｐ型のウェル領域の間に、ｎ型の埋め込み領域であるジャンクションリーク発生層を形成する。
【００１４】
そして、ジャンクションリーク発生層と各ウェル領域との間に接合破壊が生じない程度の逆バイアスの電圧を掛け、ジャンクションリーク電流を発生させる。その結果、ジャンクションリーク発生層からｐ型のウェル領域にリーク電流によるホールが流れる。このホールがメモリセルのチャネル領域に供給されることで、より多くのホールが電荷蓄積層に注入され、データの消去速度を改善することが出来る。
【００１５】
２． 実施の形態
(1) 第1の実施の形態
図１は、メモリセルアレイ内のセルアレイ領域及びシャント領域の一部を示した平面図である。
【００１６】
メモリセルアレイ１１内において、セルアレイ領域１２ａがロウ方向に沿って配置され、カラム方向に延びるシャント領域１３がセルアレイ領域１２ａの間に、例えば、一定の間隔で配置される。
【００１７】
セルアレイ領域１２ａ中には、カラム方向に延び、ロウ方向に一定間隔で配置されるビット線ＢＬと、ロウ方向に延びるソース線ＳＬが配置されている。
【００１８】
シャント領域１３とは、半導体基板内の領域、例えば、ウェル領域などとコンタクトを取るために形成された領域のことである。また、シャント領域には、ウェルコンタクト部１７が形成され、このウェルコンタクト部１７はウェル配線ＷＥＬに接続されている。
【００１９】
図２は、図１のセルアレイ領域１２ａを拡大した平面図を示している。なお説明の便宜上、ソース線ＳＬは図示していない。
【００２０】
セルアレイ領域には、ロウ方向に延びる複数のワード線ＷＬと選択ゲート線ＳＧＳ，ＳＧＤが配置される。このワード線ＷＬとビット線の交点にメモリセルＭＣが配置され、ビット線ＢＬと選択ゲート線ＳＧＳ，ＳＧＤの交点に選択ゲートトランジスタが形成されている。カラム方向に沿って複数のメモリセルＭＣが配置され、このメモリセルＭＣとメモリセルＭＣを挟む選択ゲートトランジスタで１つのセルユニット１４を形成している。このセルユニット１４は、ロウ方向に一定の間隔で複数個配置されている。さらに、セルユニット１４の一端は、各々ソース線コンタクト部１５を介してソース線ＳＬと接続され、他端は、ビット線コンタクト部１６を介してビット線ＢＬと接続される。
【００２１】
図３は、図２のIII−III´線に沿った断面図を示しており、図４は、図２のIV−IV´線に沿った断面図を示している。尚、図中の省略線より右側はセルアレイ端１２ｂの構造を示している。
【００２２】
図３において、ｐ型半導体基板１８中に、ｎ型ウェル領域１９が形成される。このｎ型ウェル領域１９の上部にｐ型ウェル領域２０が形成される。
【００２３】
ｐ型ウェル領域２０上部にｎ型埋め込み領域である、ジャンクションリーク発生層（ｎ−Ｊ／Ｌ）２１が形成される。ここで、ウェル領域と埋め込み領域について、以下のように定義する。
【００２４】
ウェル領域とは、その上面の一部が半導体基板の上面に露出している不純物領域のことであり、埋め込み領域とは、その上面が半導体基板の上面に露出していない不純物領域のことをいう。
【００２５】
ジャンクションリーク発生層２１の上部にｐ型ウェル領域２２が形成される。ｐ型ウェル領域２２は、ｐ型ウェル領域２０の不純物濃度と比較して低く形成し、メモリセルＭＣのパンチスルーストッパとして機能する。ここで、ｐ型ウェル領域２２とジャンクションリーク発生層２１はｐｎジャンクションを構成している。
【００２６】
ｐ型ウェル領域２２の上部にメモリセルＭＣ及び選択ゲートトランジスタＳＧＳ，ＳＧＤが配置される。尚、ｐ型ウェル領域２０及びｐ型ウェル領域２２は一層ｐ型ウェル領域から構成されていても良く、この場合は、ｐ型ウェル中にジャンクションリーク発生層２１が形成されることになる。
【００２７】
メモリセルＭＣは、いわゆるＭＯＮＯＳ型の構造を有しており、ｐ型ウェル領域２２中の上部にｎ型ソース・ドレイン領域２３が形成され、ｎ型ソース・ドレイン領域２３の間に形成されるチャネル領域の上部にトンネル絶縁膜２４を介して電荷蓄積層２５が形成される。電荷蓄積層２５の上部は、ブロック絶縁膜２６を介して高仕事関数金属膜２７及びコントロールゲート電極２８が形成される。
【００２８】
ここで、トンネル絶縁膜２４は、例えば、ＯＮＯ（Oxide-Nitride-Oxide）膜又はホールのトンネル効率を改善させたバンドエンジニアリング積層膜で形成され、電荷蓄積層２５は、ＳｉＮで形成される。ブロック絶縁膜２６は、データ消去時の電子のバックトンネリングを抑制するため高誘電率である、例えば、Ａｌ２Ｏ３で形成される。高仕事関数金属膜２７は、データ消去時に電子のバックトンネリングを抑制するため、例えば、ＴａＮ又はＴｉＮで形成される。コントロールゲート電極２８は、ポリシリコンと、金属シリサイド、例えば、ＷＳｉｘ、ＣｏＳｉ２、ＮｉＳｉで形成される積層構造で構成される。また、コントロールゲート電極２８は、ポリシリコンとシリサイドの積層構造以外に、窒化タングステンとタングステン（ＷＮ／Ｗ）の積層膜を用いても良い。
【００２９】
選択ゲートトランジスタＳＧＳ，ＳＧＤは、上記のＭＯＮＯＳ型のメモリセルＭＣの構造から電荷蓄積層２５を除いた構造で形成される。また、ブロック絶縁膜２６及び高仕事関数金属膜２７の膜厚は、メモリセルＭＣのそれと同じであるとする。
【００３０】
尚、メモリセルＭＣと同じ構造、つまり、電荷蓄積層２５も含んだ構造を選択ゲートトランジスタＳＧＳ，ＳＧＤとして用いる場合もある。また、ゲート絶縁膜Ｇｏｘとトンネル絶縁膜２４の膜厚は、同じであっても異なっていても良い。
【００３１】
選択ゲートトランジスタＳＧＳ，ＳＧＤのそれぞれのソースまたはドレイン領域はメモリセルＭＣのソースまたはドレイン領域と共通接続されている。
【００３２】
選択ゲートトランジスタＳＧＳのソース領域２９の上部にソース線ＳＬと電気的に接続されるソース線コンタクト電極３０が形成される。また、ソース領域２９及びｐ型ウェル領域２２に跨り、ソース線コンタクト電極３０と電気的に接続されるｎ＋型ソース線コンタクト拡散層３１が形成される。更に、ｐ型ウェル領域２２中にｎ＋型ソース線コンタクト拡散層３１及びジャンクションリーク発生層２１と電気的に接続されるｎ型接続拡散層３２が形成される。従って、ｎ＋型ソース線コンタクト拡散層３１の下部にｎ型接続拡散層３２を形成することで、ソース線ＳＬとジャンクションリーク発生層２１が電気的に接続される。尚、ｎ＋型ソース線コンタクト拡散層３１は選択ゲートトランジスタＳＧＳのソース領域２９と連続して形成されており、メモリセルＭＣのソースまたはドレイン領域と隣接して配置されていると言える。
【００３３】
また、ｎ型接続拡散層３２はｎ＋型ソース線コンタクト拡散層３１のみならず、ソース領域２９と直接接続さていても良い。その結果、拡散層抵抗が下がり、ソース線ＳＬからの電位をジャンクションリーク発生層２１に効率的に伝えることができる。
【００３４】
メモリセルＭＣ及び選択ゲートトランジスタＳＧＳ，ＳＧＤは層間絶縁膜５２によって覆われている。
【００３５】
選択ゲートトランジスタＳＧＤのドレイン領域３３の上部にビット線ＢＬと電気的に接続されるビット線コンタクト電極３４が形成される。また、ドレイン領域３３及びｐ型ウェル領域２２に跨り、ビット線コンタクト電極３４と電気的に接続されるｎ＋型ビット線コンタクト拡散層３５が形成される。
【００３６】
図４において、ｐ型ウェル領域２２内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜３６が形成され、カラム方向に延びる長いストライプ状に形成され、ロウ方向に並ぶメモリセルを分離している。
【００３７】
また、ジャンクションリーク発生層２１は、素子分離絶縁膜３６の下部に形成され、素子分離絶縁膜３６で分断されることなくロウ方向に延びている。すなわち、ジャンクションリーク発生層２１はメモリセルＭＣの下全面に配置されており、各メモリセルＭＣに効果的にホールを供給できる。
【００３８】
また、ジャンクションリーク発生層２１はセルアレイ端１２ｂにおいて終端しており、このセルアレイ端１２ｂにてｐ型ウェル領域２０、２２が接続されている。その結果、ｐ型ウェル領域２０、２２を上層配線で結ばなくても同じ電位を与えることができる。
【００３９】
図５は、メモリセルＭＣに対するデータ消去時における、ｐ型半導体基板、各ウェル領域、メモリセルのコントロールゲート電極、ソース線及びビット線の電圧関係を示している。
【００４０】
各メモリセルのコントロールゲート電極２８は、０Ｖに設定し、選択ゲートトランジスタＳＧＳ，ＳＧＤ及びビット線ＢＬは、それぞれフローティング状態にする。ｐ型半導体基板１８及び各ウェル領域には、Ｖｅｒａ（例えば、２１Ｖ程度）の電圧が印加される。ソース線ＳＬ、つまり、ジャンクションリーク発生層２１には、電圧Ｖｅｒａと比較して高い電圧Ｖｊｌを印加する。これは、ジャンクションリーク発生層２１とｐ型ウェル領域２２との間に逆バイアスの電圧を掛けることでジャンクションリーク電流を発生させるためである。
【００４１】
ここで、ジャンクションリーク発生層２１に印加される電圧Ｖｊｌは、ジャンクションリーク電流を発生させるため、Ｖｊｌ−Ｖｅｒａ≧５Ｖという関係であると共に、ｐ型ウェル領域２２との接合破壊が起こらない程度の電圧であるとする。
【００４２】
ｐ型ウェル領域２２とジャンクションリーク発生層２１との間でジャンクションリーク電流が発生することにより、メモリセルＭＣのチャネル領域にホールが供給される。従って、チャネル領域のホール濃度が上昇することで、電荷蓄積層２５にホールが注入される効率が上昇する結果、データの消去速度が改善される。
【００４３】
このように、データの消去速度は、ｐ型ウェル領域２２とジャンクションリーク発生層２１との間に発生するジャンクションリーク電流により改善されるため、メモリセルＭＣのコントロールゲート電極２８−ウェル間の電界を強くする必要は無い。従って、ブロック層２６からトンネル絶縁膜２４までの膜厚を厚くすることができ、メモリセルＭＣが絶縁耐圧を向上させることができる。
【００４４】
また、ソース線ＳＬは全てのセルユニット１４に共通接続されているため、それぞれのセルユニット１４のｎ型接続拡散層３２からジャンクションリーク発生層２１に電圧が印加されることにより、ジャンクションリーク発生層２１に均一な電圧を与えることが出来るという特徴も有する。
【００４５】
更に、図４で示すように、ジャンクションリーク発生層２１は、素子分離絶縁膜３６の下面より低い位置に形成されている。そのため、書き込み時の非選択セルニット１４に発生するブースト電位によりチャネル領域に生じる空乏層よりも深い位置にジャンクションリーク発生層２１は形成される。従って、書き込み時にジャンクションリーク発生層２１がメモリセルに影響を与えないという特徴も有する。
【００４６】
ここで、メモリセルとジャンクションリーク発生層２１との間の幅が狭いほど、データ消去時のジャンクションリーク電流によるホールの供給は、効果的に行われる。しかし、ｐ型ウェル領域２２が素子分離絶縁膜３６の下部で電気的に接続されている必要もある。そのため、ジャンクションリーク発生層２１と素子分離絶縁膜３６との間の幅は、例えば、０より大きく１００ｎｍ以下であるとする。
【００４７】
本発明の第１の実施の形態において、ジャンクションリーク発生層を挟むｐ型ウェル領域を形成し、ｐ型ウェル領域とジャンクションリーク発生層にジャンクションリーク電流が発生するが、接続破壊が起こらない程度の逆バイアスの電圧を印加する。ジャンクションリーク電流が発生することで、メモリセルＭＣのチャネル領域にホールが供給され、メモリセルの電荷蓄積層へのホールの注入効率が上昇する結果、消去速度が改善される。
【００４８】
(2) 第２の実施の形態
第２の実施の形態の特徴は、第１の実施の形態と比べると、ジャンクションリーク発生層に対する電圧の与え方にある。
【００４９】
具体的には、第１の実施の形態では、ソース線ＳＬからソース線コンタクト拡散層を介してジャンクションリーク発生層に電圧を与えたが、第２の実施の形態では、シャント領域内に、ジャンクションリーク発生層に接続するジャンクションリークコンタクト部を設け、ジャンクションリークコンタクト部からジャンクションリーク発生層に電圧を与える。
【００５０】
図６は、第２の実施の形態におけるセルアレイ領域及びシャント領域の一部を示した平面図である。
【００５１】
シャント領域１３内には、ジャンクションリーク発生層とコンタクトを取るための領域である、ジャンクションリークコンタクト部３７と、ウェル領域とコンタクトを取るためのウェルコンタクト部１７が配置される。ジャンクションリークコンタクト部３７とウェルコンタクト部１７は、例えば、ロウ方向に交互に配置される。
【００５２】
ジャンクションリークコンタクト部３７は、ジャンクションリーク配線ＪＬＬに接続されている。
【００５３】
図７は、図６におけるメモリセルアレイのセルアレイ領域１２ａ及びシャント領域１３の一部を拡大した平面図を示したものである。なお説明の便宜上、ジャンクションリーク配線ＪＬＬは図示していない。
【００５４】
セルアレイ領域１２ａは、カラム方向に沿って複数のセルユニット１４が配置され、セルユニット１４の一端は、各々ソース線コンタクト部１５を介してソース線ＳＬと接続され、他端は、ビット線コンタクト部１６を介してビット線ＢＬと接続される。
【００５５】
セルユニット１４上には、複数のワード線ＷＬと選択ゲート線ＳＧＳ，ＳＧＤが配置される。
【００５６】
図８は、図７におけるVIII−VIII´線に沿った断面図を示しており、図９は、図７におけるIX−IX´線に沿った断面図を示している。
【００５７】
図８において、ｐ型半導体基板１８中に、ｎ型ウェル領域１９が形成される。このｎ型ウェル領域１９の上部にｐ型ウェル領域２０が形成される。
【００５８】
ｐ型ウェル領域２０上部にｎ型の埋め込み領域である、ジャンクションリーク発生層２１が形成される。
【００５９】
ジャンクションリーク発生層２１の上部にｐ型ウェル領域２２が形成される。ｐ型ウェル領域２２は、ｐ型ウェル領域２０の不純物濃度と比較して低く形成し、メモリセルＭＣのパンチスルーストッパとして機能する。ここで、ｐ型ウェル領域２２とジャンクションリーク発生層２１はｐｎジャンクションを構成している。
【００６０】
ｐ型ウェル領域２２の上部にメモリセルＭＣ及び選択ゲートトランジスタＳＧＳ，ＳＧＤが配置される。
【００６１】
ここで、メモリセルＭＣ及び選択ゲートトランジスタＳＧＳ，ＳＧＤの構造は、第１の実施の形態と同様であるため省略する。
【００６２】
選択ゲートトランジスタＳＧＳのソース領域２９の上部にソース線ＳＬと電気的に接続されるソース線コンタクト電極３０が形成される。また、ソース領域２９及びｐ型ウェル領域２２に跨り、ソース線コンタクト電極３０と電気的に接続されるｎ＋型ソース線コンタクト拡散層３１が形成される。
【００６３】
選択ゲートトランジスタＳＧＤのドレイン領域３３の上部にビット線ＢＬと電気的に接続されるビット線コンタクト電極３４が形成される。また、ドレイン領域３３及びｐ型ウェル領域２２に跨り、ビット線コンタクト電極３４と電気的に接続されるｎ＋型ビット線コンタクト拡散層３５が形成される。
【００６４】
図９において、セルアレイ領域１２ａ及びシャント領域１３のｐ型ウェル領域２２内には、ＳＴＩ構造の素子分離絶縁膜３６が形成され、カラム方向に延びる長いストライプ状に形成される。
【００６５】
また、ジャンクションリーク発生層２１は、素子分離絶縁膜３６の下部に形成されている。
【００６６】
セルアレイ領域１２ａにおいて、ｐ型ウェル領域２２の上部にｎ＋型ビット線コンタクト拡散層３５、ビット線コンタクト電極３４を介してビット線ＢＬが接続されている。
【００６７】
シャント領域１３において、ｐ型ウェル領域２２中にジャンクションリーク発生層２１と電気的に接続されるｎ型接続拡散層３２´が形成される。更に、ｎ型接続拡散層３２´の上部にｎ型接続拡散層３２´及びジャンクションリークコンタクト電極３９と電気的に接続されるｎ＋型ジャンクションリークコンタクト拡散層３８が形成される。
【００６８】
従って、シャント領域１３のｐ型ウェル領域２２中にｎ型接続拡散層３２´及びｎ＋型ジャンクションリークコンタクト拡散層３８を形成することで、ジャンクションリーク発生層２１とジャンクションリークコンタクト電極３９が電気的に接続される。
【００６９】
また、複数のジャンクションリークコンタクト電極３９はジャンクションリーク配線ＪＬＬと接続している。その結果、コンタクト抵抗を下げることができ、効果的にジャンクションリーク発生層２１に電位を伝えることができる。
【００７０】
ジャンクションリーク配線ＪＬＬの上には層間絶縁膜５２が形成され、この層間絶縁膜５２を介してダミービット線ＤＢＬが配置されている。ビット線ＢＬとジャンクションリーク配線ＪＬＬが異なる層に配置されることにより、配線レイアウトを容易にしている。
【００７１】
図１０は、メモリセルに対するデータ消去時における、ｐ型半導体基板、各ウェル領域、ビット線の電圧関係を示している。
【００７２】
電圧関係は、第１の実施の形態と同じである。即ち、ｐ型半導体基板１８及び各ウェル領域には、Ｖｅｒａ（例えば２１Ｖ以下）の電圧が印加される。更に、各メモリセルＭＣのコントロールゲート電極２８は、０Ｖに設定し、選択ゲートトランジスタＳＧＳ，ＳＧＤ及びビット線ＢＬは、それぞれフローティング状態にする。
【００７３】
第２の実施の形態が第１の実施の形態と異なる点は、ソース線ＳＬをフローティング状態に保ち、シャント領域内のジャンクションリーク電極からジャンクションリーク発生層に電圧Ｖｊｌが印加されることである。
【００７４】
これにより、第２の実施の形態においても第１の実施の形態と同様の効果を得ることが出来る。
【００７５】
また、シャント領域１３は、メモリセルアレイ１１内に一定の間隔で設けられているため、電圧降下量が小さくなり、ジャンクションリーク発生層に均一な電圧が与えられるという特徴もある。
【００７６】
また、ｎ型接続拡散層３２´は素子分離絶縁膜３６を挟んで隣接する複数のｎ＋型ジャンクションリークコンタクト拡散層３８と接続されている。その結果、拡散層抵抗が下がり、ジャンクションリークコンタクト電極３９からの電位をジャンクションリーク発生層２１に効率的に伝えることができる。
【００７７】
(3) 製造方法
第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。
【００７８】
まず、図１１に示すように通常の工程により、ｐ型半導体基板１８中にｎ型ウェル領域１９、ｐ型ウェル領域２０及びｐ型ウェル領域２２を順次形成する。尚、ｐ型ウェル領域２０及びｐ型ウェル領域２２は１つのｐ型ウェル領域であってもよい。
【００７９】
次に、ＣＶＤ（Chemical Vapor Deposition）法によりｐ型ウェル領域２２上にトンネル絶縁膜２４を形成する。トンネル絶縁膜２４は、例えば、ＯＮＯ膜又はバンドエンジニアリング積層膜で形成される。更に、ＣＶＤ法によりトンネル絶縁膜２４上に窒化シリコン膜２５´を形成する。この後、窒化シリコン膜２５´上にレジストパターン４０を形成する。
【００８０】
次に、図１２に示すように、レジストパターン４０をマスクにして、ＲＩＥ(Reactive Ion Etching)法により、窒化シリコン膜２５´、トンネル絶縁膜２４、ｐ型ウェル領域２２を順次エッチングする。その結果、ストライプ状のトレンチ４１が形成される。
【００８１】
次に、図１３に示すように、レジストパターン４０をマスクにしてトレンチ４１底部のｐ型ウェル領域２０とｐ型ウェル領域２２の界面近傍にｎ型不純物をイオン注入する。そして、レジストパターン４０を除去した後、アニールを行うと、ドープされたｎ型不純物が横方向に拡散し、互いに結合するため、図１４に示すように、埋め込み領域であるジャンクションリーク発生層２１が形成される。
【００８２】
また、このアニールはｎ型不純物をイオン注入した直後でなくても良い。例えば、図１６におけるｎ型不純物拡散層２３，２９形成工程の後に行うことも可能である。この場合、ｎ型不純物拡散層２３，２９の不純物の固定化と共にジャンクションリーク発生層２１の拡散も行うことができる。
【００８３】
ジャンクションリーク発生層を形成後、図１５に示すように、通常の工程により、メモリセルＭＣのトンネル絶縁膜２４、電荷蓄積層２５、ブロック絶縁膜２６、高仕事関数金属膜２７及びコントロールゲート電極２８を形成する。
【００８４】
次に、図１６に示すように、ｐ型ウェル領域２２中にｎ型の不純物をイオン注入し、ｎ型不純物拡散層２３，２９を形成する。
【００８５】
次に、図１７に示すように、ｎ型不純物拡散層２９上に開口を有するレジストパターン４０を形成する。
【００８６】
次に、図１８に示すように、レジストパターン４０をマスクにして、ｎ型不純物をｐ型ウェル領域２２中にイオン注入し、ジャンクションリーク発生層２１と電気的に接続されるｎ型接続拡散層３２及びｎ型接続拡散層３２と電気的に接続されるｎ＋型ソース線コンタクト拡散層３１を形成する。
【００８７】
そして、ｎ型接続拡散層３２及びｎ＋型ソース線コンタクト拡散層３１を形成後、レジストパターン４０を除去し、通常の配線工程を行えば、第１の実施の形態に係る不揮発性半導体記憶装置が完成する。
【００８８】
尚、上述の図１１から図１８の例では、ＳＴＩ形成のためのトレンチ４１の形成後にイオン注入を行い、ジャンクションリーク発生層２１を形成したが、これに代えて、ｐ型ウェル領域２０の形成直後、又は、ｐ型ウェル領域２０，２２の形成直後に、イオン注入法によりジャンクションリーク発生層２１を形成しても良い。
【００８９】
次に、第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。
【００９０】
まず、第１の実施の形態に係る不揮発性半導体記憶装置の製造方法と同様の工程により、埋め込み領域であるジャンクションリーク発生層を形成する。
【００９１】
次に、図１９に示すように、通常の工程により、トレンチ４１内にＳＴＩ構造の素子分離絶縁膜３６を形成する。更に、シャント領域１３に開口を有するレジストパターン４０を形成する。
【００９２】
次に、図２０に示すように、レジストパターン４０をマスクにして、ｎ型不純物をｐ型ウェル領域２２中にイオン注入し、ジャンクションリーク発生層２１と電気的に接続されるｎ型接続拡散層３２´を形成する。
【００９３】
その後、レジストパターン４０を除去し、通常の工程により、メモリセルのトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、高仕事関数金属膜及びコントロールゲート電極を形成する。
【００９４】
次に、図２１に示すように、セルアレイ領域１２ａのｐ型ウェル領域２２及びシャント領域１３のｎ型接続拡散層３２´にｎ型の不純物をイオン注入し、ｎ＋型ビット線コンタクト拡散層３５及びｎ＋型ジャンクションリークコンタクト拡散層３８をそれぞれ形成する。
【００９５】
その後、通常の配線工程を行えば、第２の実施の形態に係る不揮発性半導体記憶装置が完成する。
【００９６】
３． 適用例
本発明をＮＡＮＤ型フラッシュメモリに適用した例を説明する。
【００９７】
図２２は、ＮＡＮＤ型フラッシュメモリの全体図を示している。
【００９８】
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊから構成される。
【００９９】
データラッチ回路４２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ（Input/Output）バッファ４３は、データのインターフェイス回路として、アドレスバッファ４４は、アドレス信号インターフェイス回路として機能する。
【０１００】
アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。
【０１０１】
ロウデコーダ４５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択ブロック内の複数のワード線のうち１つを選択する。ワード線ドライバ４７は、選択ブロック内の複数のワード線を駆動する。
【０１０２】
カラムデコーダ４６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。
【０１０３】
基板電圧制御回路４８は、半導体基板、ウェル領域及び本発明に係るジャンクションリーク発生層の電圧を動作モードに応じて制御する。
【０１０４】
電圧発生回路４９は、ワード線ドライバ４７を制御する電圧、及び、選択ブロック内の複数のワード線に供給する転送電圧を発生する。
【０１０５】
制御回路５０は、例えば、基板電圧制御回路４８及び電圧発生回路４９の動作を制御する。
【０１０６】
転送電圧セレクタ５１は、動作モード、選択されたワード線の位置などの情報に基づいて、選択ブロック内の複数のワード線の各々に供給する転送電圧の値を選択し、ワード線ドライバ４７を介して複数のワード線に電圧を供給する。
【０１０７】
図２３は、メモリセルアレイ１１の等価回路図の例を示したものである。
【０１０８】
メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・から構成される。
【０１０９】
ブロック各々は、ロウ方向に配置される複数のセルユニット１４を有する。複数のセルユニット１４各々は、直列接続されたｎ個のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つの選択ゲートトランジスタＳＴとから構成される。
【０１１０】
セルユニット１４各々の一端は、ビット線ＢＬに接続され、他端は、ソース線ＳＬに接続される。
【０１１１】
メモリセルアレイ１１上には、複数のワード線ＷＬと複数の選択ゲート線ＳＧＳ，ＳＧＤが配置される。
【０１１２】
４． むすび
本発明によれば、チャネル領域にホールの供給を増やすことでメモリセルの信頼性を確保しつつデータの消去速度を改善することができる。
【０１１３】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１４】
【図１】メモリセルアレイを示す平面図。
【図２】セルアレイ領域を示す平面図。
【図３】セルアレイ領域のカラム方向における断面図。
【図４】セルアレイ領域のロウ方向における断面図。
【図５】データ消去時における電圧関係を示す図。
【図６】メモリセルアレイを示す平面図。
【図７】セルアレイ領域及びシャント領域を示す平面図。
【図８】セルアレイ領域のカラム方向における断面図。
【図９】セルアレイ領域及びシャント領域のロウ方向における断面図。
【図１０】データ消去時における電圧関係を示す図。
【図１１】本発明の例に関わる製造方法の一工程を示した断面図。
【図１２】本発明の例に関わる製造方法の一工程を示した平面図。
【図１３】本発明の例に関わる製造方法の一工程を示した断面図。
【図１４】本発明の例に関わる製造方法の一工程を示した断面図。
【図１５】本発明の例に関わる製造方法の一工程を示した断面図。
【図１６】本発明の例に関わる製造方法の一工程を示した断面図。
【図１７】本発明の例に関わる製造方法の一工程を示した平面図。
【図１８】本発明の例に関わる製造方法の一工程を示した断面図。
【図１９】本発明の例に関わる製造方法の一工程を示した断面図。
【図２０】本発明の例に関わる製造方法の一工程を示した断面図。
【図２１】本発明の例に関わる製造方法の一工程を示した断面図。
【図２２】本発明の適用例に関わるＮＡＮＤ型フラッシュメモリを示す図。
【図２３】本発明の適用例に関わるメモリセルアレイを示す図。
【符号の説明】
【０１１５】
１１： メモリセルアレイ、 １２ａ： セルアレイ領域、 １２ｂ： セルアレイ端、 １３： シャント領域、 １４： セルユニット １５： ソース線コンタクト部、 １６： ビット線コンタクト部、 １７： ウェルコンタクト部、 １８： ｐ型半導体基板、 １９： ｎ型ウェル領域、 ２０： ｐ型ウェル領域、 ２１： ジャンクションリーク発生層、 ２２： ｐ型ウェル領域、 ２３： ｎ型ソース・ドレイン領域、 ２４： トンネル絶縁膜、 ２５： 電荷蓄積層、 ２６： ブロック絶縁膜、 ２７： 高仕事関数金属膜、 ２８： コントロールゲート電極、 ２９： ソース領域、 ３０： ソース線コンタクト電極、 ３１： ｎ＋型ソース線コンタクト拡散層、 ３２： ｎ型接続拡散層、 ３３： ドレイン領域、 ３４： ビット線コンタクト電極、 ３５： ｎ＋型ビット線コンタクト拡散層、 ３６： 素子分離絶縁膜、 ３７： ジャンクションリークコンタクト部、 ３８： ジャンクションリークコンタクト拡散層、 ３９： ジャンクションリークコンタクト電極、 ４０： レジストパターン、 ４１： トレンチ、 ４２： データラッチ回路、 ４３： Ｉ／Ｏバッファ、 ４４： アドレスバッファ、 ４５： ロウデコーダ、 ４６： カラムデコーダ、 ４７： ワード線ドライバ、 ４８： 基板電圧制御回路、 ４９： 電圧発生回路、 ５０： 制御回路、 ５１： 転送電圧セレクタ、 ５２： 層間絶縁膜
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のウェル構造に関し、特にＭＯＮＯＳ型のメモリセルに使用される。
【背景技術】
【０００２】
電荷蓄積層の電荷量に応じてデータを保持する不揮発性半導体記憶装置の１つの例として、ＮＡＮＤ型フラッシュメモリがある。このＮＡＮＤ型フラッシュメモリにおいて、メモリ容量の増大を図るため、世代毎にメモリセルを縮小（Shrink）している。
【０００３】
しかし、フローティングゲート構造で形成されるメモリセルにおいて、メモリセル同士の間隔が狭まるにつれ、メモリセル間のカップリングによる干渉現象が深刻な問題となっている。
【０００４】
そのため、メモリセル間のカップリングの影響が少ないＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造で形成されるメモリセルが注目されている。
【０００５】
ＭＯＮＯＳ型のメモリセルに対するデータの消去に関しては、Ｆ−Ｎ(Fowler-Nordheim)トンネリングによりホールを電荷蓄積層に注入し、電荷蓄積層に蓄積されている電荷と中和する方法、及びホットホールを電荷蓄積層に注入する方法が知られている（特許文献１又は２参照）。
【０００６】
しかし、例えば、Ｆ−Ｎトンネリングによりホールを注入する方法では、Ｆ−Ｎトンネリング時のバリアハイトの違いに起因して、ホールの電荷蓄積層への注入は、フローティングゲート型のメモリセルの方法で行う電荷蓄積層から電荷を取り出す方法よりも効率が悪い。そのため、ＭＯＮＯＳ型のメモリセルは、フローティングゲート型のメモリセルよりもデータの消去が遅いという問題がある。
【０００７】
更に、書き込み時における非選択のメモリセルに対する誤書き込みを防止するため、閾値電圧を下げる要請がある。その結果、チャネル領域の不純物濃度を極力低くする必要がある。しかし、チャネル領域の不純物濃度を低くすると、データ消去時に電荷蓄積層に供給されるべきホールが不足してしまい、消去速度が更に遅くなるという問題がある。
【０００８】
この消去速度を改善するためには、コントロールゲート電極−ウェル領域間の電界を強くすれば良い。例えば、ＭＯＮＯＳ積層膜の酸化膜換算膜厚（EOT: Equivalent Oxide Thickness）を薄くすれば良いが、ＥＯＴを薄くするとメモリセルの絶縁膜破壊耐圧が劣化してしまい、メモリセルの信頼性が保てないという問題がある。
【特許文献１】米国特許第７，１８０，１２５号
【特許文献２】特開２００６−２１６９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、チャネル領域にホールの供給を増やすことでメモリセルの信頼性を確保しつつデータの消去速度を改善する技術を提案する。
【課題を解決するための手段】
【００１０】
本発明の例に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板中に埋め込み領域として形成された第１導電型のジャンクションリーク発生層と、前記半導体基板中に形成され、前記ジャンクションリーク発生層を挟む前記第１導電型とは逆の第２導電型のウェル領域と、前記半導体基板の表面に近い前記ウェル領域上に一定の間隔をおいて形成された前記第１導電型の２つの不純物拡散層と、前記２つの不純物拡散層の間の前記ウェル領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージトラップ型の電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたコントロールゲート電極で構成されている。
【発明の効果】
【００１１】
本発明によれば、チャネル領域にホールの供給を増やすことでメモリセルの信頼性を確保しつつデータの消去速度を改善出来る。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１３】
１． 概要
本発明の例では、半導体基板内にデータ消去時におけるホールの供給源となるｐｎジャンクションを新たに設ける。具体的には、半導体基板中の上部に形成されたｐ型のウェル領域の間に、ｎ型の埋め込み領域であるジャンクションリーク発生層を形成する。
【００１４】
そして、ジャンクションリーク発生層と各ウェル領域との間に接合破壊が生じない程度の逆バイアスの電圧を掛け、ジャンクションリーク電流を発生させる。その結果、ジャンクションリーク発生層からｐ型のウェル領域にリーク電流によるホールが流れる。このホールがメモリセルのチャネル領域に供給されることで、より多くのホールが電荷蓄積層に注入され、データの消去速度を改善することが出来る。
【００１５】
２． 実施の形態
(1) 第1の実施の形態
図１は、メモリセルアレイ内のセルアレイ領域及びシャント領域の一部を示した平面図である。
【００１６】
メモリセルアレイ１１内において、セルアレイ領域１２ａがロウ方向に沿って配置され、カラム方向に延びるシャント領域１３がセルアレイ領域１２ａの間に、例えば、一定の間隔で配置される。
【００１７】
セルアレイ領域１２ａ中には、カラム方向に延び、ロウ方向に一定間隔で配置されるビット線ＢＬと、ロウ方向に延びるソース線ＳＬが配置されている。
【００１８】
シャント領域１３とは、半導体基板内の領域、例えば、ウェル領域などとコンタクトを取るために形成された領域のことである。また、シャント領域には、ウェルコンタクト部１７が形成され、このウェルコンタクト部１７はウェル配線ＷＥＬに接続されている。
【００１９】
図２は、図１のセルアレイ領域１２ａを拡大した平面図を示している。なお説明の便宜上、ソース線ＳＬは図示していない。
【００２０】
セルアレイ領域には、ロウ方向に延びる複数のワード線ＷＬと選択ゲート線ＳＧＳ，ＳＧＤが配置される。このワード線ＷＬとビット線の交点にメモリセルＭＣが配置され、ビット線ＢＬと選択ゲート線ＳＧＳ，ＳＧＤの交点に選択ゲートトランジスタが形成されている。カラム方向に沿って複数のメモリセルＭＣが配置され、このメモリセルＭＣとメモリセルＭＣを挟む選択ゲートトランジスタで１つのセルユニット１４を形成している。このセルユニット１４は、ロウ方向に一定の間隔で複数個配置されている。さらに、セルユニット１４の一端は、各々ソース線コンタクト部１５を介してソース線ＳＬと接続され、他端は、ビット線コンタクト部１６を介してビット線ＢＬと接続される。
【００２１】
図３は、図２のIII−III´線に沿った断面図を示しており、図４は、図２のIV−IV´線に沿った断面図を示している。尚、図中の省略線より右側はセルアレイ端１２ｂの構造を示している。
【００２２】
図３において、ｐ型半導体基板１８中に、ｎ型ウェル領域１９が形成される。このｎ型ウェル領域１９の上部にｐ型ウェル領域２０が形成される。
【００２３】
ｐ型ウェル領域２０上部にｎ型埋め込み領域である、ジャンクションリーク発生層（ｎ−Ｊ／Ｌ）２１が形成される。ここで、ウェル領域と埋め込み領域について、以下のように定義する。
【００２４】
ウェル領域とは、その上面の一部が半導体基板の上面に露出している不純物領域のことであり、埋め込み領域とは、その上面が半導体基板の上面に露出していない不純物領域のことをいう。
【００２５】
ジャンクションリーク発生層２１の上部にｐ型ウェル領域２２が形成される。ｐ型ウェル領域２２は、ｐ型ウェル領域２０の不純物濃度と比較して低く形成し、メモリセルＭＣのパンチスルーストッパとして機能する。ここで、ｐ型ウェル領域２２とジャンクションリーク発生層２１はｐｎジャンクションを構成している。
【００２６】
ｐ型ウェル領域２２の上部にメモリセルＭＣ及び選択ゲートトランジスタＳＧＳ，ＳＧＤが配置される。尚、ｐ型ウェル領域２０及びｐ型ウェル領域２２は一層ｐ型ウェル領域から構成されていても良く、この場合は、ｐ型ウェル中にジャンクションリーク発生層２１が形成されることになる。
【００２７】
メモリセルＭＣは、いわゆるＭＯＮＯＳ型の構造を有しており、ｐ型ウェル領域２２中の上部にｎ型ソース・ドレイン領域２３が形成され、ｎ型ソース・ドレイン領域２３の間に形成されるチャネル領域の上部にトンネル絶縁膜２４を介して電荷蓄積層２５が形成される。電荷蓄積層２５の上部は、ブロック絶縁膜２６を介して高仕事関数金属膜２７及びコントロールゲート電極２８が形成される。
【００２８】
ここで、トンネル絶縁膜２４は、例えば、ＯＮＯ（Oxide-Nitride-Oxide）膜又はホールのトンネル効率を改善させたバンドエンジニアリング積層膜で形成され、電荷蓄積層２５は、ＳｉＮで形成される。ブロック絶縁膜２６は、データ消去時の電子のバックトンネリングを抑制するため高誘電率である、例えば、Ａｌ２Ｏ３で形成される。高仕事関数金属膜２７は、データ消去時に電子のバックトンネリングを抑制するため、例えば、ＴａＮ又はＴｉＮで形成される。コントロールゲート電極２８は、ポリシリコンと、金属シリサイド、例えば、ＷＳｉｘ、ＣｏＳｉ２、ＮｉＳｉで形成される積層構造で構成される。また、コントロールゲート電極２８は、ポリシリコンとシリサイドの積層構造以外に、窒化タングステンとタングステン（ＷＮ／Ｗ）の積層膜を用いても良い。
【００２９】
選択ゲートトランジスタＳＧＳ，ＳＧＤは、上記のＭＯＮＯＳ型のメモリセルＭＣの構造から電荷蓄積層２５を除いた構造で形成される。また、ブロック絶縁膜２６及び高仕事関数金属膜２７の膜厚は、メモリセルＭＣのそれと同じであるとする。
【００３０】
尚、メモリセルＭＣと同じ構造、つまり、電荷蓄積層２５も含んだ構造を選択ゲートトランジスタＳＧＳ，ＳＧＤとして用いる場合もある。また、ゲート絶縁膜Ｇｏｘとトンネル絶縁膜２４の膜厚は、同じであっても異なっていても良い。
【００３１】
選択ゲートトランジスタＳＧＳ，ＳＧＤのそれぞれのソースまたはドレイン領域はメモリセルＭＣのソースまたはドレイン領域と共通接続されている。
【００３２】
選択ゲートトランジスタＳＧＳのソース領域２９の上部にソース線ＳＬと電気的に接続されるソース線コンタクト電極３０が形成される。また、ソース領域２９及びｐ型ウェル領域２２に跨り、ソース線コンタクト電極３０と電気的に接続されるｎ＋型ソース線コンタクト拡散層３１が形成される。更に、ｐ型ウェル領域２２中にｎ＋型ソース線コンタクト拡散層３１及びジャンクションリーク発生層２１と電気的に接続されるｎ型接続拡散層３２が形成される。従って、ｎ＋型ソース線コンタクト拡散層３１の下部にｎ型接続拡散層３２を形成することで、ソース線ＳＬとジャンクションリーク発生層２１が電気的に接続される。尚、ｎ＋型ソース線コンタクト拡散層３１は選択ゲートトランジスタＳＧＳのソース領域２９と連続して形成されており、メモリセルＭＣのソースまたはドレイン領域と隣接して配置されていると言える。
【００３３】
また、ｎ型接続拡散層３２はｎ＋型ソース線コンタクト拡散層３１のみならず、ソース領域２９と直接接続さていても良い。その結果、拡散層抵抗が下がり、ソース線ＳＬからの電位をジャンクションリーク発生層２１に効率的に伝えることができる。
【００３４】
メモリセルＭＣ及び選択ゲートトランジスタＳＧＳ，ＳＧＤは層間絶縁膜５２によって覆われている。
【００３５】
選択ゲートトランジスタＳＧＤのドレイン領域３３の上部にビット線ＢＬと電気的に接続されるビット線コンタクト電極３４が形成される。また、ドレイン領域３３及びｐ型ウェル領域２２に跨り、ビット線コンタクト電極３４と電気的に接続されるｎ＋型ビット線コンタクト拡散層３５が形成される。
【００３６】
図４において、ｐ型ウェル領域２２内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜３６が形成され、カラム方向に延びる長いストライプ状に形成され、ロウ方向に並ぶメモリセルを分離している。
【００３７】
また、ジャンクションリーク発生層２１は、素子分離絶縁膜３６の下部に形成され、素子分離絶縁膜３６で分断されることなくロウ方向に延びている。すなわち、ジャンクションリーク発生層２１はメモリセルＭＣの下全面に配置されており、各メモリセルＭＣに効果的にホールを供給できる。
【００３８】
また、ジャンクションリーク発生層２１はセルアレイ端１２ｂにおいて終端しており、このセルアレイ端１２ｂにてｐ型ウェル領域２０、２２が接続されている。その結果、ｐ型ウェル領域２０、２２を上層配線で結ばなくても同じ電位を与えることができる。
【００３９】
図５は、メモリセルＭＣに対するデータ消去時における、ｐ型半導体基板、各ウェル領域、メモリセルのコントロールゲート電極、ソース線及びビット線の電圧関係を示している。
【００４０】
各メモリセルのコントロールゲート電極２８は、０Ｖに設定し、選択ゲートトランジスタＳＧＳ，ＳＧＤ及びビット線ＢＬは、それぞれフローティング状態にする。ｐ型半導体基板１８及び各ウェル領域には、Ｖｅｒａ（例えば、２１Ｖ程度）の電圧が印加される。ソース線ＳＬ、つまり、ジャンクションリーク発生層２１には、電圧Ｖｅｒａと比較して高い電圧Ｖｊｌを印加する。これは、ジャンクションリーク発生層２１とｐ型ウェル領域２２との間に逆バイアスの電圧を掛けることでジャンクションリーク電流を発生させるためである。
【００４１】
ここで、ジャンクションリーク発生層２１に印加される電圧Ｖｊｌは、ジャンクションリーク電流を発生させるため、Ｖｊｌ−Ｖｅｒａ≧５Ｖという関係であると共に、ｐ型ウェル領域２２との接合破壊が起こらない程度の電圧であるとする。
【００４２】
ｐ型ウェル領域２２とジャンクションリーク発生層２１との間でジャンクションリーク電流が発生することにより、メモリセルＭＣのチャネル領域にホールが供給される。従って、チャネル領域のホール濃度が上昇することで、電荷蓄積層２５にホールが注入される効率が上昇する結果、データの消去速度が改善される。
【００４３】
このように、データの消去速度は、ｐ型ウェル領域２２とジャンクションリーク発生層２１との間に発生するジャンクションリーク電流により改善されるため、メモリセルＭＣのコントロールゲート電極２８−ウェル間の電界を強くする必要は無い。従って、ブロック層２６からトンネル絶縁膜２４までの膜厚を厚くすることができ、メモリセルＭＣが絶縁耐圧を向上させることができる。
【００４４】
また、ソース線ＳＬは全てのセルユニット１４に共通接続されているため、それぞれのセルユニット１４のｎ型接続拡散層３２からジャンクションリーク発生層２１に電圧が印加されることにより、ジャンクションリーク発生層２１に均一な電圧を与えることが出来るという特徴も有する。
【００４５】
更に、図４で示すように、ジャンクションリーク発生層２１は、素子分離絶縁膜３６の下面より低い位置に形成されている。そのため、書き込み時の非選択セルニット１４に発生するブースト電位によりチャネル領域に生じる空乏層よりも深い位置にジャンクションリーク発生層２１は形成される。従って、書き込み時にジャンクションリーク発生層２１がメモリセルに影響を与えないという特徴も有する。
【００４６】
ここで、メモリセルとジャンクションリーク発生層２１との間の幅が狭いほど、データ消去時のジャンクションリーク電流によるホールの供給は、効果的に行われる。しかし、ｐ型ウェル領域２２が素子分離絶縁膜３６の下部で電気的に接続されている必要もある。そのため、ジャンクションリーク発生層２１と素子分離絶縁膜３６との間の幅は、例えば、０より大きく１００ｎｍ以下であるとする。
【００４７】
本発明の第１の実施の形態において、ジャンクションリーク発生層を挟むｐ型ウェル領域を形成し、ｐ型ウェル領域とジャンクションリーク発生層にジャンクションリーク電流が発生するが、接続破壊が起こらない程度の逆バイアスの電圧を印加する。ジャンクションリーク電流が発生することで、メモリセルＭＣのチャネル領域にホールが供給され、メモリセルの電荷蓄積層へのホールの注入効率が上昇する結果、消去速度が改善される。
【００４８】
(2) 第２の実施の形態
第２の実施の形態の特徴は、第１の実施の形態と比べると、ジャンクションリーク発生層に対する電圧の与え方にある。
【００４９】
具体的には、第１の実施の形態では、ソース線ＳＬからソース線コンタクト拡散層を介してジャンクションリーク発生層に電圧を与えたが、第２の実施の形態では、シャント領域内に、ジャンクションリーク発生層に接続するジャンクションリークコンタクト部を設け、ジャンクションリークコンタクト部からジャンクションリーク発生層に電圧を与える。
【００５０】
図６は、第２の実施の形態におけるセルアレイ領域及びシャント領域の一部を示した平面図である。
【００５１】
シャント領域１３内には、ジャンクションリーク発生層とコンタクトを取るための領域である、ジャンクションリークコンタクト部３７と、ウェル領域とコンタクトを取るためのウェルコンタクト部１７が配置される。ジャンクションリークコンタクト部３７とウェルコンタクト部１７は、例えば、ロウ方向に交互に配置される。
【００５２】
ジャンクションリークコンタクト部３７は、ジャンクションリーク配線ＪＬＬに接続されている。
【００５３】
図７は、図６におけるメモリセルアレイのセルアレイ領域１２ａ及びシャント領域１３の一部を拡大した平面図を示したものである。なお説明の便宜上、ジャンクションリーク配線ＪＬＬは図示していない。
【００５４】
セルアレイ領域１２ａは、カラム方向に沿って複数のセルユニット１４が配置され、セルユニット１４の一端は、各々ソース線コンタクト部１５を介してソース線ＳＬと接続され、他端は、ビット線コンタクト部１６を介してビット線ＢＬと接続される。
【００５５】
セルユニット１４上には、複数のワード線ＷＬと選択ゲート線ＳＧＳ，ＳＧＤが配置される。
【００５６】
図８は、図７におけるVIII−VIII´線に沿った断面図を示しており、図９は、図７におけるIX−IX´線に沿った断面図を示している。
【００５７】
図８において、ｐ型半導体基板１８中に、ｎ型ウェル領域１９が形成される。このｎ型ウェル領域１９の上部にｐ型ウェル領域２０が形成される。
【００５８】
ｐ型ウェル領域２０上部にｎ型の埋め込み領域である、ジャンクションリーク発生層２１が形成される。
【００５９】
ジャンクションリーク発生層２１の上部にｐ型ウェル領域２２が形成される。ｐ型ウェル領域２２は、ｐ型ウェル領域２０の不純物濃度と比較して低く形成し、メモリセルＭＣのパンチスルーストッパとして機能する。ここで、ｐ型ウェル領域２２とジャンクションリーク発生層２１はｐｎジャンクションを構成している。
【００６０】
ｐ型ウェル領域２２の上部にメモリセルＭＣ及び選択ゲートトランジスタＳＧＳ，ＳＧＤが配置される。
【００６１】
ここで、メモリセルＭＣ及び選択ゲートトランジスタＳＧＳ，ＳＧＤの構造は、第１の実施の形態と同様であるため省略する。
【００６２】
選択ゲートトランジスタＳＧＳのソース領域２９の上部にソース線ＳＬと電気的に接続されるソース線コンタクト電極３０が形成される。また、ソース領域２９及びｐ型ウェル領域２２に跨り、ソース線コンタクト電極３０と電気的に接続されるｎ＋型ソース線コンタクト拡散層３１が形成される。
【００６３】
選択ゲートトランジスタＳＧＤのドレイン領域３３の上部にビット線ＢＬと電気的に接続されるビット線コンタクト電極３４が形成される。また、ドレイン領域３３及びｐ型ウェル領域２２に跨り、ビット線コンタクト電極３４と電気的に接続されるｎ＋型ビット線コンタクト拡散層３５が形成される。
【００６４】
図９において、セルアレイ領域１２ａ及びシャント領域１３のｐ型ウェル領域２２内には、ＳＴＩ構造の素子分離絶縁膜３６が形成され、カラム方向に延びる長いストライプ状に形成される。
【００６５】
また、ジャンクションリーク発生層２１は、素子分離絶縁膜３６の下部に形成されている。
【００６６】
セルアレイ領域１２ａにおいて、ｐ型ウェル領域２２の上部にｎ＋型ビット線コンタクト拡散層３５、ビット線コンタクト電極３４を介してビット線ＢＬが接続されている。
【００６７】
シャント領域１３において、ｐ型ウェル領域２２中にジャンクションリーク発生層２１と電気的に接続されるｎ型接続拡散層３２´が形成される。更に、ｎ型接続拡散層３２´の上部にｎ型接続拡散層３２´及びジャンクションリークコンタクト電極３９と電気的に接続されるｎ＋型ジャンクションリークコンタクト拡散層３８が形成される。
【００６８】
従って、シャント領域１３のｐ型ウェル領域２２中にｎ型接続拡散層３２´及びｎ＋型ジャンクションリークコンタクト拡散層３８を形成することで、ジャンクションリーク発生層２１とジャンクションリークコンタクト電極３９が電気的に接続される。
【００６９】
また、複数のジャンクションリークコンタクト電極３９はジャンクションリーク配線ＪＬＬと接続している。その結果、コンタクト抵抗を下げることができ、効果的にジャンクションリーク発生層２１に電位を伝えることができる。
【００７０】
ジャンクションリーク配線ＪＬＬの上には層間絶縁膜５２が形成され、この層間絶縁膜５２を介してダミービット線ＤＢＬが配置されている。ビット線ＢＬとジャンクションリーク配線ＪＬＬが異なる層に配置されることにより、配線レイアウトを容易にしている。
【００７１】
図１０は、メモリセルに対するデータ消去時における、ｐ型半導体基板、各ウェル領域、ビット線の電圧関係を示している。
【００７２】
電圧関係は、第１の実施の形態と同じである。即ち、ｐ型半導体基板１８及び各ウェル領域には、Ｖｅｒａ（例えば２１Ｖ以下）の電圧が印加される。更に、各メモリセルＭＣのコントロールゲート電極２８は、０Ｖに設定し、選択ゲートトランジスタＳＧＳ，ＳＧＤ及びビット線ＢＬは、それぞれフローティング状態にする。
【００７３】
第２の実施の形態が第１の実施の形態と異なる点は、ソース線ＳＬをフローティング状態に保ち、シャント領域内のジャンクションリーク電極からジャンクションリーク発生層に電圧Ｖｊｌが印加されることである。
【００７４】
これにより、第２の実施の形態においても第１の実施の形態と同様の効果を得ることが出来る。
【００７５】
また、シャント領域１３は、メモリセルアレイ１１内に一定の間隔で設けられているため、電圧降下量が小さくなり、ジャンクションリーク発生層に均一な電圧が与えられるという特徴もある。
【００７６】
また、ｎ型接続拡散層３２´は素子分離絶縁膜３６を挟んで隣接する複数のｎ＋型ジャンクションリークコンタクト拡散層３８と接続されている。その結果、拡散層抵抗が下がり、ジャンクションリークコンタクト電極３９からの電位をジャンクションリーク発生層２１に効率的に伝えることができる。
【００７７】
(3) 製造方法
第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。
【００７８】
まず、図１１に示すように通常の工程により、ｐ型半導体基板１８中にｎ型ウェル領域１９、ｐ型ウェル領域２０及びｐ型ウェル領域２２を順次形成する。尚、ｐ型ウェル領域２０及びｐ型ウェル領域２２は１つのｐ型ウェル領域であってもよい。
【００７９】
次に、ＣＶＤ（Chemical Vapor Deposition）法によりｐ型ウェル領域２２上にトンネル絶縁膜２４を形成する。トンネル絶縁膜２４は、例えば、ＯＮＯ膜又はバンドエンジニアリング積層膜で形成される。更に、ＣＶＤ法によりトンネル絶縁膜２４上に窒化シリコン膜２５´を形成する。この後、窒化シリコン膜２５´上にレジストパターン４０を形成する。
【００８０】
次に、図１２に示すように、レジストパターン４０をマスクにして、ＲＩＥ(Reactive Ion Etching)法により、窒化シリコン膜２５´、トンネル絶縁膜２４、ｐ型ウェル領域２２を順次エッチングする。その結果、ストライプ状のトレンチ４１が形成される。
【００８１】
次に、図１３に示すように、レジストパターン４０をマスクにしてトレンチ４１底部のｐ型ウェル領域２０とｐ型ウェル領域２２の界面近傍にｎ型不純物をイオン注入する。そして、レジストパターン４０を除去した後、アニールを行うと、ドープされたｎ型不純物が横方向に拡散し、互いに結合するため、図１４に示すように、埋め込み領域であるジャンクションリーク発生層２１が形成される。
【００８２】
また、このアニールはｎ型不純物をイオン注入した直後でなくても良い。例えば、図１６におけるｎ型不純物拡散層２３，２９形成工程の後に行うことも可能である。この場合、ｎ型不純物拡散層２３，２９の不純物の固定化と共にジャンクションリーク発生層２１の拡散も行うことができる。
【００８３】
ジャンクションリーク発生層を形成後、図１５に示すように、通常の工程により、メモリセルＭＣのトンネル絶縁膜２４、電荷蓄積層２５、ブロック絶縁膜２６、高仕事関数金属膜２７及びコントロールゲート電極２８を形成する。
【００８４】
次に、図１６に示すように、ｐ型ウェル領域２２中にｎ型の不純物をイオン注入し、ｎ型不純物拡散層２３，２９を形成する。
【００８５】
次に、図１７に示すように、ｎ型不純物拡散層２９上に開口を有するレジストパターン４０を形成する。
【００８６】
次に、図１８に示すように、レジストパターン４０をマスクにして、ｎ型不純物をｐ型ウェル領域２２中にイオン注入し、ジャンクションリーク発生層２１と電気的に接続されるｎ型接続拡散層３２及びｎ型接続拡散層３２と電気的に接続されるｎ＋型ソース線コンタクト拡散層３１を形成する。
【００８７】
そして、ｎ型接続拡散層３２及びｎ＋型ソース線コンタクト拡散層３１を形成後、レジストパターン４０を除去し、通常の配線工程を行えば、第１の実施の形態に係る不揮発性半導体記憶装置が完成する。
【００８８】
尚、上述の図１１から図１８の例では、ＳＴＩ形成のためのトレンチ４１の形成後にイオン注入を行い、ジャンクションリーク発生層２１を形成したが、これに代えて、ｐ型ウェル領域２０の形成直後、又は、ｐ型ウェル領域２０，２２の形成直後に、イオン注入法によりジャンクションリーク発生層２１を形成しても良い。
【００８９】
次に、第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。
【００９０】
まず、第１の実施の形態に係る不揮発性半導体記憶装置の製造方法と同様の工程により、埋め込み領域であるジャンクションリーク発生層を形成する。
【００９１】
次に、図１９に示すように、通常の工程により、トレンチ４１内にＳＴＩ構造の素子分離絶縁膜３６を形成する。更に、シャント領域１３に開口を有するレジストパターン４０を形成する。
【００９２】
次に、図２０に示すように、レジストパターン４０をマスクにして、ｎ型不純物をｐ型ウェル領域２２中にイオン注入し、ジャンクションリーク発生層２１と電気的に接続されるｎ型接続拡散層３２´を形成する。
【００９３】
その後、レジストパターン４０を除去し、通常の工程により、メモリセルのトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、高仕事関数金属膜及びコントロールゲート電極を形成する。
【００９４】
次に、図２１に示すように、セルアレイ領域１２ａのｐ型ウェル領域２２及びシャント領域１３のｎ型接続拡散層３２´にｎ型の不純物をイオン注入し、ｎ＋型ビット線コンタクト拡散層３５及びｎ＋型ジャンクションリークコンタクト拡散層３８をそれぞれ形成する。
【００９５】
その後、通常の配線工程を行えば、第２の実施の形態に係る不揮発性半導体記憶装置が完成する。
【００９６】
３． 適用例
本発明をＮＡＮＤ型フラッシュメモリに適用した例を説明する。
【００９７】
図２２は、ＮＡＮＤ型フラッシュメモリの全体図を示している。
【００９８】
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊから構成される。
【００９９】
データラッチ回路４２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ（Input/Output）バッファ４３は、データのインターフェイス回路として、アドレスバッファ４４は、アドレス信号インターフェイス回路として機能する。
【０１００】
アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。
【０１０１】
ロウデコーダ４５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択ブロック内の複数のワード線のうち１つを選択する。ワード線ドライバ４７は、選択ブロック内の複数のワード線を駆動する。
【０１０２】
カラムデコーダ４６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。
【０１０３】
基板電圧制御回路４８は、半導体基板、ウェル領域及び本発明に係るジャンクションリーク発生層の電圧を動作モードに応じて制御する。
【０１０４】
電圧発生回路４９は、ワード線ドライバ４７を制御する電圧、及び、選択ブロック内の複数のワード線に供給する転送電圧を発生する。
【０１０５】
制御回路５０は、例えば、基板電圧制御回路４８及び電圧発生回路４９の動作を制御する。
【０１０６】
転送電圧セレクタ５１は、動作モード、選択されたワード線の位置などの情報に基づいて、選択ブロック内の複数のワード線の各々に供給する転送電圧の値を選択し、ワード線ドライバ４７を介して複数のワード線に電圧を供給する。
【０１０７】
図２３は、メモリセルアレイ１１の等価回路図の例を示したものである。
【０１０８】
メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・から構成される。
【０１０９】
ブロック各々は、ロウ方向に配置される複数のセルユニット１４を有する。複数のセルユニット１４各々は、直列接続されたｎ個のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つの選択ゲートトランジスタＳＴとから構成される。
【０１１０】
セルユニット１４各々の一端は、ビット線ＢＬに接続され、他端は、ソース線ＳＬに接続される。
【０１１１】
メモリセルアレイ１１上には、複数のワード線ＷＬと複数の選択ゲート線ＳＧＳ，ＳＧＤが配置される。
【０１１２】
４． むすび
本発明によれば、チャネル領域にホールの供給を増やすことでメモリセルの信頼性を確保しつつデータの消去速度を改善することができる。
【０１１３】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１４】
【図１】メモリセルアレイを示す平面図。
【図２】セルアレイ領域を示す平面図。
【図３】セルアレイ領域のカラム方向における断面図。
【図４】セルアレイ領域のロウ方向における断面図。
【図５】データ消去時における電圧関係を示す図。
【図６】メモリセルアレイを示す平面図。
【図７】セルアレイ領域及びシャント領域を示す平面図。
【図８】セルアレイ領域のカラム方向における断面図。
【図９】セルアレイ領域及びシャント領域のロウ方向における断面図。
【図１０】データ消去時における電圧関係を示す図。
【図１１】本発明の例に関わる製造方法の一工程を示した断面図。
【図１２】本発明の例に関わる製造方法の一工程を示した平面図。
【図１３】本発明の例に関わる製造方法の一工程を示した断面図。
【図１４】本発明の例に関わる製造方法の一工程を示した断面図。
【図１５】本発明の例に関わる製造方法の一工程を示した断面図。
【図１６】本発明の例に関わる製造方法の一工程を示した断面図。
【図１７】本発明の例に関わる製造方法の一工程を示した平面図。
【図１８】本発明の例に関わる製造方法の一工程を示した断面図。
【図１９】本発明の例に関わる製造方法の一工程を示した断面図。
【図２０】本発明の例に関わる製造方法の一工程を示した断面図。
【図２１】本発明の例に関わる製造方法の一工程を示した断面図。
【図２２】本発明の適用例に関わるＮＡＮＤ型フラッシュメモリを示す図。
【図２３】本発明の適用例に関わるメモリセルアレイを示す図。
【符号の説明】
【０１１５】
１１： メモリセルアレイ、 １２ａ： セルアレイ領域、 １２ｂ： セルアレイ端、 １３： シャント領域、 １４： セルユニット １５： ソース線コンタクト部、 １６： ビット線コンタクト部、 １７： ウェルコンタクト部、 １８： ｐ型半導体基板、 １９： ｎ型ウェル領域、 ２０： ｐ型ウェル領域、 ２１： ジャンクションリーク発生層、 ２２： ｐ型ウェル領域、 ２３： ｎ型ソース・ドレイン領域、 ２４： トンネル絶縁膜、 ２５： 電荷蓄積層、 ２６： ブロック絶縁膜、 ２７： 高仕事関数金属膜、 ２８： コントロールゲート電極、 ２９： ソース領域、 ３０： ソース線コンタクト電極、 ３１： ｎ＋型ソース線コンタクト拡散層、 ３２： ｎ型接続拡散層、 ３３： ドレイン領域、 ３４： ビット線コンタクト電極、 ３５： ｎ＋型ビット線コンタクト拡散層、 ３６： 素子分離絶縁膜、 ３７： ジャンクションリークコンタクト部、 ３８： ジャンクションリークコンタクト拡散層、 ３９： ジャンクションリークコンタクト電極、 ４０： レジストパターン、 ４１： トレンチ、 ４２： データラッチ回路、 ４３： Ｉ／Ｏバッファ、 ４４： アドレスバッファ、 ４５： ロウデコーダ、 ４６： カラムデコーダ、 ４７： ワード線ドライバ、 ４８： 基板電圧制御回路、 ４９： 電圧発生回路、 ５０： 制御回路、 ５１： 転送電圧セレクタ、 ５２： 層間絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中に埋め込み領域として形成された第１導電型のジャンクションリーク発生層と、
前記半導体基板中に形成され、前記ジャンクションリーク発生層を挟む前記第１導電型とは逆の第２導電型のウェル領域と、
前記半導体基板の表面に近い前記ウェル領域上に一定の間隔をおいて形成された前記第１導電型の２つの不純物拡散層と、
前記２つの不純物拡散層の間の前記ウェル領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたチャージトラップ型の電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたコントロールゲート電極とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ジャンクションリーク発生層と前記ウェル領域との間に逆バイアスの電圧を印加した状態でデータ消去を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板中に形成される素子分離絶縁膜を更に具備し、
前記素子分離絶縁膜の下面と前記ジャンクションリーク発生層の上面との間の幅は、０より広く１００ｎｍより狭いことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記２つの不純物拡散層のうちの１つに隣接して配置された前記第１導電型の第２不純物拡散層と、前記第２不純物拡散層に接続されるソース線と、前記ソース線と前記ジャンクションリーク発生層とを接続する前記第１導電型の不純物拡散層とを具備することを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積層、前記ブロック絶縁膜及び前記コントロールゲート電極で構成されたメモリセルが複数個形成されるセルアレイ領域と、前記セルアレイ領域に隣接して形成されるシャント領域と、前記シャント領域内に形成される電極と、前記電極と前記ジャンクションリーク発生層とを接続する前記第１導電型の不純物拡散層とを具備することを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板中に埋め込み領域として形成された第１導電型のジャンクションリーク発生層と、
前記半導体基板中に形成され、前記ジャンクションリーク発生層を挟む前記第１導電型とは逆の第２導電型のウェル領域と、
前記半導体基板の表面に近い前記ウェル領域上に一定の間隔をおいて形成された前記第１導電型の２つの不純物拡散層と、
前記２つの不純物拡散層の間の前記ウェル領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたチャージトラップ型の電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたコントロールゲート電極とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ジャンクションリーク発生層と前記ウェル領域との間に逆バイアスの電圧を印加した状態でデータ消去を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板中に形成される素子分離絶縁膜を更に具備し、
前記素子分離絶縁膜の下面と前記ジャンクションリーク発生層の上面との間の幅は、０より広く１００ｎｍより狭いことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記２つの不純物拡散層のうちの１つに隣接して配置された前記第１導電型の第２不純物拡散層と、前記第２不純物拡散層に接続されるソース線と、前記ソース線と前記ジャンクションリーク発生層とを接続する前記第１導電型の不純物拡散層とを具備することを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積層、前記ブロック絶縁膜及び前記コントロールゲート電極で構成されたメモリセルが複数個形成されるセルアレイ領域と、前記セルアレイ領域に隣接して形成されるシャント領域と、前記シャント領域内に形成される電極と、前記電極と前記ジャンクションリーク発生層とを接続する前記第１導電型の不純物拡散層とを具備することを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１０−１２９７７２（Ｐ２０１０−１２９７７２Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３０２７５７（Ｐ２００８−３０２７５７）
【出願日】平成２０年１１月２７日（２００８．１１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１１月２７日（２００８．１１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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