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Fターム[5F102GK04]の内容

接合型電界効果トランジスタ (42,929) | バッファ層(中間層) (2,318) | 単一半導体層 (1,628) | 3−5族 (1,562)

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【課題】 ノーマリーオフ型高電子移動度トランジスタを提供する。
【解決手段】 ノーマリーオフ型トランジスタは、III−V半導体材料の第1の領域、第1の領域上のIII−V半導体材料の第2の領域、第2の領域上のIII−V半導体材料の第3の領域、および第3の領域の少なくとも1つの側壁に隣接するゲート電極を含む。第1の領域はトランジスタのチャネルを提供する。第2の領域は第1の領域のバンドギャップより大きなバンドギャップを有し、チャネル内に2D電子ガス(2DEG)を引き起こす。第2の領域は第1の領域と第3の領域との間に挿入される。第3の領域は、トランジスタのゲートを提供し、トランジスタが正の閾値電圧を有するようにチャネル内の2DEGを空乏化するのに十分な厚さを有する。 (もっと読む)


【課題】高周波数動作が可能な半導体装置を提供すること。
【解決手段】本発明は、基板10上に設けられたGaN電子走行層14と、GaN電子走行層14上に設けられたAlNスペーサ層16と、AlNスペーサ層16上に設けられたInAlN電子供給層18と、InAlN電子供給層18上に設けられたゲート電極24とゲート電極24を挟むソース電極26およびドレイン電極28と、を備え、AlNスペーサ層16の膜厚が、0.5nm以上1.25nm以下の半導体装置である。 (もっと読む)


【課題】ソース・ドレイン間容量の低下と、電流コラプスの抑制とを両立することが可能な半導体装置を提供すること。
【解決手段】基板10と、基板10上に形成された窒化物半導体層11と、窒化物半導体層11上に設けられたソース電極24、ゲート電極28、及びドレイン電極26と、ゲート電極28、及びゲート電極28とドレイン電極26との間の窒化物半導体層11の表面を覆う絶縁膜20と、窒化物半導体層11上であって、ゲート電極28とドレイン電極26との間に設けられたフィールドプレート30と、を具備し、ゲート電極28とドレイン電極26との間の領域の絶縁膜20上におけるフィールドプレート30の幅Wは0.1μm以上であり、フィールドプレート30のドレイン電極26側の端部と、ドレイン電極26のゲート電極28側の端部との距離L1は、3.5μm以上であり、動作周波数が4GHz以下である半導体装置である。 (もっと読む)


【課題】 コラプス現象を効果的に抑制することを可能にしたスイッチング素子を提供する。
【解決手段】 スイッチング素子1aは、電子走行層12と、電子走行層12の上面に形成されてバンドギャップが電子走行層12より大きく電子走行層12とヘテロ接合する電子供給層13と、電子供給層13の上面に形成されてバンドギャップが電子供給層13より小さい再結合層17と、少なくとも一部が電子走行層12の上面に形成されるソース電極14及びドレイン電極15と、少なくとも一部が電子供給層13の上面に形成されて前ソース電極14及びドレイン電極15の間に配置されるゲート電極16と、を備える。スイッチング素子1aがオフ状態のとき、再結合層17で電子及び正孔が再結合する。 (もっと読む)


【課題】
高周波信号遮断後の回復が早く、素子分離特性のよい化合物半導体エピタキシャル基板を提供する。
【解決手段】
半導体エピタキシャル基板は、単結晶基板と、単結晶基板上にエピタキシャル成長されたAlN層と、AlN層の上にエピタキシャル成長された窒化物半導体層とを有し、単結晶基板とAlN層間界面より、AlN層と窒化物半導体層間界面の方が凹凸が大きい、ことを特徴とする。 (もっと読む)


【課題】高い抵抗率(例えば、1×10Ωcm以上、1×1012Ωcm以下)、良好な抵抗率の均一性(例えば、ウエハ表面積の80%に相当するウエハ内周側の位置での抵抗率のバラツキが±30%以下)、及び良好な結晶性(例えば、X線(004)回折の半値幅が30〜300秒)を有する半絶縁性窒化物半導体ウエハ、半絶縁性窒化物半導体自立基板及びトランジスタ、並びに半絶縁性窒化物半導体層の成長方法及び成長装置を提供する。
【解決手段】窒化物半導体層の成長方法は、基板上にIII族原料GaClを連続的又は断続的に供給するとともに、窒素原料NHと半絶縁性を付与する半絶縁性ドーパント原料CpFeとを交互に供給して基板上に半絶縁性窒化物半導体層を成長させる。 (もっと読む)


【課題】冷却効率を向上させることができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置10は、裏面に複数の凹部16を有するシリコン基板11と、この基板11の表面上に形成された半導体層12と、半導体層12の表面上に、互いに離間して形成されたドレイン電極13およびソース電極14と、ドレイン電極13とソース電極14との間の半導体層12上に形成されたゲート電極15と、複数の凹部16の内部を含むシリコン基板11の裏面全体に形成された裏面金属17と、を具備する。 (もっと読む)


【課題】P型、N型(I型)結晶を別々に形成する2チャンバ方式により、Mgのドーピングに伴う遅延効果およびメモリ効果を抑制し、エピタキシャル成長時間を短縮したMOCVD装置およびその成長方法、上記のMOCVD装置を適用して形成した半導体装置およびその製造方法を提供する。
【解決手段】水冷機構を備えるコールドウォール構造を備え、ガスの流れはウェハ8の表面に対して水平方向であり、P型層成長とN型(I型)層成長ではそれぞれ別のN型(I型)層成長用チャンバ14・P型層成長用チャンバ16で成長するように構成され、ウェハ8を保持するサセプタも別々のN型層成長用サセプタ3・P型層成長用サセプタ5を使用するMOCVD装置およびその成長方法、上記のMOCVD装置を適用して形成した半導体装置およびその製造方法。 (もっと読む)


【課題】オン抵抗が低く、かつ、Vth(閾値電圧)が高い窒化物半導体装置の提供。
【解決手段】アクセプタになるアクセプタ元素を含み、窒化物半導体で形成されたバックバリア層106と、バックバリア層106上に窒化物半導体で形成されたチャネル層108と、チャネル層108の上方に、チャネル層よりバンドギャップが大きい窒化物半導体で形成された電子供給層112と、チャネル層108と電気的に接続された第1主電極116、118と、チャネル層108の上方に形成された制御電極120と、を備え、バックバリア層106は、制御電極120の下側の領域の少なくとも一部に、アクセプタの濃度がバックバリア層の他の一部の領域より高い高アクセプタ領域126を有する窒化物半導体装置100。 (もっと読む)


【課題】実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようにする。
【解決手段】InPからなる基板101の上に形成された電子供給層102と、電子供給層102の上に形成されたスペーサ層103と、スペーサ層103の上に形成されたチャネル層104と、チャネル層104の上に形成された障壁層105とを備え、障壁層105は、GaおよびAlの少なくとも1つと、Inと、Pとを含んだアンドープの化合物半導体から構成し、InPよりショットキー障壁高さが高いものとされている。 (もっと読む)


【課題】高温で動作可能な高電子移動度トランジスタを提供する。
【解決手段】バッファ層16と、バッファ層16上のIII−V族層18と、III−V族層18上のソース接点20およびドレイン接点22と、III−V族層18上で、ソース接点20およびドレイン接点22間の再成長ショットキー層10と、成長ショットキー層10上のゲート接点24、を備える装置、および装置を用いたシステムを含む。さらに、装置とシステムの製造方法も含む。 (もっと読む)


【課題】スイッチ素子のオン抵抗をより一層小さく抑えることができるスイッチ装置を提供する。
【解決手段】スイッチ素子10は、半導体基板104に直接接合された注入用電極14を具備するホール注入部140を有している。駆動回路20の注入駆動部22は、スイッチ素子10の注入用電極14およびソース電極13に接続されており、注入用電極14−ソース電極13間に注入電圧Vinを印加する。注入駆動部22は、閾値を超える注入電圧Vinをスイッチ素子10に印加することによって、ホール注入部140から半導体基板104のヘテロ接合界面にホールを注入する。注入されたホールは、ヘテロ接合界面に同量の電子を引き寄せるので、チャネル領域として2次元電子ガスの濃度が高くなり、スイッチ素子10のオン抵抗は小さくなる。 (もっと読む)


【課題】ゲート電極のドレイン端の電界を緩和し、ゲート絶縁膜の破損を低減する。
【解決手段】窒化物半導体で形成されたチャネル層108と、チャネル層108の上方に、チャネル層よりバンドギャップエネルギーが大きい窒化物半導体で形成された電子供給層112と、チャネル層108の上方に形成されたソース電極116およびドレイン電極118と、チャネル層108の上方に形成されたゲート電極120と、チャネル層108の上方に形成され、チャネル層108からホールを引き抜くホール引抜部126と、ゲート電極120およびホール引抜部126を、電気的に接続する接続部124と、を備える電界効果型トランジスタ100。 (もっと読む)


【課題】リーク電流が低減された窒化物系半導体素子及びその製造方法を提供する。
【解決手段】基板10と、基板10の上方に形成されたバッファ領域30と、バッファ領域30上に形成された活性層70と、活性層上に形成された少なくとも2つの電極72、74、76とを備え、バッファ領域30は、格子定数の異なる複数の半導体層31、32、33を含み、バッファ領域30の表面に、基板10の裏面より低い電位を与え、基板10の裏面とバッファ領域30の表面との間の電圧をバッファ領域30の膜厚に応じた範囲で変化させたときの基板10の裏面およびバッファ領域30の表面との間の静電容量が略一定である半導体素子100を提供する。 (もっと読む)


【課題】高電圧を印加しても短絡破壊を生じないトランジスタとして動作する半導体装置を提供する。
【解決手段】半導体装置1は、基板10(シリコン基板10a)の上に形成されたバッファ層21と、バッファ層21の上に形成されたチャネル層22と、チャネル層22の上に形成され、チャネル層22とヘテロ接合を構成する障壁層23とを備える。バッファ層21およびチャネル層22は、窒化物半導体で形成されている。チャネル層22は、膜厚を1μm以上2μm以下とされ、炭素濃度を5×1016cm-3以下とされている。 (もっと読む)


【課題】厚膜化が可能で、反りが小さく、かつリーク電流が小さい半導体素子を提供する。
【解決手段】基板と、基板の上方に形成された第1のバッファ領域と、第1のバッファ領域上に形成された第2のバッファ領域と、第2のバッファ領域上に形成された活性層と、活性層上に形成された少なくとも2つの電極とを備え、第1のバッファ領域は、第1半導体層と、第2半導体層とが順に積層した複合層を少なくとも一層有し、第2のバッファ領域は、第3半導体層と、第4半導体層と、第5半導体層とが順に積層した複合層を少なくとも一層有し、第4半導体層の格子定数は、第3半導体層と第5半導体層の間の格子定数を有する半導体素子。 (もっと読む)


【課題】バッファリーク電流およびゲートリーク電流が抑制された高性能のHEMTを提供する。
【解決手段】本GaN薄膜貼り合わせ基板の製造方法は、GaNバルク結晶10の主表面から0.1μm以上100μm以下の深さの面10iへの平均注入量が1×1014cm-2以上3×1017cm-2以下の水素イオン注入工程と、水素イオン注入されたGaNバルク結晶10の上記主表面へのGaNと化学組成が異なる異組成基板20の貼り合わせ工程と、GaNバルク結晶10の熱処理によりGaNバルク結晶10を水素イオンが注入された深さの面10iにおいて分離することによる異組成基板20上に貼り合わされたGaN薄膜10aの形成工程と、を含む。GaN系HEMTの製造方法は、上記GaN薄膜貼り合わせ基板1のGaN薄膜10a上への少なくとも1層のGaN系半導体層30の成長工程を含む。 (もっと読む)


【課題】シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法を提供する。
【解決手段】実施形態によれば、シリコン基板の上に形成されたAlNバッファ層の上に形成された機能層を備える窒化物半導体素子が提供される。機能層は、交互に積層された、複数の機能部低濃度層と、複数の機能部高濃度層と、を含む。機能部低濃度層は、窒化物半導体を含み、Si濃度が5×1018cm−3未満である。機能部高濃度層は、Si濃度が5×1018cm−3以上である。複数の機能部高濃度層のそれぞれの厚さは、機能部低濃度層のそれぞれの厚さよりも薄い。複数の機能部高濃度層のそれぞれの厚さは、0.1ナノメートル以上50ナノメートル以下である。複数の機能部低濃度層のそれぞれの厚さは、500ナノメートル以下である。 (もっと読む)


【課題】転位密度を低減させるバッファ層を有する半導体素子を提供する。
【解決手段】基板と、基板の上方に形成されたバッファ領域と、バッファ領域上に形成された活性層と、活性層上に形成された少なくとも2つの電極とを備え、バッファ領域は、第1の格子定数を有する第1半導体層と、第1の格子定数と異なる第2の格子定数を有する第2半導体層と、第1の格子定数と第2の格子定数との間の第3の格子定数を有する第3半導体層とが順に積層した複合層を少なくとも一層有する半導体素子。 (もっと読む)


【課題】装置全体としての長寿命化を図りつつ、装置全体としての小型化を可能とする電動機駆動装置を提供する。
【解決手段】駆動部12は、横型半導体素子からなる1回路2接点式の切替素子16,17を2つ有している。第1の切替素子16は、コモン端子160を電動機11に接続し、第1の端子161および第2の端子162を電源部15に接続する。第2の切替素子17は、コモン端子170を電動機11に接続し、第1の端子171および第2の端子172を電源部15に接続する。制御部14は、各切替素子16,17において、コモン端子160,170が、第1の端子161,171および第2の端子162,172に対して択一的に接続されるように、各切替素子16,17を個別に切替制御する。 (もっと読む)


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