【課題】リーク電流が小さく、オン抵抗が低い窒化物半導体素子を提供する。
【解決手段】ＧａＮ−ＨＦＥＴにおいて、ｎ^＋型ＳｉＣ基板１上に、ＡｌＮバッファー層２、ｐ型ＧａＮ層３、アンドープＧａＮ層４及びＡｌＧａＮ層５をこの順に積層させる。また、ＡｌＧａＮ層５上に、ソース電極６及びドレイン電極７を設け、その間にゲート電極８を設ける。そして、ソース電極６をｎ^＋型ＳｉＣ基板１まで貫通させる。これにより、ｐ型ＧａＮ層３及びｎ^＋型ＳｉＣ基板１をソース電極６に接続する。この結果、ｐ型ＧａＮ層３によるポテンシャルバリアによってリーク電流を低減すると共に、裏面からのフィールドプレート効果によって、電流コラプスによるオン抵抗の増加を抑制する。 （もっと読む）

【課題】 ヘテロ接合面をチャネルに用いる半導体装置において、安定したノーマリオフ動作を可能とする技術を提供する。
【解決手段】 半導体装置は、窒化物半導体結晶と窒化物半導体結晶の上側表面に絶縁層を介して対向するゲート電極を備えている。窒化物半導体結晶は、第１種類の窒化物半導体で構成された第１層と、第１層の上方に積層されているとともに第２種類の窒化物半導体で構成された第２層を備えている。第１層と第２層との境界に形成されたヘテロ接合面は、（０００１）結晶面に垂直な結晶面上に位置している。第１層には、ｐ型の不純物を含むｐ型半導体領域が、へテロ接合面を介してゲート電極の少なくとも一部に対向する位置に形成されている。そして、ｐ型半導体領域の側方境界面は、へテロ接合面に垂直であるとともに（０００１）結晶面と角度を成す結晶面上に形成されていることを特徴とする。 （もっと読む）

半導体装置の分離構造は、フロア分離領域と、フロア分離領域の上方の誘電体の充填されたトレンチと、トレンチの底部からフロア分離領域にまで下方へ延びる側壁分離領域とを備える。この構造は、半導体基板内に比較的深い分離されたポケットを設ける一方、基板にエッチングされなければならないトレンチの深さの制限を設ける。ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードおよびＪＦＥＴを含む種々のデバイスが、分離されたポケット内に形成される。
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【課題】オーミック電極と電子走行層との接触抵抗を低減することが可能な半導体装置を提供すること。
【解決手段】本発明は、基板１０上に設けられ電子走行層１８及び電子供給層２２を有する窒化物半導体層２４と、窒化物半導体層２４内に設けられたｐ型窒化物半導体層１４と、窒化物半導体層２４内に設けられ電子走行層１８に到達するｎ型ドーピング領域２６と、電子供給層２２上に設けられたゲート電極４４と、ｎ型ドーピング領域２６に接触して設けられたオーミック電極４０、４２と、を具備する半導体装置である。 （もっと読む）

【課題】 窒化物半導体結晶を用いる半導体装置において、ノーマリオフ動作が実現できるとともに製造が用意な構造を提供する。
【解決手段】 半導体装置は、上側表面が（０００１）結晶面である窒化物半導体結晶とゲート電極を備えている。前記窒化物半導体結晶の上側表面には、少なくとも一つのトレンチが形成されている。前記ゲート電極は、少なくとも前記トレンチの側面に絶縁層を介して対向している。そして、前記トレンチの側面の少なくとも一部は、（１１−２２）結晶面又は（１−１０１）結晶面であることを特徴とする。 （もっと読む）

【課題】良好な電気的得意のＦＥＴを高い安定性をもって製造することができる電界効果トランジスタ用エピタキシャル基板を提案すること。
【解決手段】電界効果トランジスタ用エピタキシャル基板において、下地基板１と動作層として動くｕｄ−ＡｌＧａＮ層５との間に、Ｇａ又はＡｌを含むＡｌＮ第一緩衝層２とＡｌＧａＮ第二緩衝層３とを設け、これらの内の少なくとも一方を周期律表においてＧａと同一周期にありかつ原子番号の小さい補償不純物元素を添加して高抵抗結晶層とすると共に、この高抵抗結晶層とｕｄ−ＡｌＧａＮ層５との間に無添加もしくは空乏状態を維持できる程度の微量アクセプター不純物を含有するｕｄ−ＧａＮ高純度エピタキシャル結晶層４を設けた。 （もっと読む）

【課題】耐圧を向上させかつドリフト層と基板との接触抵抗を低減すること。
【解決手段】本発明は、導電性の基板１０と、基板１０上に離間して設けられＡｌを含有する窒化物半導体層１２と、窒化物半導体層１２及び基板１０と直接接して設けられ導電性の窒化物半導体からなるバッファ層１４と、バッファ層１４上に設けられ、バッファ層１４及び基板１０よりキャリア濃度が低いドリフト層１６と、ドリフト層１６上に設けられた第１電極３２と、基板１０に接続された第２電極３６と、第１電極３２と第２電極３６との間に流れる電流を制御する制御電極３４と、を具備することを特徴とする半導体装置である。 （もっと読む）

【課題】ＩＩＩ族窒化物高電子移動度トランジスタ（ＨＥＭＴ）およびその作製方法を提供すること。
【解決手段】キャップ層がその上に提供されるバリア層から離れたキャップ層の表面近くに高アルミニウム濃度を有する、不均一なアルミニウム濃度のＡｌＧａＮベースのキャップ層を含む、高電子移動度トランジスタが提供される。キャップ層がその上に提供されるバリア層から離れたキャップ層の表面近くにドープ領域を有するキャップ層を含む、高電子移動度トランジスタが提供される。ワイドバンドギャップ半導体デバイスのための黒鉛状ＢＮ不動態化構造が提供される。ＩＩＩ族窒化物半導体デバイスのためのＳｉＣ不動態化構造が提供される。不動態化構造の酸素アニールもまた提供される。リセスのないオーミックコンタクトもまた提供される。 （もっと読む）

【課題】III-Ｖ族窒化物半導体からなりバイアホール構造を有する半導体装置において、基板と半導体層との間に生じる漏れ電流を防止すると共にバイアホールの形成を容易にして高周波特性、高出力特性及び大電力特性を得られるようにする。
【解決手段】半導体装置は、導電性基板１１の上に形成された高抵抗のＡｌ_ｘＧａ_１−ｘＮからなるバッファ層１２と、該バッファ層１２の上に形成され、チャネル層を有するアンドープのＧａＮ及びＮ型のＡｌ_ｙＧａ_１−ｙＮからなる素子形成層１４と、素子形成層１４の上に選択的に形成されたソース電極１６、ドレイン電極１７及びゲート電極１５とを備えている。ソース電極１６は、バッファ層１２及び素子形成層１４に設けられた貫通孔１２ａに充填されることにより導電性基板１１と電気的に接続されている。 （もっと読む）

【課題】 微小でしかも強磁場下でも高感度に磁気検出ができる縦型共鳴トンネル素子の製造方法を提供する。
【解決手段】 ソース電極１２となる金属膜と導電層からなるドレイン電極１３との間に変調ドープ構造を持つ柱状半導体１１を有し、柱状半導体１１のソース電極１２とドレイン電極１３との間に前記金属膜と略平行な多重障壁層１４，１５を備え、柱状半導体１１の中心軸部分にソース電極１２側から有底穴１７が形成された縦型共鳴トンネル素子の製造方法において、有底穴１７を形成するとき有底穴１７の底部が多重障壁層１４，１５を貫通しない深さにすることにより生じる空乏層によって多重障壁層間の電子閉じ込め領域１６が実効的にリング状になる深さにする。 （もっと読む）

【課題】オフ動作時におけるリーク電流の発生を抑制できる横型接合型電界効果トランジスタを提供する。
【解決手段】ｐ^-エピタキシャル層３上に、ｎ型エピタキシャル層４とゲート領域５とが順に形成されている。ゲート電極１２ａはゲート領域５に電気的に接続され、ソース電極１２ｂおよびドレイン電極１２ｃは、ゲート電極１２ａを挟むように互いに間隔を置いて配されている。制御電極１２ｄは、オフ動作時においてｐ^-エピタキシャル層３とｎ型エピタキシャル層４とが逆バイアス状態となるような電圧をｐ^-エピタキシャル層３に印加するためのものである。 （もっと読む）

【課題】ソース抵抗やドレイン電流の劣化を伴わない、埋め込みゲート型エンハンスモードのＨＥＭＴを提供する。
【解決手段】ＧａＮ−ＨＥＭＴは、ＧａＮチャネル層２２と、ＧａＮチャネル層２２上にヘテロ接合されたＡｌＧａＮバリア層２４と、ＡｌＧａＮバリア層２４の上面のゲート領域に形成された所定の深さのリセス部２６と、リセス部２６に対して選択的に再成長されてリセス部２６の内壁面に被着されたｉ−ＧａＮ選択再成長層２７と、ｉ−ＧａＮ選択再成長層２７を介してリセス部２６を埋め込むゲート電極４０と、ゲート電極の両側に所定距離隔てて形成されたソース電極４１及びドレイン電極４２とを有している。 （もっと読む）

【課題】ワイドバンドギャップ系半導体結晶内に形成する電界効果トランジスタに用いられるオーム性電極の直列抵抗を著しく減少させ、性能を向上できる電界効果トランジスタおよびその製造方法を提供する。
【解決手段】基板１上にアンドープＧａＮ層（電子走行層）２と高抵抗またはｎ型ＡｌＧａＮ層（電子供給層）３が順次形成され、電子供給層上にゲート電極４、ソース電極５およびドレイン電極６を形成する際に、ソース電極５およびドレイン電極６直下の深さ方向に、電子供給層と電子走行層間の２次元電子ガスの層９を挟むように２重の不純物の高濃度領域７，８が形成され、それぞれの高濃度領域７、８は、ゲート電極４直下の電子供給層と電子走行層の不純物濃度よりそれぞれ高濃度となるよう形成されており、かつソース電極５とゲート電極４間及びドレイン電極６とゲート電極４の間の半導体層の表面が平坦である。 （もっと読む）

【課題】電極形成工程を複雑化することなく、ＢｅＯ膜を除去し優れた接合性を有するｐ側電極を形成することが可能な半導体素子の製造方法を提供することを目的とする。
【解決手段】本発明の半導体素子の製造方法によれば、ＡｕＢｅ層５を有するｐ側電極１８、１８ａ、１８ｂの表面にオーミック特性付与時の熱により生成されるＢｅＯをエッチングにより除去するため、電極形成工程を複雑化することなく、優れた接合性を有するｐ側電極１８、１８ａ、１８ｂを形成することができる。 （もっと読む）

【課題】ＭＩＳ構造ＧａＮ系半導体ＦＥＴにおいて、リーク電流を抑制すること。
【解決手段】本発明は、基板（１０）上に設けられたＧａＮ電子走行層（１２）と、電子走行層（１２）上に設けられ２次元電子ガス（１３）を電子走行層（１２）に生成するＡｌＧａＮ電子供給層（１４）と、電子供給層（１４）上に設けられた絶縁膜（２２）と、絶縁膜（２２）上に設けられたゲート電極（３４）と、を具備し、ゲート電極（３４９の中央部下の絶縁膜（２２）の膜厚は、ゲート電極（３４）の端部（３５）下の絶縁膜（２４）の膜厚よりも薄い半導体装置である。 （もっと読む）

【課題】ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくすること、および高耐圧化すること。
【解決手段】本発明は、３Ｃ−ＳｉＣからなる基板（１０）と、基板（１０）上に設けられたＧａＮ系半導体層（１８）と、ＧａＮ系半導体層（１８）上に設けられた第１電極（２４）と、基板（１０）に設けられた第２電極（２８）と、第１電極（２４）と第２電極（２８）との間に流れる電流を制御する制御電極（２６）と、を具備することを特徴とする半導体装置半導体装置およびその製造方法である。 （もっと読む）

【課題】チャネル領域を一定の厚さに形成することができる、接合型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】接合型電界効果トランジスタ１では、半導体基板２上に、ｐ型下エピタキシャル層３、ｎ型エピタキシャル層４およびｐ型上エピタキシャル層５が、半導体基板２側からこの順に積層されている。ｐ型上エピタキシャル層５には、ソース領域７およびドレイン領域９がｐ型上エピタキシャル層５を層厚方向に貫通して形成されている。ソース領域７およびドレイン領域９は、ｎ型エピタキシャル層４に接続されている。そして、ゲート電極１１が、ｐ型下エピタキシャル層３およびｐ^＋型領域６を介して、ｐ型上エピタキシャル層５と電気的に接続されることにより、ソース領域７とドレイン領域９との間のｐ型上エピタキシャル層５は、ゲート領域となっている。 （もっと読む）

【課題】リーク電流が低いＧａＮ系半導体素子を提供する。
【解決手段】横型のパワーＨＦＥＴ２１において、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）からなるＡｌＩｎＧａＮ層１と、アンドープのＧａＮからなるＧａＮ層２と、アンドープ又はｎ型のＡｌ_ｚＧａ_１−ｚＮ（０＜ｚ＜１）からなるＡｌＧａＮ層３とがこの順に積層されており、ＡｌＧａＮ層３上には、ソース電極４、ドレイン電極５及びゲート電極６が設けられている。ＡｌＩｎＧａＮ層１においては、０．４ｘ≦ｙ≦０．５３ｘとなっている。そして、ＡｌＩｎＧａＮ層１のバンドギャップは、ＧａＮ層２のバンドギャップよりも大きい。 （もっと読む）

半絶縁エピタキシャル層を製造する方法は、基板の表面上あるいは第１のエピタキシャル層の表面上にホウ素注入領域を形成するために、基板あるいは基板上に形成された第１のエピタキシャル層にホウ素イオンを注入すること、および半絶縁エピタキシャル層を形成するために基板のホウ素注入領域上あるいは第１のエピタキシャル層のホウ素注入領域上に第２のエピタキシャル層を成長させることを含む。

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【課題】従来のＪ−ＦＥＴにおいては、ゲート電流の通電前後で、しきい値電圧（Ｖ_Ｔ）のシフトが発生するといった問題があった。
【解決手段】本発明の一実施形態に係るＪ−ＦＥＴは、第１導電型のキャリアを蓄積するアンドープＩｎＧａＡｓチャネル層５と、アンドープＩｎＧａＡｓチャネル層５上に設けられ、第２導電型の不純物を含有するｐ^＋型ＧａＡｓ層１７（半導体層）と、ｐ^＋型ＧａＡｓ層１７上に設けられたゲート電極１８と、を備えている。ここで、ｐ^＋型ＧａＡｓ層１７中に含まれる水素濃度は、ｐ^＋型ＧａＡｓ層１７の第２導電型のキャリア濃度よりも低い。 （もっと読む）