【課題】 バッファ領域の漏れ電流を低減する共に、半導体領域の転位密度を低減した窒化物半導体装置形成用基板を提供し、高周波特性に優れた窒化物半導体装置を提供する。
【解決手段】 多層構造体のバッファ領域の一部にｐ型不純物をドーピングし、二次元電子ガス層の発生を抑制することで、転位、漏れ電流を低減する。また二次元電子ガス層の発生を抑制することで寄生容量が低減され、高周波特性を大きく改善した窒化物半導体装置を提供することができる。 （もっと読む）

【課題】ノーマリオフ型の接合ＦＥＴにおいて、耐圧の向上とオン抵抗の低減とを両立することができる技術を提供する。
【解決手段】炭化シリコンを基板材料として使用した接合ＦＥＴにおいて、ゲート領域ＧＲとチャネル形成領域との間のｐｎ接合近傍に、ゲート領域ＧＲに導入されている不純物とは逆導電型であり、チャネル形成領域に導入されている不純物と同じ導電型の不純物を導入する。これにより、ｐｎ接合の不純物プロファイルを急峻にするとともに、チャネル形成領域のうち、ゲート領域ＧＲとｐｎ接合を形成する接合領域の不純物濃度が、チャネル形成領域の中央領域の不純物濃度およびエピタキシャル層ＥＰＩの不純物濃度よりも高くする。 （もっと読む）

ＩＩＩ−Ｖ族材料のデバイスは、チャネル領域の下方にデルタドープ領域を有する。これは、ゲートとチャネル領域との間の距離を短縮することによって、デバイスの性能を向上させ得る。
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【課題】ソース電極およびドレイン電極のn+層領域と２DEGチャネルとの接触抵抗を低減したヘテロ接合電界効果トランジスタを提供する。
【解決手段】基板上に設けられた電子走行層と、電子走行層の上に設けられた電子供給層と、ソース電極およびドレイン電極のそれぞれに対応して電子供給層に設けられたトレンチと、を有し、トレンチの底面が電子走行層と電子供給層の界面であるヘテロ接合から所定の距離だけ離れている構成である。 （もっと読む）

【課題】寄生容量が低減された化合物半導体基板及び化合物半導体装置を提供する。
【解決手段】Ｓｉから構成される基板１１と、基板１１上に形成され、ＡｌＮから構成される第１の半導体層１２とＧａＮから構成され鉄（Ｆｅ）がドーピングされた第２の半導体層１３とを交互に積層して形成されるバッファ層１４（積層構造体）と、バッファ層１４上に形成され、ＧａＮから構成される第１の成長層としてのチャネル層１５と、チャネル層１５上に形成され、ＡｌＧａＮから構成される第２の成長層としてのバリア層１６と、バリア層１６上に形成され、所定の開口を有する絶縁膜１８と、絶縁膜１８の開口を介してバリア層１６上に形成されるゲート電極Ｇ、ソース電極Ｓ及びドレイン電極Ｄと、を備える。 （もっと読む）

【課題】ドレイン電極からのホールリークが防止された横型のＦＥＴを提供することを課題とする。
【解決手段】基板の表面上に形成された第１導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、前記ドレイン電極の下部の前記チャネル層に第１導電型の拡散領域を備え、前記拡散領域が、式（１）Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ）（式中、εは前記チャネル層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０^-19）［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）で表されるシート不純物濃度Ｎｓ［ｃｍ^-2］を有していることを特徴とする電界効果型トランジスタにより上記課題を解決する。 （もっと読む）

【課題】本発明は、低オン抵抗でノーマリーオフ型の窒化物半導体素子を提供する。
【解決手段】本発明の一態様によれば、ｐ型窒化物半導体の第１の半導体層と、第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、第３の半導体層上に設けられた第１の主電極と、第３の半導体層上に設けられた第２の主電極と、第２の半導体層上に設けられた絶縁膜と、絶縁膜上に設けられた制御電極と、を備え、第３の半導体層のバンドギャップは、第２の半導体層のバンドギャップよりも大きく、制御電極は、第１の主電極と第２の主電極との間に位置することを特徴とする窒化物半導体素子が提供される。 （もっと読む）

【課題】優れた特性を有し、ＩＣ化に適した起動回路を提供する。
【解決手段】Ｎ型エピタキシャル層１２に形成され、ドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成される。ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ドレイン領域１２１と、ゲートとして機能するＰ型分離領域１３とドレイン領域１２１に印加される電圧により、Ｐ型素子分離領域１３が逆バイアスされて空乏層が延びるチャネル領域を介して、ＪＦＥＴのソース引出層２３が配置され、ＪＦＥＴが形成される。 （もっと読む）

【課題】チャネルの低い抵抗を維持するとともに、ドリフト層の高い耐圧を維持するＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法を提供する。
【解決手段】ＳｉＣ半導体装置は、ＳｉＣ基板１０１、第１半導体層、ベース領域１０５、第２半導体層、ゲート領域１０９およびソース領域１１３を備えている。ＳｉＣ基板１０１は、｛０００１｝面に対して３０°以上６０°以下傾斜した主面１０１ａを有する。第１半導体層は、主面１０１ａ上に形成される。ベース領域１０５は、表面１０３ａの一部に形成される。第２半導体層は、表面１０３ａ上に形成される。ゲート領域１０９は、表面１０７ａの一部に形成され、第２半導体層を挟んでベース領域１０５と対向する位置に形成される。ソース領域１１３は、表面１０７ａの一部に形成され、ゲート領域１０９と隣り合い、かつベース領域１０５と対向する位置に形成される。 （もっと読む）

【課題】簡単な構成によって、一時的な過電流による接合型電界効果トランジスタの発熱を抑制するとともに、接合型電界効果トランジスタの過熱状態を検知することができる接合型電界効果トランジスタの駆動装置および駆動方法を提供する。
【解決手段】電流検知部９０でモニタする電流が閾値電流を超えた場合、接合型電界効果トランジスタ（ＪＦＥＴ）３２をターンオンするときのゲート電圧をＰＮ接合のビルトイン電圧より大きくする。これにより、ＪＦＥＴ３２のオン抵抗を低減させてＪＦＥＴ３２の発熱を抑制する。さらに、オン状態のＪＦＥＴ３２に流れるゲート電流ＩＧの温度依存性を利用することによって、ＪＦＥＴ３２の温度の値を簡単に求めることができる。 （もっと読む）

【課題】縦型のＧａＮ系半導体装置の耐圧性能を向上する。
【解決手段】 ｎ⁻型のＧａＮ層６にp型のＧａＮ層１０が積層されており、ｐ型のＧａＮ層１０にｐ型のＧａＮ層１０を貫通するアパーチャー２８が形成されており、そのアパーチャー２８にｎ型のＧａＮ層２６が充填されている。ｎ型のＧａＮ層６の一部に浮遊電流ブロック領域８が形成されている。半導体装置のオフ時に、浮遊電流ブロック領域８からｎ型のＧａＮ層６に向かって空乏層が広がり、アパーチャー２８を充填しているｎ型のＧａＮ層２６の電位が低下し、ゲート絶縁膜２０の表面と裏面の間にかかる電位差が減少する。半導体装置の耐圧性能が改善される。浮遊電流ブロック領域８は、ｐ型領域であってもよく、深い準位をもった領域であってもよい。 （もっと読む）

【課題】応答特性が良く電流コラプスの問題を改善できると同時に、デバイス設計値どおりのゲートリセス部を再現性よく形成しうる窒化物半導体装置を得ること。
【解決手段】基板１上に形成された第１の窒化物半導体からなるチャネル層２と、チャネル層２の上部に形成され、第１の窒化物半導体よりも大きなバンドギャップを有する第２の窒化物半導体からなる第１の電子供給層３ａと、第１の電子供給層の上部で離隔した２つの領域として形成され、第１の窒化物半導体と同じか、又はこれよりも大きなバンドギャップを有する第３の窒化物半導体からなる第２の電子供給層３ｂとを備えている。
第１と第２の電子供給層３ａ、３ｂの間には、第２の電子供給層３ｂよりもドライエッチング速度が小さい材料からなるエッチングストッパ層４が形成されており、この層４の上部で２つの領域に挟まれたゲートリセス部を、ゲート電極５が充填するように形成されている。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、基板上に形成されたｉ型または所定の導電型を有する半導体層と、エピタキシャル成長によって半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によってドレイン電極側のコンタクト層と半導体層との間にゲート電極と重畳するように形成された、所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、エピタキシャル成長によって半導体層上の電界緩和層に隣接する領域に形成された、ｉ型または所定の導電型を有する媒介層と、媒介層上に形成したゲート絶縁膜と、を備える。 （もっと読む）

【課題】 ノーマリーオフ型であるとともに、ゲート閾値電圧のばらつきが小さいＨＥＭＴ型のトランジスタを提供する。
【解決手段】 このトランジスタは、ｐ型領域と、チャネル領域と、バリア領域と、絶縁膜と、ゲート電極を備えている。チャネル領域は、ｎ型またはｉ型であり、ｐ型領域の表面に接しており、第１チャネル領域と第２チャネル領域を有している。バリア領域は、第１チャネル領域の表面とヘテロ接合している。絶縁膜は、第２チャネル領域の表面、及び、バリア領域の表面に接している。ゲート電極は、絶縁膜を介して第２チャネル領域及びバリア領域に対向している。第１チャネル領域と第２チャネル領域は、電流経路において直列に配置されている。 （もっと読む）

【課題】耐圧を落とすことなくチャネル抵抗を低減したノーマリオフ型接合ＦＥＴを提供する。
【解決手段】炭化珪素からなる基板１を用いて形成した接合ＦＥＴにおいて、チャネル領域（第２エピタキシャル層３）の不純物濃度をドリフト層となる第１エピタキシャル層２の不純物濃度よりも高くする。チャネル領域は、チャネル幅が一定の領域７Ａと、その下部でドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂとから形成し、第１エピタキシャル層２とチャネル領域との境界は、ドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂに位置するようにする。 （もっと読む）

【課題】ｐ型コンタクト抵抗を低減でき、素子のスイッチングスピードを下げないようにすることができる炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】半導体基板６のうち第１〜第３コンタクトホール１２〜１４から露出した部位に、炭化珪素とＡｌとＮｉとが反応してそれぞれ形成された合金層１５が設けられている。この合金層１５におけるＡｌとＮｉとの元素組成比は１：４．６〜１：１０．６であり、合金層１５の厚さは２０ｎｍ以上１００ｎｍ以下になっている。これにより、合金層１５と半導体基板６とがオーミック接触となり、低いコンタクト抵抗率を得ることが可能となる。 （もっと読む）

【課題】ＪＦＥＴが形成されるセル領域とダイオード形成領域との間の絶縁耐圧を向上でき、耐圧の最適設計が行える構造のＳｉＣ半導体装置を提供する。
【解決手段】電界緩和領域Ｒ３に備えたｐ型領域９ｂとｎ型領域８ｂとにより構成されるＰＮ分離部により、セル領域Ｒ１とダイオード形成領域Ｒ２の間の素子分離を行う。これにより、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１とダイオード形成領域Ｒ２との間の絶縁耐圧を向上できる。このため、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。 （もっと読む）

常時オフ半導体デバイスが提供される。ＩＩＩ族窒化物バッファ層が提供される。ＩＩＩ族窒化物バリア層がＩＩＩ族窒化物バッファ層上に設けられる。非伝導性スペーサ層がＩＩＩ族窒化物バリア層上に設けられる。ＩＩＩ族窒化物バリア層およびスペーサ層がエッチングされてトレンチを形成する。トレンチはバリア層を貫いて延びてバッファ層の一部を露出させる。誘電体層がスペーサ層上およびトレンチ内に形成され、ゲート電極が誘電体層上に形成される。半導体デバイスの形成に関連する方法も提供される。
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【課題】電極パッド間に形成された抵抗の焼損を抑制するとともに、ＦＥＴチップの直流動作測定を容易に行うことができる半導体装置を提供すること。
【解決手段】ＧａＡｓ基板１１上に形成された複数のドレイン電極１５、及び複数のソース電極１４と、これらのドレイン電極１５とソース電極１４との間にそれぞれ形成された複数のゲート電極１３と、これらのゲート電極１３に接続された複数のゲートバスライン１８と、これらのゲートバスライン１８にそれぞれ接続された複数のゲートパッド２０と、これらのゲートパッド２０と複数のゲートバスライン１８との間に形成され、複数のソース電極１４を接続するソースパッド１６と、このソースパッド１６に対向する位置に形成され、複数のドレイン電極１５を接続するドレインパッド１７と具備するＦＥＴチップにおいて、複数のゲートバスライン１８及び複数のゲートパッド２０は、それぞれＧａＡｓ基板１１に埋め込み形成された高抵抗層２２で接続されている。 （もっと読む）

【課題】リセスゲート部における二次元電子ガス濃度を制御でき、しきい値電圧のバラつきが小さいヘテロ接合電界効果トランジスタおよびその製造方法を提供する。
【解決手段】基板上に、Ａｌ_xＧａ_1-xＮ（０≦ｘ＜１）からなるチャネル層３と、前記チャネル層３上に設けられ且つリセス領域を有する障壁層１０と、前記リセス領域に設けられたゲート電極９と、前記障壁層１０上において前記リセス領域を挟んで設けられたソース電極７およびドレイン電極８とを備え、前記障壁層１０は、前記チャネル層３側から順にＡｌ_s1Ｇａ_1-s1Ｎ（０＜ｓ１≦１）からなる第１障壁層４およびＡｌ_s2Ｇａ_1-s2Ｎ（０＜ｓ２＜１）からなる第２障壁層５を有し、第１障壁層４のＡｌ組成ｓ１は、第２障壁層５のＡｌ組成ｓ２および前記チャネル層３のＡｌ組成ｘの何れよりも大きく、前記リセス領域は、第２障壁層５を貫通して第１障壁層４に到達していることを特徴とする。 （もっと読む）