電界効果型トランジスタ
【課題】ドレイン電極からのホールリークが防止された横型のＦＥＴを提供することを課題とする。
【解決手段】基板の表面上に形成された第１導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、前記ドレイン電極の下部の前記チャネル層に第１導電型の拡散領域を備え、前記拡散領域が、式（１）Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ）（式中、εは前記チャネル層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19）［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有していることを特徴とする電界効果型トランジスタにより上記課題を解決する。
【解決手段】基板の表面上に形成された第１導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、前記ドレイン電極の下部の前記チャネル層に第１導電型の拡散領域を備え、前記拡散領域が、式（１）Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ）（式中、εは前記チャネル層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19）［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有していることを特徴とする電界効果型トランジスタにより上記課題を解決する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いた横型の電界効果型トランジスタ（以下、ＦＥＴ）に関する。
【背景技術】
【０００２】
半導体を用いた横型のＦＥＴは、スイッチング素子として広く用いられている。例えば、窒化物半導体を用いたＦＥＴは、高い絶縁破壊電界強度、高い熱伝導率を有していることから、高周波のパワーデバイス材料として非常に有望である。
図９にヘテロ接合を利用した代表的な横型のｎチャネル型ＦＥＴの概略断面図を示す。図９のトランジスタでは、基板３０１上にチャネル層３０２が形成され、その上部に上記チャネル層３０２よりも大きなバンドギャップを持ったバリア層３０３が形成されている。互いに異なるバンドギャップを有するチャネル層３０２とバリア層３０３との界面にはヘテロ接合が形成されている。なお、ヘテロ接合界面の近傍には電子が高濃度で蓄積し、二次元電子ガス３０７が存在している。また、バリア層３０３には、ソース電極３０４、ドレイン電極３０６及びゲート電極３０５が形成されている。
【０００３】
ＦＥＴでは動作時の順方向電圧を下げるため、ソース電極３０４及びドレイン電極３０６と、バリア層３０３及びチャネル層３０４とが、オーミックコンタクトしていることが望まれている。一般に、電極材料として適当な金属材料を選択して、積層し、それを高温熱処理に付して合金化することによりオーミックコンタクトを得ている（例えば、特開平９−６９６２３号公報及び特開２００１−１９６５７４公報等）
【特許文献１】特開平９−６９６２３号公報
【特許文献２】特開２００１−１９６５７４公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、図９に示すような構造の横型のＦＥＴにおいて、熱処理によりオーミックコンタクトを形成した場合、ソース電極と基板とを接続し、ドレイン電極への印加電圧を増加させるに伴い、リーク電流の急増が観測された。この急増は、窒化物半導体を用いたＦＥＴでより顕著であった。
図１０は、図９に示したＦＥＴについて、ドレイン電極に電圧を印加した際の、ドレイン電極３０６下側の破線線分Ｂ−Ｂ’のエネルギーバンド図を示している。また、図１１に、窒化物半導体を用いたＦＥＴにおいて、熱処理によりオーミックコンタクトを形成した場合における、ドレイン電極３０６下部の断面を透過型電子顕微鏡（ＴＥＭ）で観察した写真を示す。
【０００５】
図１１では、基板上へ半導体層をエピタキシャル成膜する際、格子不整合により生じた転位３３６を介して、ドレイン電極の金属材料がＡｌＧａＮからなるバリア層３３４内部へ侵入することで生成されたメタル侵入領域３３７が観察されている。このメタル侵入領域３３７は、図９のメタル侵入部３０８に対応し、図１０のメタルの侵入による準位３２５を形成する。図９中、３３１はＳｉからなる基板、３３２はバッファー層、３３３はＧａＮからなるチャネル層、３３５はＨｆ／Ａｌ／Ａｕからなるドレイン電極を意味する。
【０００６】
このような場合において、ソース電極３０４と基板３０１とを接続し、ドレイン電極３０６に電圧を印加した場合、ドレイン電極３０６下部において、ドレイン電極３０６から基板３０１に向かう縦方向の電界が発生する。この電界の増大に伴い、ホール３２７がドレイン電極３２４より、バリア層３２３内へのメタルの侵入による準位３２５を介して、チャネル層３２２に注入される。そのためメタルの侵入は、リーク電流（ホールリーク）を増加させると考えられる。
従って、ドレイン電極からのホールリークが防止された横型のＦＥＴの提供が望まれていた。
【課題を解決するための手段】
【０００７】
かくして本発明によれば、基板の表面上に形成された第１導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、
前記ドレイン電極の下部の前記チャネル層に第１導電型の拡散領域を備え、
前記拡散領域が、下記式（１）
Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、εは前記チャネル層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19）［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有していることを特徴とする電界効果型トランジスタが提供される。
【発明の効果】
【０００８】
従来技術では、基板をソース電極に接続しドレイン電極に電圧をかけた場合、ＦＥＴ内部でドレイン電極から基板に向かう縦方向の電界が発生する。これに対して、本発明では、ドレイン電極下部に拡散領域を形成することで、この拡散領域には電界の及ばないフィールドストップ層を形成できる。このフィールドストップ層により、ホールがドレイン電極からバリア層内のメタル侵入部を介してチャネル層へ注入されることを防止できるので、ドレイン電極からのホールリークを低減できる。
上記のように、本発明によれば、熱処理によりオーミックコンタクトを形成しても、ドレイン電極下部へのメタルの侵入により発生するホールリークを低減することが可能であり、ＦＥＴの破壊電圧を向上できる。また、本発明によれば、特に大電力・高周波用途に有用である横型のＦＥＴが得られる。
【０００９】
また、拡散領域が式（１）のシート不純物濃度Ｎｓを有することで、仕様最大電圧において拡散領域が空乏化されることなく、フィールドストップ層として機能させることができる。
また、ドレイン電極の下部にのみ拡散領域を形成すれば、特に、ソース電極から基板を介した電子の移動によるリーク電流、つまり、パラレルコンダクションを減少できる。
また、チャネル層がＩＩＩ−Ｎ化合物半導体である場合、基板との格子不整合による転位が高密度で発生することにより、チャネル層（バリア層）内にメタルが侵入しやすい。このため、本発明は、チャネル層が、特にＩＩＩ−Ｎ化合物半導体からなる場合に有効である。
【００１０】
また、基板が導電性基板である場合、基板をソース電極に接続しドレイン電極に電圧をかけた場合、半導体装置内部でドレイン電極から基板に向かう縦方向の電界が非常に大きくなる。本発明では、メタルの侵入を抑制できるので、特に導電性基板を用いた場合に有効である。
また、バッファー層と、半導体テンプレート層と、半導体チャネル層と、バリア層とを備え、半導体チャネル層のバンドギャップが、半導体テンプレート層及びバリア層のバンドギャップより小さいことで、半導体チャネル層にキャリアを閉じ込めることができるため、半導体テンプレート層、バッファー層及び基板を介したキャリアの移動を低減できる。
また、バッファー層が、ＩＩＩ−Ｎ化合物半導体層であり、半導体テンプレート層が、ＡｌＧａＮ層であり、半導体チャネル層が、ＧａＮ層であり、バリア層が、ＡｌＧａＮ層であり、ソース電極、ドレイン電極及びゲート電極が、キャップ層としてのＧａＮ層を介して、バリア層上に形成されていることで、よりリーク電流を減少できる。
【発明を実施するための最良の形態】
【００１１】
本発明の電界効果型トランジスタ（ＦＥＴ）は、基板の表面上に形成された第１導電型のチャネル層と、チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備えている。また、ソース電極及びドレイン電極は、チャネル層とオーミックコンタクトしている。本発明は、ドレイン電極から基板への電界が大きくなるＦＥＴに有効な技術であり、特にソース電極及び基板を接地したＦＥＴに有効な技術である。
【００１２】
（基板）
基板は、特に限定されず、当該分野で公知の基板（例えば、導電性及び高抵抗（絶縁性）基板）をいずれも使用できる。ここで導電性基板とは、抵抗率が０．１［Ω・ｃｍ］以下の基板をいい、高抵抗基板とは、抵抗率が１０００［Ω・ｃｍ］より大きい基板をいう。具体的な基板としては、Ａｌ、Ｃｕ等の金属基板、Ｓｉ、Ｇｅ等の元素半導体基板、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガラスやプラスチック基板上に半導体層を積層した基板等が挙げられる。元素半導体基板、化合物半導体基板及び半導体層には、所定の抵抗率とするためにｎ型及び／又はｐ型の不純物が添加されていてもよい。本発明は、ドレイン電極から基板への大きな電界が生じる導電性基板を用いた場合に特に有効である。
上記基板の内、不純物がＰ又はＡｓであり、不純物濃度が７×１０16［ｃｍ-3］以上のｎ+−Ｓｉ基板、不純物がＢであり、不純物濃度が２．５×１０17［ｃｍ-3］以上のｐ+−Ｓｉ基板が好適に使用できる。
【００１３】
（チャネル層）
第１導電型（ｐ型又はｎ型）のチャネル層としては、特に限定されず、当該分野で公知の半導体からなる層をいずれも使用できる。例えば、Ｓｉ、Ｇｅ等の元素半導体基板、シリコンゲルマニウム、ＡｌＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＡｌＧａＮ、ＧａＮ等の化合物半導体からなる層が挙げられる。これら例示の内、チャネル層は窒化物半導体からなることが好ましく、ＩＩＩ−Ｎ化合物半導体（ＡｌＧａＮ、ＧａＮ等）からなることがより好ましい。特に、チャネル層をエピタキシャル成長法により形成する際に、転位が垂直に形成される、例えば、ｃ面エピタキシャル成長させた窒化物半導体に有効である。
【００１４】
チャネル層は、化合物半導体の積層体であってもよい。積層体において、上層のチャネル層を半導体チャネル層と、下層のチャネル層を半導体テンプレート層と称する。積層体としては、界面に二次電子ガスを存在させうる化合物半導体の組み合わせが好ましい。例えば、ＡｌＧａＡｓ層とＧａＡｓ層、ＡｌＧａＮ層とＧａＮ層、ＩｎＧａＮ層とＧａＮ層等の半導体テンプレート層と半導体チャネル層との組み合わせが挙げられる。特にＡｌＧａＮ層とＧａＮ層の組み合わせが好ましい。この組み合わせの場合、ＡｌＧａＮ層に占めるＡｌの原子比は、ＡｌxＧａ1-xＮで表現すると、０．０１〜０．５のｘの範囲であることが好ましい。
【００１５】
チャネル層の厚さは、０．５〜１０μｍの範囲であることが好ましい。この範囲はチャネル層、バッファー層、及び基板における転位を介した電流リークを低減するといった観点から好ましい。厚さは、２〜５μｍであることがより好ましい。また、半導体チャネル層の厚さは、０．００５〜０．１μｍの範囲であることが好ましい。この範囲は良好なピンチオフ特性を得るといった観点から好ましい。厚さは、０．０２〜０．０３μｍであることがより好ましい。半導体テンプレート層の厚さは、０．５〜５μｍの範囲であることが好ましい。この範囲は素子の基板から電極に向かう縦方向電界による絶縁破壊耐圧を向上させ、また、バッファー層及び基板における転位を介した電流リークを低減するといった観点から好ましい。厚さは、２〜５μｍであることがより好ましい。
【００１６】
なお、チャネル層がＳｉからなる場合は、基板にＳｉ基板を使用することで、基板にチャネル層を兼ねさせてもよい。また、チャネル層がＳｉからなる場合、以下で説明するゲート電極とチャネル層間にシリコン酸化膜、シリコン窒化膜等のゲート絶縁膜を介在させてもよい。このような構造のＦＥＴは、通常ＭＩＳＦＥＴと称される。
チャネル層は、例えば、ＭＯＣＶＤ法のような当該分野で公知の方法により形成できる。
【００１７】
（その他の半導体層）
任意に設けられるその他の半導体層として、基板とチャネル層との間のバッファー層、チャネル層上のバリア層、バリア層上のキャップ層等が挙げられる。
バッファー層は、基板とチャネル層との格子不整合を緩和するために設けられる層である。そのため、バッファー層は、基板とできるだけ近い格子定数を有し、チャネル層と共通の原子を有することが好ましい。例えば、基板としてＳｉ基板を、チャネル層としてＧａＮ層を使用した場合、ＡｌＮ層のようなＩＩＩ−Ｎ化合物半導体からなる層、ＡｌxＧａ1-xＮ／ＧａＮ（０≦ｘ＜１）からなる積層構造、ＳｉＣ層を使用することが好ましい。バッファー層の厚さは、例えば、０．０１〜１０μｍとできる。
【００１８】
バリア層は、ソース電極、ドレイン電極及びゲート電極の電極間に直接電流が流れることを防ぐために設けられる。そのためバリア層は、チャネル層より抵抗値が高い半導体材料からなることが好ましい。例えば、チャネル層としてＡｌＧａＮ層を使用した場合、ＡｌＧａＮ層、ＡｌＮ層を使用することが好ましい。バリア層としてＡｌＧａＮ層を使用する場合、その層に占めるＡｌの原子比は、ＡｌxＧａ1-xＮで表現すると、０．２〜１のｘの範囲であることが好ましい。バリア層の厚さは、例えば、２０〜３０μｍとできる。
【００１９】
キャップ層は、チャネル層と電極との導通を確保するために設けられる。そのためキャップ層は、バリア層より抵抗値が低い半導体材料からなることが好ましい。例えば、バリア層としてＡｌＧａＮ層を使用した場合、ＧａＮ層、ＡｌＧａＮ層を使用することが好ましい。キャップ層の厚さは、例えば、０．００１〜０．１μｍとできる。
上記他の半導体層は、例えば、ＭＯＣＶＤ法のような当該分野で公知の方法により形成できる。
【００２０】
（拡散領域）
ドレイン電極の下部のチャネル層には第１導電型の拡散領域が形成される。拡散領域を構成する拡散元素としては、Ｓｉ、Ｏ、Ｇｅ、Ｍｇ、Ｂｅ、Ｚｎ等が挙げられる。この内、拡散プロセスや制御性の観点から、Ｓｉが好ましい。
拡散領域の深さは、その上に形成されるドレイン電極に由来するメタル侵入部の深さより大きく、かつ特定の式（１）を満足する深さになるように設定される。ところで、メタル侵入部の深さは、ＦＥＴの製造条件により変動する値であるため、その変動幅を含めて拡散領域の深さを設定することが望まれる。そのため、想定される侵入部の深さの１．５倍以上の深さを拡散領域が有していることが好ましい。
【００２１】
更に、拡散領域は、下記式（１）
Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、εはチャネル層の誘電率［Ｆ／ｍ］、ＶｍａｘはＦＥＴの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19）［Ｃ］、ｔは基板の表面から拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有している。拡散領域が、この範囲のシート不純物濃度を有することで、ドレイン電極からのリーク電流を低減できる。更に、Ｎｓはε×Ｖｍａｘ／（ｑ×ｔ）の１．５倍以上であることがより好ましい。
なお、通常、チャネル層の誘電率が、８．４×１０-11〜９．３×１０-11［Ｆ／ｍ］の範囲であり、仕様最大電圧が５００［Ｖ］、基板の表面から拡散領域の底面までの距離が、１×１０-6〜２×１０-6［ｍ］の範囲である場合、シート不純物濃度は、２．０×１０13〜４．４×１０13［ｃｍ-2］の範囲である。
【００２２】
また、拡散領域は、パラレルコンダクションを減少させる観点から、ドレイン電極の下部にのみ形成されていることが好ましい。
更に、拡散領域は、ＦＥＴの平面視で、ドレイン電極より大きい面積を有していることが、メタルの侵入によるリーク電流の低減の観点から好ましい。具体的には、ドレイン電極より１倍以上の面積を拡散領域が有していることが好ましい。なお、素子の絶縁破壊耐圧低下を防ぐといった観点から、拡散領域は、ドレイン電極の１．５倍以下の面積を有していることが好ましい。
【００２３】
また、チャネル層が半導体チャネル層と半導体テンプレート層の積層体からなる場合、拡散領域は、半導体チャネル層を通過し、半導体テンプレート層の一部まで形成されていることが好ましい。更に、この場合、拡散領域は、下記式（１）’
Ｎｓ≧ε’×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、ε’は半導体テンプレート層の誘電率［Ｆ／ｍ］、ＶｍａｘはＦＥＴの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19［Ｃ］、ｔは基板の表面から拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有することが好ましい。更に、Ｎｓはε’×Ｖｍａｘ／（ｑ×ｔ）の１．５倍以上であることがより好ましい。
なお、この場合、半導体テンプレート層の誘電率は、７．５×１０-11〜９．３×１０-11［Ｆ／ｍ］の範囲であり、仕様最大電圧が、５００［Ｖ］、基板の表面から拡散領域の底面までの距離が、１×１０-6〜２×１０-6［ｍ］の範囲の場合、シート不純物濃度は、１．１６×１０13〜２．８９×１０13［ｃｍ-2］の範囲である。
【００２４】
拡散領域の形成方法は、拡散法、イオン注入法、エピタキシャル成長法等が挙げられる。この内、拡散法では、拡散源をスパッタ法や真空蒸着法等の方法によりチャネル層上に形成し、次いで加熱することで拡散源からチャネル層に不純物を拡散させて拡散領域を形成できる。ここで、チャネル層又はバリア層上にキャップ層が存在する場合は、ドライエッチングやウェットエッチングによりチャネル層又はバリア層を露出させて、露出部に拡散源を形成することが好ましい。また、拡散領域形成後に残存する拡散源は、ドライエッチングやウェットエッチングにより除去してもよい。
【００２５】
（ソース電極及びドレイン電極）
ソース電極及びドレイン電極は、特に限定されず、当該分野で公知の導電性材料からなる層をいずれも使用できる。導電性材料としては、例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ａｌ、Ｗ、Ａｕ、Ｐｔ等の金属、これら金属の合金、これら金属のシリサイド等が挙げられる。ソース電極及びドレイン電極は、上記導電性材料から選択される材料の単層でもよく、これら材料からなる層の積層体であってもよい。更に、ソース電極及びドレイン電極は、同一の導電性材料からなっていてもよく、異なる導電性材料からなっていてもよい。
ソース電極及びドレイン電極の厚さは、これら電極からチャネル層に電圧を印加できさえすれば特に限定されない。
【００２６】
ソース電極及びドレイン電極の平面視における形状は、これら電極からチャネル層に電圧を印加できさえすれば特に限定されず、例えば、三角形、四角形等の多角形、丸、楕円等の円形が挙げられる。但し、ドレイン電極の平面視の形状は、その下部のチャネル層に形成される拡散領域の範囲内に含まれる形状であることが、リーク電流を抑制する観点から好ましい。
ソース電極とドレイン電極とは、チャネル層上に一定の間隔で形成されている。一定の間隔は、例えば、ソース電極とドレイン電極との最近接間隔で表すと５〜１５μｍであることが、ソース電極とドレイン電極間にゲート電極を配置することでＦＥＴとして動作させる観点から好ましい。
【００２７】
ソース電極及びドレイン電極は、チャネル層と互いに異なる構造でオーミックコンタクトしている。ここで、互いに異なる構造とは、両電極に使用する導電性材料を変えた構造、オーミックコンタクト形成時の熱処理条件を変えた構造、ドレイン電極下のみに拡散領域を形成した構造、両電極下に拡散領域を形成するが、ドレイン電極側をソース電極側より拡散領域を深くした構造、両電極下に拡散領域を形成するが、拡散領域の不純物濃度を変えた構造等が挙げられる。
更に、ソース電極及びドレイン電極とチャネル層間に、キャップ層やバリア層が介在している場合、ソース電極及びドレイン電極は、これら両層を介してチャネル層とオーミックコンタクトしている。
【００２８】
ソース電極及びドレイン電極は、例えば、真空蒸着法やスパッタ法等の公知の方法により形成できる。
なお、本発明において、オーミックコンタクトとは、電極とチャネル層とが、電気的に接続されており、電流の方向と電圧の大きさによらず、抵抗値が一定の状態で、かつ接触抵抗が低くなっている状態を意味する。
【００２９】
（ゲート電極）
ゲート電極は、特に限定されず、当該分野で公知の導電性材料からなる層をいずれも使用できる。導電性材料としては、例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ａｌ、Ｗ、Ａｕ、Ｐｔ等の金属、これら金属の合金、これら金属のシリサイド等が挙げられる。ソース電極及びドレイン電極は、上記導電性材料から選択される材料の単層でもよく、これら材料からなる層の積層体であってもよい。
ゲート電極の厚さは、チャネル層に電圧を印加できさえすれば特に限定されない。
ゲート電極の平面視における形状は、チャネル層に電圧を印加できさえすれば特に限定されず、例えば、三角形、四角形等の多角形、丸、楕円等の円形が挙げられる。
また、ゲート電極は、チャネル層にリセスを形成し、そのリセスに埋め込んでもよい。埋め込むことで、実効的なゲート長を確保しつつ、ゲート電極の占有面積を低減できる。
【００３０】
（好適な構成）
本発明は、チャネル層を備えたＭＥＳＦＥＴ、バリア層とチャネル層とを備えたシングルへテロ構造のＦＥＴ、バリア層と半導体チャネル層と半導体テンプレート層とを備えたダブルへテロ構造のＦＥＴに有用である。これらＦＥＴでは、ドレイン電極の下部に拡散領域が特定の深さで形成されているため、メタル侵入部に由来するホールリークを防止できる。
【００３１】
更に、上記ＦＥＴには、パラレルコンダクション（半導体テンプレート層、バッファー層、基板等を介して電子がリークする現象）が生じることがある。パラレルコンダクションをホールリークと共に防止する観点では、本発明はダブルへテロ構造のＦＥＴに有用である。この場合、拡散領域が、ドレイン電極下部のみに形成されているか、ドレイン電極とソース電極の下部に形成されている場合でも、ドレイン電極側の拡散領域がソース側より深いことが必要である。特に、ソース電極下部の拡散領域が、２次元電子ガスに到達し、かつ半導体テンプレート層に達しない深さであり、ドレイン電極下部の半導体テンプレート層に達する深さであることがより好ましい。このように拡散領域の深さを調整することで、ソース電極からドレイン電極にリークする電子をゲート電極下の半導体チャネル層に形成される空乏層により阻止でき、その結果、パラレルコンダクションを防止できる。また、ソース電極側には拡散領域が形成されていないことが、パラレルコンダクションの防止の観点から好ましい。
【００３２】
更に、ダブルへテロ構造のＦＥＴにおいて、バッファー層が、ＩＩＩ−Ｎ化合物半導体層であり、半導体テンプレート層が、ＡｌＧａＮ層であり、半導体チャネル層が、ＧａＮ層であり、バリア層が、ＡｌＧａＮ層であり、ソース電極、ドレイン電極及びゲート電極が、キャップ層としてのＧａＮ層を介して、バリア層上に形成され、ソース電極及びドレイン電極が、バリア層及びキャップ層を介して、半導体チャネル層にオーミックコンタクトしているＦＥＴが、ホールリーク及びパラレルコンダクション防止の観点から好適である。
【実施例】
【００３３】
以下、実施例により本発明をより詳細に説明するが、本発明は、以下の実施例により限定されるものではない。
実施例１
図１は実施例１のＦＥＴの概略断面図である。このＦＥＴはダブルへテロ構造を有している。
実施例１では、ドレイン電極１０９下部のみ、ｎ+領域（拡散領域）１１２がＡｌＧａＮからなるテンプレート層１０３に達するように形成されている。以下、実施例１のＦＥＴについて図面を参照しながら説明する。
【００３４】
実施例１では、厚さが０．５μｍのＡｌＮからなるバッファー層１０２、厚さが１μｍのＡｌxＧａ1-xＮ（ｘ＝０．０５、ε（比誘電率）＝１０．３）からなるテンプレート層１０３、厚さが０．０２μｍのＧａＮ（ε（比誘電率）＝１０．４）からなるチャネル層１０４、厚さが０．０２５μｍのＡｌxＧａ1-xＮ（ｘ＝０．２５）からなるバリア層１０５、厚さが１０ÅのＧａＮからなるキャップ層１０６が、ｐ+−Ｓｉからなる導電性の基板１０１上に順に形成されており、チャネル層１０４では電子がキャリアとなりＦＥＴが動作する。図１中、１１０は２次元電子ガス、１１１はメタル侵入部を意味する。
【００３５】
また、ゲート電極１０８はＧａＮキャップ層１０６上に形成されている。
ソース電極１０７は、真空蒸着法により、キャップ層１０６上に、電極の材料金属であるＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、８５０℃、３０秒間の熱処理を行うことにより、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトが得られている。
【００３６】
次に、ドレイン電極１０９及び拡散領域１１２であるｎ+領域の形成方法について説明する。
図３は、実施例１のドレイン電極及び拡散領域の概略工程断面図である。
ドレイン電極下部に拡散領域を形成するには、図３（ａ）に示すようにＧａＮからなるキャップ層１３３を除去、つまり、リセスエッチングを行うことが望ましい。これは、後にＳｉの拡散により拡散領域１３５形成する際、リセスエッチングによりキャップ層１３３を取り除くことで、キャップ層１３３及びＡｌＧａＮからなるバリア層１３２の内部に存在する自発分極及びピエゾ分極による電界の影響を緩和させ、Ｓｉ拡散を容易に行うことができるためである。１３１はＧａＮからなるチャネル層を意味する。
実施例１では、ドライエッチングにより、幅が２．６μｍになるように、キャップ層１３３のエッチングが行われている。
【００３７】
次に、拡散領域１３５、つまりＳｉ拡散領域を形成するために必要なＳｉ層を形成する。実施例１では、図３（ｂ）に示すように、スパッタ法を用いてエッチング箇所を覆うよう厚み１０００ÅのＳｉ層１３４を蒸着している。
次に、蒸着したＳｉ層１３４をドレイン電極形成部分の下部に拡散させる。実施例１では、図３（ｃ）に示すように、９００℃で３０分熱処理を行うことにより拡散領域１３５の形成を行う。また、ドレイン電極下部における拡散領域１３５は、図１に示すメタル侵入部１１１よりも深くまで形成される。
【００３８】
形成された拡散領域１３５は、ドレイン電極形成部下部のＡｌＧａＮからなるテンプレート層まで達するように形成され、テンプレート層内に形成された拡散領域１３５におけるシート不純物濃度（Ｎｓ）は、トランジスタ動作時にドレイン電極１３６から基板の間にかかる電界により、拡散領域１３５が空乏化することのないように、下記の式に従うことが望ましい。
Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ）
ε：テンプレート層の誘電率
Ｖｍａｘ：仕様最大電圧
ｑ：電荷量（１．６０９×１０-19）［Ｃ］
ｔ：基板からｎ+型領域までの距離
例えば、仕様最大電圧（Ｖｍａｘ）が４００Ｖ、基板からｎ+型領域１３５までの距離ｔが１μｍの仕様である場合、シート不純物濃度（Ｎｓ）は上記の式を満たす２×１０13［ｃｍ-2］でよい。
【００３９】
次に、上記拡散領域１３５上にドレイン電極１３６の形成を行うため、図３（ｄ）に示すように、バリア層１３２上の残留Ｓｉをウェットエッチングにより除去する。
実施例１において、ドレイン電極１３６は、図３（ｅ）に示すように、真空蒸着法を用いて拡散領域１３５上に幅３．０μｍのＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、６００℃で３０秒間の熱処理を行うことにより、チャネル層と電気的に接続される。つまり、オーミックコンタクトが得られている。
【００４０】
次に、実施例１により得られるＦＥＴから得られる効果について説明する。
図４は、実施例１のＦＥＴに示すようにドレイン電極下部に第一導電型の拡散領域を形成した場合と、従来構造のように拡散領域を形成しない場合のそれぞれにおいて、ソース電極と基板とを接続した際の、ドレイン電極への印加電圧に対するリーク電流を示したグラフである。図４から、拡散領域を形成しない場合、ドレイン電極への印加電圧Ｖｄｓが増加するに従い、リーク電流Ｉｄが急激に増加しており、ホールリークが発生していることが分かる。一方で、拡散領域を形成した場合、ドレイン電極へ電圧印加する際に生じるリーク電流（ホールリーク）の増加が抑制されている。
なお、図４の実施例１のＦＥＴ（拡散あり）及び従来のＦＥＴ（拡散なし）の測定は、同一のウエハ上における異なる３つのＦＥＴを測定している。
【００４１】
図２は、図１のＦＥＴにおいて、ドレイン電極１０９下側の破線線分Ａ−Ａ’におけるエネルギーバンド図を示している。
図９に示す従来の構造において、ソース電極３０４と基板３０１とを接続し、ドレイン電極に高電圧を印加した場合、図１０のエネルギーバンド図に示されるように、ホール３２７がドレイン電極３２４より、バリア層３２３内のメタルの侵入による準位３２５を介してチャネル層３２２に流れるため、ホールリークが発生する。
【００４２】
一方、図１に示す実施例１において、ソース電極１０７と基板１０１とを接続し、ドレイン電極１０９に高電圧を印加した場合、ドレイン電極１０９と基板１０１との間に電界が発生するが、拡散領域１１２を上記説明のよう形成することにより、メタル侵入部まで電界が達しない。これにより、図２のエネルギーバンド図で示すように、拡散領域１２７が、ドレイン電極１２４よりメタルの侵入による準位１２５を介した、ＧａＮからなるチャネル層１２２へのホール注入を防ぐフィールドストップ層１２６として働くため、たとえメタル侵入部が存在しても、ホールはＡｌＧａＮからなるテンプレート層１２１まで届かない。
上記理由により、ホールが、ドレイン電極より、ＡｌＧａＮからなるバリア層１２３内に存在するメタルの侵入による準位１２５を介して、チャネル層１２２へ注入されることによる、ホールリーク低減効果が得られる。
【００４３】
また、実施例１では、ＧａＮからなるチャネル層１０４のバンドギャップが、Ａｌ0.05Ｇａ0.95Ｎからなるテンプレート層１０３及びＡｌ0.25Ｇａ0.75Ｎからなるバリア層１０５のバンドギャップより小さい。つまり実施例１のＦＥＴは、ダブルヘテロ構造であるため、キャリアである電子をチャネル層１０４に閉じ込めることができる。これにより、電子がテンプレート層１０３、バッファー層１０２及び基板１０１を介して移動することによるリーク電流、つまりパラレルコンダクションを低減できる。
【００４４】
実施例２
図５は実施例２のＦＥＴの概略断面図である。このＦＥＴはダブルへテロ構造を有している。
図５のＦＥＴは、ソース電極１０７下部及びドレイン電極１０９下部にそれぞれｎ+領域１１３及び１１２（拡散領域）を形成し、かつ、ソース電極１０７下部における拡散領域１１３及びドレイン電極１０９下部における拡散領域１１２の深さがそれぞれ異なっている。以下、実施例２のＦＥＴについて図面を参照しながら説明する。
【００４５】
実施例３のＦＥＴは、厚さが０．５μｍのＡｌＮ／ＧａＮの積層構造からなるバッファー層１０２’、厚さが１μｍのＡｌxＧａ1-xＮ（ｘ＝０．０５）からなるテンプレート層１０３、厚さが０．０２μｍのＧａＮからなるチャネル層１０４、厚さが０．０２５μｍのＡｌxＧａ1-xＮ（ｘ＝０．２５）からなるバリア層１０５、厚さが１０ÅのＧａＮからなるキャップ層１０６が、ｎ+−Ｓｉからなる導電性の基板１０１’上に順に形成されている。チャネル層１０４では、電子がキャリアとなりトランジスタが動作する。図５中、１１０は２次元電子ガス、１１１はメタル侵入部を意味する。
また、ゲート電極１０８は真空蒸着法を用いてキャップ層１０６上に形成されている。
【００４６】
次に、ドレイン電極１０９及びドレイン電極下部における拡散領域１１２の形成方法及び得られる効果について説明する。
ドレイン電極１０９及びドレイン電極下部における拡散領域１１２は、図３に示される実施例１と同様の手法により形成される。まず、ドライエッチングにより幅が２．６μｍになるようキャップ層のエッチングを行う。これにより、キャップ層１０６及びバリア層１０５の内部に存在する自発分極及びピエゾ分極による電界の影響を緩和させ、Ｓｉの拡散を速く行うことができる。
ドレイン電極１０９下部における拡散領域１１２は、スパッタ法を用いて上記エッチング部分を覆うよう厚み１０００ÅのＳｉ層を形成し、Ｓｉをドレイン電極形成部分の下部に拡散させるために９００℃で３０分熱処理を行い形成される。
【００４７】
ドレイン電極１０９は、拡散領域１１２形成後の残存Ｓｉをウェットエンチングにより除去後、真空蒸着法を用いて拡散領域１１２上部に幅３．０μｍのＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、８５０℃で３０秒間、熱処理を行うことにより、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
【００４８】
次に、ソース電極１０７及びソース電極１０７下部における拡散領域１１３の形成方法及び得られる効果について説明する。
ソース電極１０７下部における拡散領域１１３は、キャップ層１０６上部にスパッタ法を用いて１０００Åの厚みのＳｉ層を形成し、９００℃で３０分熱処理を行いソース電極１０７形成部分の下部にＳｉを拡散させることにより形成されている。
ソース電極１０７は、ウェットエッチングにより残存Ｓｉを除去後、拡散領域１１３上に真空蒸着法を用いて幅３．０μｍのＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、８５０℃で３０秒間、熱処理を行うことによりチャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
図５のＦＥＴにおいては、ソース電極１０７下部における拡散領域１１３は、ソース電極下部のテンプレート層１０３まで届かないように形成される。
【００４９】
次に、実施例２により得られる効果について説明する。
実施例２では、ＧａＮからなるチャネル層１０４のバンドギャップが、Ａｌ0.05Ｇａ0.95Ｎからなるテンプレート層１０３及びＡｌ0.25Ｇａ0.75Ｎからなるバリア層１０５のバンドギャップより小さいため、キャリアである電子は通常チャネル層１０４に閉じ込められている。
更に、ソース電極１０７下部における拡散領域１１３は、ソース電極下部のテンプレート層１０３まで届かないように形成されている。
【００５０】
上記理由により、キャリアである電子の大部分がチャネル層１０４に閉じ込められるため、電子がテンプレート層１０３、バッファー層１０２’及び基板１０１’を介して移動することによるリーク電流、つまりパラレルコンダクションを低減できる。更に、拡散領域１１３が形成されているためオーミックコンタクトにおける接触抵抗も低減できる。
【００５１】
また、ソース電極１０７下部における拡散領域１１３を形成する際には、キャップ層１０６のエッチングを行うことなく、つまり、リセスエッチングを行わずにＳｉの拡散工程を行う。
ソース電極１０７下部において、リセスエッチングを行うドレイン電極１０９下部と比較して、キャップ層１０６及びバリア層１０５の内部に存在する自発分極及びピエゾ分極による電界の影響が大きいため、Ｓｉ拡散の進行速度が遅くなる。
Ｓｉ拡散工程前のリセスエッチングの有無により、ソース電極１０７下部におけるＳｉ拡散速度とドレイン電極１０９下部におけるＳｉ拡散速度が異なることを利用し、トランジスタ作製工程において、ソース電極１０７下部における拡散領域１１３とドレイン電極下部１０９における拡散領域１１２を、一度の拡散工程で異なる深さに形成できる。
【００５２】
また、ドレイン電極１０９下部における拡散領域１１２は、実施例１と同様に、ドレイン電極下部のテンプレート層１０３まで達するよう形成される。
これにより、拡散領域がフィールドストップ層となるため、ドレイン電極１０９からバリア層１０５内に存在するメタル侵入部１１１を介して、ホールがチャネル層１０４へ注入されることによるリーク電流を低減するといった効果が実施例１と同程度に得られる。
なお、本発明は、ドレイン電極から基板への電界が大きくなる、ソース電極及び基板を接地した場合に特に有効である。
【００５３】
実施例３
図６は実施例３のＦＥＴの概略断面図である。実施例３のＦＥＴは、ＭＥＳＦＥＴ構造を有している。以下、実施例３のＦＥＴを図面を参照にしながら説明する。
厚さが０．５μｍのＡｌＮからなるバッファー層１０２、厚さが０．５μｍのＧａＮからなるチャネル層（ε（比誘電率）＝１０．４）１０４が、ｐ+−Ｓｉからなる導電性の基板１０１上に順に形成されており、チャネル層１０４では電子がキャリアとなりトランジスタが動作する。
また、ゲート電極１０８はチャネル層１０４上に形成されている。
【００５４】
ソース電極１０７は、真空蒸着法により、チャネル層１０４上に、電極の材料金属であるＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、８５０℃、３０秒間の熱処理を行うことにより、チャネル層１２２と電気的に接続されている。つまり、オーミックコンタクトが得られている。
次に、ドレイン電極１０９下部における拡散領域１１２及びドレイン電極の形成方法及び得られる効果について説明する。
ドレイン電極１０９下部における拡散領域１１２は、Ｓｉのイオン注入により形成される。
ドレイン電極１０９は、真空蒸着法を用いて拡散領域１１２上部に幅３．０μｍのＨｆ／Ａｌ／Ａｕを積層することにより形成され、８５０℃で３０秒間、熱処理を行うことにより、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
実施例３によれば、実施例１と同様に、メタルの侵入によるリーク電流を防止できる。
【００５５】
実施例４
図７は実施例４のＦＥＴの概略断面図である。実施例４のＦＥＴは、リセス構造を有している。以下、実施例４をＦＥＴの図面を参照しながら説明する。
バッファー層１０２、チャネル層１０４、バリア層１０５が、基板１０１上に順に形成されており、チャネル層１０４では電子（ホール）がキャリアとなりＦＥＴが動作する。図７中、１１０は２次元電子（ホール）ガス、１１１はメタル侵入部を意味する。
また、ゲート電極１０８は良好なピンチオフ特性を得るため、図６に示すようにチャネル層１０４上においてバリア層１０５がエッチングされた領域上に形成されている。つまり、リセス構造となっている。
次に、ソース電極１０７下部における拡散領域１１２及びソース電極の形成方法及び得られる効果について説明する。
【００５６】
ソース電極１０７下部における拡散領域１１３は、イオン注入および拡散により形成される。ソース電極１０７は、拡散領域１１３上部に形成され、チャネル層１２２と電気的に接続されている。つまり、オーミックコンタクトが得られている。
次に、ドレイン電極１０９下部における拡散領域１１２及びドレイン電極の形成方法及び得られる効果について説明する。
ドレイン電極１０９下部における拡散領域１１２は、イオン注入および拡散により形成される。ドレイン電極１０９は、拡散領域１１２上部に形成され、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
実施例４によれば、実施例１と同様に、メタルの侵入によるリーク電流を防止できる
【００５７】
実施例５
図８は実施例５のＦＥＴの概略断面図である。実施例５のＦＥＴは、ＭＩＳＦＥＴ構造を有している。以下、実施例５をＦＥＴの図面を参照にしながら説明する。
実施例５では、バッファー層１０２、テンプレート層１０３、チャネル層１０４、バリア層１０５、絶縁膜１１４が、基板１０１上に順に形成されており、チャネル層１０４では電子がキャリアとなりＦＥＴが動作する。図８中、１１０は２次元電子（ホール）ガス、１１１はメタル侵入部を意味する。
また、ゲート電極１０８は良好なゲート絶縁特性を得るため絶縁膜１１４上部に形成されている。つまりＭＩＳＦＥＴ構造である。なお、ゲート電極下部における絶縁膜に酸化膜を用いてもよい。
【００５８】
ソース電極１０７は、バリア層１０５上に直接接するよう絶縁膜１１４をエッチングした領域に電極材料金属を積層することで形成され、チャネル層１２２と電気的に接続されている。つまり、オーミックコンタクトが得られている。
次に、ドレイン電極１０９下部における拡散領域１１２及びドレイン電極の形成方法及び得られる効果について説明する。
ドレイン電極１０９下部における拡散領域１１２は、イオン注入または拡散により形成される。ドレイン電極１０９は拡散領域１１２上部に直接接するよう、絶縁膜１１４をエッチングした領域に形成され、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
実施例５によれば、実施例１と同様に、メタルの侵入によるリーク電流を防止できる。
【図面の簡単な説明】
【００５９】
【図１】実施例１のＦＥＴの概略断面図である。
【図２】図１のＦＥＴの線分Ａ−Ａ’間のバンド図である。
【図３】図１のＦＥＴの拡散領域及びドレイン電極の製造工程の概略断面図である。
【図４】実施例１のＦＥＴと拡散領域のないＦＥＴのドレイン電極への印加電圧に対するリーク電流を示したグラフである。
【図５】実施例２のＦＥＴの概略断面図である。
【図６】実施例３のＦＥＴの概略断面図である。
【図７】実施例４のＦＥＴの概略断面図である。
【図８】実施例５のＦＥＴの概略断面図である。
【図９】従来のＦＥＴの概略断面図である。
【図１０】図８のＦＥＴの線分Ｂ−Ｂ’間のバンド図である。
【図１１】従来のＦＥＴのドレイン電極下部のＴＥＭによる断面写真である。
【符号の説明】
【００６０】
１０１、１０１’、３０１、３３１ 基板
１０２、１０２’、３３２ バッファー層
１０３、１２１ テンプレート層
１０４、１２２、１３１、３０２、３２２、３３３ チャネル層
１０５、１２３、１３２、３０３、３２３、３３４ バリア層
１０６、１３３ キャップ層
１０７、３０４ ソース電極
１０８、３０５ ゲート電極
１０９、１２４、１３６、３０６、３２４、３３５ ドレイン電極
１１０、３０７ 二次元電子ガス
１１１、３０８ メタル侵入部
１１２、１１３、１２７、１３５ 拡散領域
１１４ 絶縁膜
１２５、３２５ メタルの侵入による準位
１２６ フィールドストップ層
１３４ Ｓｉ層
３２７ ホール
３３６ 転位
３３７ メタル侵入領域
【技術分野】
【０００１】
本発明は、半導体を用いた横型の電界効果型トランジスタ（以下、ＦＥＴ）に関する。
【背景技術】
【０００２】
半導体を用いた横型のＦＥＴは、スイッチング素子として広く用いられている。例えば、窒化物半導体を用いたＦＥＴは、高い絶縁破壊電界強度、高い熱伝導率を有していることから、高周波のパワーデバイス材料として非常に有望である。
図９にヘテロ接合を利用した代表的な横型のｎチャネル型ＦＥＴの概略断面図を示す。図９のトランジスタでは、基板３０１上にチャネル層３０２が形成され、その上部に上記チャネル層３０２よりも大きなバンドギャップを持ったバリア層３０３が形成されている。互いに異なるバンドギャップを有するチャネル層３０２とバリア層３０３との界面にはヘテロ接合が形成されている。なお、ヘテロ接合界面の近傍には電子が高濃度で蓄積し、二次元電子ガス３０７が存在している。また、バリア層３０３には、ソース電極３０４、ドレイン電極３０６及びゲート電極３０５が形成されている。
【０００３】
ＦＥＴでは動作時の順方向電圧を下げるため、ソース電極３０４及びドレイン電極３０６と、バリア層３０３及びチャネル層３０４とが、オーミックコンタクトしていることが望まれている。一般に、電極材料として適当な金属材料を選択して、積層し、それを高温熱処理に付して合金化することによりオーミックコンタクトを得ている（例えば、特開平９−６９６２３号公報及び特開２００１−１９６５７４公報等）
【特許文献１】特開平９−６９６２３号公報
【特許文献２】特開２００１−１９６５７４公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、図９に示すような構造の横型のＦＥＴにおいて、熱処理によりオーミックコンタクトを形成した場合、ソース電極と基板とを接続し、ドレイン電極への印加電圧を増加させるに伴い、リーク電流の急増が観測された。この急増は、窒化物半導体を用いたＦＥＴでより顕著であった。
図１０は、図９に示したＦＥＴについて、ドレイン電極に電圧を印加した際の、ドレイン電極３０６下側の破線線分Ｂ−Ｂ’のエネルギーバンド図を示している。また、図１１に、窒化物半導体を用いたＦＥＴにおいて、熱処理によりオーミックコンタクトを形成した場合における、ドレイン電極３０６下部の断面を透過型電子顕微鏡（ＴＥＭ）で観察した写真を示す。
【０００５】
図１１では、基板上へ半導体層をエピタキシャル成膜する際、格子不整合により生じた転位３３６を介して、ドレイン電極の金属材料がＡｌＧａＮからなるバリア層３３４内部へ侵入することで生成されたメタル侵入領域３３７が観察されている。このメタル侵入領域３３７は、図９のメタル侵入部３０８に対応し、図１０のメタルの侵入による準位３２５を形成する。図９中、３３１はＳｉからなる基板、３３２はバッファー層、３３３はＧａＮからなるチャネル層、３３５はＨｆ／Ａｌ／Ａｕからなるドレイン電極を意味する。
【０００６】
このような場合において、ソース電極３０４と基板３０１とを接続し、ドレイン電極３０６に電圧を印加した場合、ドレイン電極３０６下部において、ドレイン電極３０６から基板３０１に向かう縦方向の電界が発生する。この電界の増大に伴い、ホール３２７がドレイン電極３２４より、バリア層３２３内へのメタルの侵入による準位３２５を介して、チャネル層３２２に注入される。そのためメタルの侵入は、リーク電流（ホールリーク）を増加させると考えられる。
従って、ドレイン電極からのホールリークが防止された横型のＦＥＴの提供が望まれていた。
【課題を解決するための手段】
【０００７】
かくして本発明によれば、基板の表面上に形成された第１導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、
前記ドレイン電極の下部の前記チャネル層に第１導電型の拡散領域を備え、
前記拡散領域が、下記式（１）
Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、εは前記チャネル層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19）［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有していることを特徴とする電界効果型トランジスタが提供される。
【発明の効果】
【０００８】
従来技術では、基板をソース電極に接続しドレイン電極に電圧をかけた場合、ＦＥＴ内部でドレイン電極から基板に向かう縦方向の電界が発生する。これに対して、本発明では、ドレイン電極下部に拡散領域を形成することで、この拡散領域には電界の及ばないフィールドストップ層を形成できる。このフィールドストップ層により、ホールがドレイン電極からバリア層内のメタル侵入部を介してチャネル層へ注入されることを防止できるので、ドレイン電極からのホールリークを低減できる。
上記のように、本発明によれば、熱処理によりオーミックコンタクトを形成しても、ドレイン電極下部へのメタルの侵入により発生するホールリークを低減することが可能であり、ＦＥＴの破壊電圧を向上できる。また、本発明によれば、特に大電力・高周波用途に有用である横型のＦＥＴが得られる。
【０００９】
また、拡散領域が式（１）のシート不純物濃度Ｎｓを有することで、仕様最大電圧において拡散領域が空乏化されることなく、フィールドストップ層として機能させることができる。
また、ドレイン電極の下部にのみ拡散領域を形成すれば、特に、ソース電極から基板を介した電子の移動によるリーク電流、つまり、パラレルコンダクションを減少できる。
また、チャネル層がＩＩＩ−Ｎ化合物半導体である場合、基板との格子不整合による転位が高密度で発生することにより、チャネル層（バリア層）内にメタルが侵入しやすい。このため、本発明は、チャネル層が、特にＩＩＩ−Ｎ化合物半導体からなる場合に有効である。
【００１０】
また、基板が導電性基板である場合、基板をソース電極に接続しドレイン電極に電圧をかけた場合、半導体装置内部でドレイン電極から基板に向かう縦方向の電界が非常に大きくなる。本発明では、メタルの侵入を抑制できるので、特に導電性基板を用いた場合に有効である。
また、バッファー層と、半導体テンプレート層と、半導体チャネル層と、バリア層とを備え、半導体チャネル層のバンドギャップが、半導体テンプレート層及びバリア層のバンドギャップより小さいことで、半導体チャネル層にキャリアを閉じ込めることができるため、半導体テンプレート層、バッファー層及び基板を介したキャリアの移動を低減できる。
また、バッファー層が、ＩＩＩ−Ｎ化合物半導体層であり、半導体テンプレート層が、ＡｌＧａＮ層であり、半導体チャネル層が、ＧａＮ層であり、バリア層が、ＡｌＧａＮ層であり、ソース電極、ドレイン電極及びゲート電極が、キャップ層としてのＧａＮ層を介して、バリア層上に形成されていることで、よりリーク電流を減少できる。
【発明を実施するための最良の形態】
【００１１】
本発明の電界効果型トランジスタ（ＦＥＴ）は、基板の表面上に形成された第１導電型のチャネル層と、チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備えている。また、ソース電極及びドレイン電極は、チャネル層とオーミックコンタクトしている。本発明は、ドレイン電極から基板への電界が大きくなるＦＥＴに有効な技術であり、特にソース電極及び基板を接地したＦＥＴに有効な技術である。
【００１２】
（基板）
基板は、特に限定されず、当該分野で公知の基板（例えば、導電性及び高抵抗（絶縁性）基板）をいずれも使用できる。ここで導電性基板とは、抵抗率が０．１［Ω・ｃｍ］以下の基板をいい、高抵抗基板とは、抵抗率が１０００［Ω・ｃｍ］より大きい基板をいう。具体的な基板としては、Ａｌ、Ｃｕ等の金属基板、Ｓｉ、Ｇｅ等の元素半導体基板、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガラスやプラスチック基板上に半導体層を積層した基板等が挙げられる。元素半導体基板、化合物半導体基板及び半導体層には、所定の抵抗率とするためにｎ型及び／又はｐ型の不純物が添加されていてもよい。本発明は、ドレイン電極から基板への大きな電界が生じる導電性基板を用いた場合に特に有効である。
上記基板の内、不純物がＰ又はＡｓであり、不純物濃度が７×１０16［ｃｍ-3］以上のｎ+−Ｓｉ基板、不純物がＢであり、不純物濃度が２．５×１０17［ｃｍ-3］以上のｐ+−Ｓｉ基板が好適に使用できる。
【００１３】
（チャネル層）
第１導電型（ｐ型又はｎ型）のチャネル層としては、特に限定されず、当該分野で公知の半導体からなる層をいずれも使用できる。例えば、Ｓｉ、Ｇｅ等の元素半導体基板、シリコンゲルマニウム、ＡｌＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＡｌＧａＮ、ＧａＮ等の化合物半導体からなる層が挙げられる。これら例示の内、チャネル層は窒化物半導体からなることが好ましく、ＩＩＩ−Ｎ化合物半導体（ＡｌＧａＮ、ＧａＮ等）からなることがより好ましい。特に、チャネル層をエピタキシャル成長法により形成する際に、転位が垂直に形成される、例えば、ｃ面エピタキシャル成長させた窒化物半導体に有効である。
【００１４】
チャネル層は、化合物半導体の積層体であってもよい。積層体において、上層のチャネル層を半導体チャネル層と、下層のチャネル層を半導体テンプレート層と称する。積層体としては、界面に二次電子ガスを存在させうる化合物半導体の組み合わせが好ましい。例えば、ＡｌＧａＡｓ層とＧａＡｓ層、ＡｌＧａＮ層とＧａＮ層、ＩｎＧａＮ層とＧａＮ層等の半導体テンプレート層と半導体チャネル層との組み合わせが挙げられる。特にＡｌＧａＮ層とＧａＮ層の組み合わせが好ましい。この組み合わせの場合、ＡｌＧａＮ層に占めるＡｌの原子比は、ＡｌxＧａ1-xＮで表現すると、０．０１〜０．５のｘの範囲であることが好ましい。
【００１５】
チャネル層の厚さは、０．５〜１０μｍの範囲であることが好ましい。この範囲はチャネル層、バッファー層、及び基板における転位を介した電流リークを低減するといった観点から好ましい。厚さは、２〜５μｍであることがより好ましい。また、半導体チャネル層の厚さは、０．００５〜０．１μｍの範囲であることが好ましい。この範囲は良好なピンチオフ特性を得るといった観点から好ましい。厚さは、０．０２〜０．０３μｍであることがより好ましい。半導体テンプレート層の厚さは、０．５〜５μｍの範囲であることが好ましい。この範囲は素子の基板から電極に向かう縦方向電界による絶縁破壊耐圧を向上させ、また、バッファー層及び基板における転位を介した電流リークを低減するといった観点から好ましい。厚さは、２〜５μｍであることがより好ましい。
【００１６】
なお、チャネル層がＳｉからなる場合は、基板にＳｉ基板を使用することで、基板にチャネル層を兼ねさせてもよい。また、チャネル層がＳｉからなる場合、以下で説明するゲート電極とチャネル層間にシリコン酸化膜、シリコン窒化膜等のゲート絶縁膜を介在させてもよい。このような構造のＦＥＴは、通常ＭＩＳＦＥＴと称される。
チャネル層は、例えば、ＭＯＣＶＤ法のような当該分野で公知の方法により形成できる。
【００１７】
（その他の半導体層）
任意に設けられるその他の半導体層として、基板とチャネル層との間のバッファー層、チャネル層上のバリア層、バリア層上のキャップ層等が挙げられる。
バッファー層は、基板とチャネル層との格子不整合を緩和するために設けられる層である。そのため、バッファー層は、基板とできるだけ近い格子定数を有し、チャネル層と共通の原子を有することが好ましい。例えば、基板としてＳｉ基板を、チャネル層としてＧａＮ層を使用した場合、ＡｌＮ層のようなＩＩＩ−Ｎ化合物半導体からなる層、ＡｌxＧａ1-xＮ／ＧａＮ（０≦ｘ＜１）からなる積層構造、ＳｉＣ層を使用することが好ましい。バッファー層の厚さは、例えば、０．０１〜１０μｍとできる。
【００１８】
バリア層は、ソース電極、ドレイン電極及びゲート電極の電極間に直接電流が流れることを防ぐために設けられる。そのためバリア層は、チャネル層より抵抗値が高い半導体材料からなることが好ましい。例えば、チャネル層としてＡｌＧａＮ層を使用した場合、ＡｌＧａＮ層、ＡｌＮ層を使用することが好ましい。バリア層としてＡｌＧａＮ層を使用する場合、その層に占めるＡｌの原子比は、ＡｌxＧａ1-xＮで表現すると、０．２〜１のｘの範囲であることが好ましい。バリア層の厚さは、例えば、２０〜３０μｍとできる。
【００１９】
キャップ層は、チャネル層と電極との導通を確保するために設けられる。そのためキャップ層は、バリア層より抵抗値が低い半導体材料からなることが好ましい。例えば、バリア層としてＡｌＧａＮ層を使用した場合、ＧａＮ層、ＡｌＧａＮ層を使用することが好ましい。キャップ層の厚さは、例えば、０．００１〜０．１μｍとできる。
上記他の半導体層は、例えば、ＭＯＣＶＤ法のような当該分野で公知の方法により形成できる。
【００２０】
（拡散領域）
ドレイン電極の下部のチャネル層には第１導電型の拡散領域が形成される。拡散領域を構成する拡散元素としては、Ｓｉ、Ｏ、Ｇｅ、Ｍｇ、Ｂｅ、Ｚｎ等が挙げられる。この内、拡散プロセスや制御性の観点から、Ｓｉが好ましい。
拡散領域の深さは、その上に形成されるドレイン電極に由来するメタル侵入部の深さより大きく、かつ特定の式（１）を満足する深さになるように設定される。ところで、メタル侵入部の深さは、ＦＥＴの製造条件により変動する値であるため、その変動幅を含めて拡散領域の深さを設定することが望まれる。そのため、想定される侵入部の深さの１．５倍以上の深さを拡散領域が有していることが好ましい。
【００２１】
更に、拡散領域は、下記式（１）
Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、εはチャネル層の誘電率［Ｆ／ｍ］、ＶｍａｘはＦＥＴの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19）［Ｃ］、ｔは基板の表面から拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有している。拡散領域が、この範囲のシート不純物濃度を有することで、ドレイン電極からのリーク電流を低減できる。更に、Ｎｓはε×Ｖｍａｘ／（ｑ×ｔ）の１．５倍以上であることがより好ましい。
なお、通常、チャネル層の誘電率が、８．４×１０-11〜９．３×１０-11［Ｆ／ｍ］の範囲であり、仕様最大電圧が５００［Ｖ］、基板の表面から拡散領域の底面までの距離が、１×１０-6〜２×１０-6［ｍ］の範囲である場合、シート不純物濃度は、２．０×１０13〜４．４×１０13［ｃｍ-2］の範囲である。
【００２２】
また、拡散領域は、パラレルコンダクションを減少させる観点から、ドレイン電極の下部にのみ形成されていることが好ましい。
更に、拡散領域は、ＦＥＴの平面視で、ドレイン電極より大きい面積を有していることが、メタルの侵入によるリーク電流の低減の観点から好ましい。具体的には、ドレイン電極より１倍以上の面積を拡散領域が有していることが好ましい。なお、素子の絶縁破壊耐圧低下を防ぐといった観点から、拡散領域は、ドレイン電極の１．５倍以下の面積を有していることが好ましい。
【００２３】
また、チャネル層が半導体チャネル層と半導体テンプレート層の積層体からなる場合、拡散領域は、半導体チャネル層を通過し、半導体テンプレート層の一部まで形成されていることが好ましい。更に、この場合、拡散領域は、下記式（１）’
Ｎｓ≧ε’×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、ε’は半導体テンプレート層の誘電率［Ｆ／ｍ］、ＶｍａｘはＦＥＴの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19［Ｃ］、ｔは基板の表面から拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有することが好ましい。更に、Ｎｓはε’×Ｖｍａｘ／（ｑ×ｔ）の１．５倍以上であることがより好ましい。
なお、この場合、半導体テンプレート層の誘電率は、７．５×１０-11〜９．３×１０-11［Ｆ／ｍ］の範囲であり、仕様最大電圧が、５００［Ｖ］、基板の表面から拡散領域の底面までの距離が、１×１０-6〜２×１０-6［ｍ］の範囲の場合、シート不純物濃度は、１．１６×１０13〜２．８９×１０13［ｃｍ-2］の範囲である。
【００２４】
拡散領域の形成方法は、拡散法、イオン注入法、エピタキシャル成長法等が挙げられる。この内、拡散法では、拡散源をスパッタ法や真空蒸着法等の方法によりチャネル層上に形成し、次いで加熱することで拡散源からチャネル層に不純物を拡散させて拡散領域を形成できる。ここで、チャネル層又はバリア層上にキャップ層が存在する場合は、ドライエッチングやウェットエッチングによりチャネル層又はバリア層を露出させて、露出部に拡散源を形成することが好ましい。また、拡散領域形成後に残存する拡散源は、ドライエッチングやウェットエッチングにより除去してもよい。
【００２５】
（ソース電極及びドレイン電極）
ソース電極及びドレイン電極は、特に限定されず、当該分野で公知の導電性材料からなる層をいずれも使用できる。導電性材料としては、例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ａｌ、Ｗ、Ａｕ、Ｐｔ等の金属、これら金属の合金、これら金属のシリサイド等が挙げられる。ソース電極及びドレイン電極は、上記導電性材料から選択される材料の単層でもよく、これら材料からなる層の積層体であってもよい。更に、ソース電極及びドレイン電極は、同一の導電性材料からなっていてもよく、異なる導電性材料からなっていてもよい。
ソース電極及びドレイン電極の厚さは、これら電極からチャネル層に電圧を印加できさえすれば特に限定されない。
【００２６】
ソース電極及びドレイン電極の平面視における形状は、これら電極からチャネル層に電圧を印加できさえすれば特に限定されず、例えば、三角形、四角形等の多角形、丸、楕円等の円形が挙げられる。但し、ドレイン電極の平面視の形状は、その下部のチャネル層に形成される拡散領域の範囲内に含まれる形状であることが、リーク電流を抑制する観点から好ましい。
ソース電極とドレイン電極とは、チャネル層上に一定の間隔で形成されている。一定の間隔は、例えば、ソース電極とドレイン電極との最近接間隔で表すと５〜１５μｍであることが、ソース電極とドレイン電極間にゲート電極を配置することでＦＥＴとして動作させる観点から好ましい。
【００２７】
ソース電極及びドレイン電極は、チャネル層と互いに異なる構造でオーミックコンタクトしている。ここで、互いに異なる構造とは、両電極に使用する導電性材料を変えた構造、オーミックコンタクト形成時の熱処理条件を変えた構造、ドレイン電極下のみに拡散領域を形成した構造、両電極下に拡散領域を形成するが、ドレイン電極側をソース電極側より拡散領域を深くした構造、両電極下に拡散領域を形成するが、拡散領域の不純物濃度を変えた構造等が挙げられる。
更に、ソース電極及びドレイン電極とチャネル層間に、キャップ層やバリア層が介在している場合、ソース電極及びドレイン電極は、これら両層を介してチャネル層とオーミックコンタクトしている。
【００２８】
ソース電極及びドレイン電極は、例えば、真空蒸着法やスパッタ法等の公知の方法により形成できる。
なお、本発明において、オーミックコンタクトとは、電極とチャネル層とが、電気的に接続されており、電流の方向と電圧の大きさによらず、抵抗値が一定の状態で、かつ接触抵抗が低くなっている状態を意味する。
【００２９】
（ゲート電極）
ゲート電極は、特に限定されず、当該分野で公知の導電性材料からなる層をいずれも使用できる。導電性材料としては、例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ａｌ、Ｗ、Ａｕ、Ｐｔ等の金属、これら金属の合金、これら金属のシリサイド等が挙げられる。ソース電極及びドレイン電極は、上記導電性材料から選択される材料の単層でもよく、これら材料からなる層の積層体であってもよい。
ゲート電極の厚さは、チャネル層に電圧を印加できさえすれば特に限定されない。
ゲート電極の平面視における形状は、チャネル層に電圧を印加できさえすれば特に限定されず、例えば、三角形、四角形等の多角形、丸、楕円等の円形が挙げられる。
また、ゲート電極は、チャネル層にリセスを形成し、そのリセスに埋め込んでもよい。埋め込むことで、実効的なゲート長を確保しつつ、ゲート電極の占有面積を低減できる。
【００３０】
（好適な構成）
本発明は、チャネル層を備えたＭＥＳＦＥＴ、バリア層とチャネル層とを備えたシングルへテロ構造のＦＥＴ、バリア層と半導体チャネル層と半導体テンプレート層とを備えたダブルへテロ構造のＦＥＴに有用である。これらＦＥＴでは、ドレイン電極の下部に拡散領域が特定の深さで形成されているため、メタル侵入部に由来するホールリークを防止できる。
【００３１】
更に、上記ＦＥＴには、パラレルコンダクション（半導体テンプレート層、バッファー層、基板等を介して電子がリークする現象）が生じることがある。パラレルコンダクションをホールリークと共に防止する観点では、本発明はダブルへテロ構造のＦＥＴに有用である。この場合、拡散領域が、ドレイン電極下部のみに形成されているか、ドレイン電極とソース電極の下部に形成されている場合でも、ドレイン電極側の拡散領域がソース側より深いことが必要である。特に、ソース電極下部の拡散領域が、２次元電子ガスに到達し、かつ半導体テンプレート層に達しない深さであり、ドレイン電極下部の半導体テンプレート層に達する深さであることがより好ましい。このように拡散領域の深さを調整することで、ソース電極からドレイン電極にリークする電子をゲート電極下の半導体チャネル層に形成される空乏層により阻止でき、その結果、パラレルコンダクションを防止できる。また、ソース電極側には拡散領域が形成されていないことが、パラレルコンダクションの防止の観点から好ましい。
【００３２】
更に、ダブルへテロ構造のＦＥＴにおいて、バッファー層が、ＩＩＩ−Ｎ化合物半導体層であり、半導体テンプレート層が、ＡｌＧａＮ層であり、半導体チャネル層が、ＧａＮ層であり、バリア層が、ＡｌＧａＮ層であり、ソース電極、ドレイン電極及びゲート電極が、キャップ層としてのＧａＮ層を介して、バリア層上に形成され、ソース電極及びドレイン電極が、バリア層及びキャップ層を介して、半導体チャネル層にオーミックコンタクトしているＦＥＴが、ホールリーク及びパラレルコンダクション防止の観点から好適である。
【実施例】
【００３３】
以下、実施例により本発明をより詳細に説明するが、本発明は、以下の実施例により限定されるものではない。
実施例１
図１は実施例１のＦＥＴの概略断面図である。このＦＥＴはダブルへテロ構造を有している。
実施例１では、ドレイン電極１０９下部のみ、ｎ+領域（拡散領域）１１２がＡｌＧａＮからなるテンプレート層１０３に達するように形成されている。以下、実施例１のＦＥＴについて図面を参照しながら説明する。
【００３４】
実施例１では、厚さが０．５μｍのＡｌＮからなるバッファー層１０２、厚さが１μｍのＡｌxＧａ1-xＮ（ｘ＝０．０５、ε（比誘電率）＝１０．３）からなるテンプレート層１０３、厚さが０．０２μｍのＧａＮ（ε（比誘電率）＝１０．４）からなるチャネル層１０４、厚さが０．０２５μｍのＡｌxＧａ1-xＮ（ｘ＝０．２５）からなるバリア層１０５、厚さが１０ÅのＧａＮからなるキャップ層１０６が、ｐ+−Ｓｉからなる導電性の基板１０１上に順に形成されており、チャネル層１０４では電子がキャリアとなりＦＥＴが動作する。図１中、１１０は２次元電子ガス、１１１はメタル侵入部を意味する。
【００３５】
また、ゲート電極１０８はＧａＮキャップ層１０６上に形成されている。
ソース電極１０７は、真空蒸着法により、キャップ層１０６上に、電極の材料金属であるＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、８５０℃、３０秒間の熱処理を行うことにより、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトが得られている。
【００３６】
次に、ドレイン電極１０９及び拡散領域１１２であるｎ+領域の形成方法について説明する。
図３は、実施例１のドレイン電極及び拡散領域の概略工程断面図である。
ドレイン電極下部に拡散領域を形成するには、図３（ａ）に示すようにＧａＮからなるキャップ層１３３を除去、つまり、リセスエッチングを行うことが望ましい。これは、後にＳｉの拡散により拡散領域１３５形成する際、リセスエッチングによりキャップ層１３３を取り除くことで、キャップ層１３３及びＡｌＧａＮからなるバリア層１３２の内部に存在する自発分極及びピエゾ分極による電界の影響を緩和させ、Ｓｉ拡散を容易に行うことができるためである。１３１はＧａＮからなるチャネル層を意味する。
実施例１では、ドライエッチングにより、幅が２．６μｍになるように、キャップ層１３３のエッチングが行われている。
【００３７】
次に、拡散領域１３５、つまりＳｉ拡散領域を形成するために必要なＳｉ層を形成する。実施例１では、図３（ｂ）に示すように、スパッタ法を用いてエッチング箇所を覆うよう厚み１０００ÅのＳｉ層１３４を蒸着している。
次に、蒸着したＳｉ層１３４をドレイン電極形成部分の下部に拡散させる。実施例１では、図３（ｃ）に示すように、９００℃で３０分熱処理を行うことにより拡散領域１３５の形成を行う。また、ドレイン電極下部における拡散領域１３５は、図１に示すメタル侵入部１１１よりも深くまで形成される。
【００３８】
形成された拡散領域１３５は、ドレイン電極形成部下部のＡｌＧａＮからなるテンプレート層まで達するように形成され、テンプレート層内に形成された拡散領域１３５におけるシート不純物濃度（Ｎｓ）は、トランジスタ動作時にドレイン電極１３６から基板の間にかかる電界により、拡散領域１３５が空乏化することのないように、下記の式に従うことが望ましい。
Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ）
ε：テンプレート層の誘電率
Ｖｍａｘ：仕様最大電圧
ｑ：電荷量（１．６０９×１０-19）［Ｃ］
ｔ：基板からｎ+型領域までの距離
例えば、仕様最大電圧（Ｖｍａｘ）が４００Ｖ、基板からｎ+型領域１３５までの距離ｔが１μｍの仕様である場合、シート不純物濃度（Ｎｓ）は上記の式を満たす２×１０13［ｃｍ-2］でよい。
【００３９】
次に、上記拡散領域１３５上にドレイン電極１３６の形成を行うため、図３（ｄ）に示すように、バリア層１３２上の残留Ｓｉをウェットエッチングにより除去する。
実施例１において、ドレイン電極１３６は、図３（ｅ）に示すように、真空蒸着法を用いて拡散領域１３５上に幅３．０μｍのＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、６００℃で３０秒間の熱処理を行うことにより、チャネル層と電気的に接続される。つまり、オーミックコンタクトが得られている。
【００４０】
次に、実施例１により得られるＦＥＴから得られる効果について説明する。
図４は、実施例１のＦＥＴに示すようにドレイン電極下部に第一導電型の拡散領域を形成した場合と、従来構造のように拡散領域を形成しない場合のそれぞれにおいて、ソース電極と基板とを接続した際の、ドレイン電極への印加電圧に対するリーク電流を示したグラフである。図４から、拡散領域を形成しない場合、ドレイン電極への印加電圧Ｖｄｓが増加するに従い、リーク電流Ｉｄが急激に増加しており、ホールリークが発生していることが分かる。一方で、拡散領域を形成した場合、ドレイン電極へ電圧印加する際に生じるリーク電流（ホールリーク）の増加が抑制されている。
なお、図４の実施例１のＦＥＴ（拡散あり）及び従来のＦＥＴ（拡散なし）の測定は、同一のウエハ上における異なる３つのＦＥＴを測定している。
【００４１】
図２は、図１のＦＥＴにおいて、ドレイン電極１０９下側の破線線分Ａ−Ａ’におけるエネルギーバンド図を示している。
図９に示す従来の構造において、ソース電極３０４と基板３０１とを接続し、ドレイン電極に高電圧を印加した場合、図１０のエネルギーバンド図に示されるように、ホール３２７がドレイン電極３２４より、バリア層３２３内のメタルの侵入による準位３２５を介してチャネル層３２２に流れるため、ホールリークが発生する。
【００４２】
一方、図１に示す実施例１において、ソース電極１０７と基板１０１とを接続し、ドレイン電極１０９に高電圧を印加した場合、ドレイン電極１０９と基板１０１との間に電界が発生するが、拡散領域１１２を上記説明のよう形成することにより、メタル侵入部まで電界が達しない。これにより、図２のエネルギーバンド図で示すように、拡散領域１２７が、ドレイン電極１２４よりメタルの侵入による準位１２５を介した、ＧａＮからなるチャネル層１２２へのホール注入を防ぐフィールドストップ層１２６として働くため、たとえメタル侵入部が存在しても、ホールはＡｌＧａＮからなるテンプレート層１２１まで届かない。
上記理由により、ホールが、ドレイン電極より、ＡｌＧａＮからなるバリア層１２３内に存在するメタルの侵入による準位１２５を介して、チャネル層１２２へ注入されることによる、ホールリーク低減効果が得られる。
【００４３】
また、実施例１では、ＧａＮからなるチャネル層１０４のバンドギャップが、Ａｌ0.05Ｇａ0.95Ｎからなるテンプレート層１０３及びＡｌ0.25Ｇａ0.75Ｎからなるバリア層１０５のバンドギャップより小さい。つまり実施例１のＦＥＴは、ダブルヘテロ構造であるため、キャリアである電子をチャネル層１０４に閉じ込めることができる。これにより、電子がテンプレート層１０３、バッファー層１０２及び基板１０１を介して移動することによるリーク電流、つまりパラレルコンダクションを低減できる。
【００４４】
実施例２
図５は実施例２のＦＥＴの概略断面図である。このＦＥＴはダブルへテロ構造を有している。
図５のＦＥＴは、ソース電極１０７下部及びドレイン電極１０９下部にそれぞれｎ+領域１１３及び１１２（拡散領域）を形成し、かつ、ソース電極１０７下部における拡散領域１１３及びドレイン電極１０９下部における拡散領域１１２の深さがそれぞれ異なっている。以下、実施例２のＦＥＴについて図面を参照しながら説明する。
【００４５】
実施例３のＦＥＴは、厚さが０．５μｍのＡｌＮ／ＧａＮの積層構造からなるバッファー層１０２’、厚さが１μｍのＡｌxＧａ1-xＮ（ｘ＝０．０５）からなるテンプレート層１０３、厚さが０．０２μｍのＧａＮからなるチャネル層１０４、厚さが０．０２５μｍのＡｌxＧａ1-xＮ（ｘ＝０．２５）からなるバリア層１０５、厚さが１０ÅのＧａＮからなるキャップ層１０６が、ｎ+−Ｓｉからなる導電性の基板１０１’上に順に形成されている。チャネル層１０４では、電子がキャリアとなりトランジスタが動作する。図５中、１１０は２次元電子ガス、１１１はメタル侵入部を意味する。
また、ゲート電極１０８は真空蒸着法を用いてキャップ層１０６上に形成されている。
【００４６】
次に、ドレイン電極１０９及びドレイン電極下部における拡散領域１１２の形成方法及び得られる効果について説明する。
ドレイン電極１０９及びドレイン電極下部における拡散領域１１２は、図３に示される実施例１と同様の手法により形成される。まず、ドライエッチングにより幅が２．６μｍになるようキャップ層のエッチングを行う。これにより、キャップ層１０６及びバリア層１０５の内部に存在する自発分極及びピエゾ分極による電界の影響を緩和させ、Ｓｉの拡散を速く行うことができる。
ドレイン電極１０９下部における拡散領域１１２は、スパッタ法を用いて上記エッチング部分を覆うよう厚み１０００ÅのＳｉ層を形成し、Ｓｉをドレイン電極形成部分の下部に拡散させるために９００℃で３０分熱処理を行い形成される。
【００４７】
ドレイン電極１０９は、拡散領域１１２形成後の残存Ｓｉをウェットエンチングにより除去後、真空蒸着法を用いて拡散領域１１２上部に幅３．０μｍのＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、８５０℃で３０秒間、熱処理を行うことにより、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
【００４８】
次に、ソース電極１０７及びソース電極１０７下部における拡散領域１１３の形成方法及び得られる効果について説明する。
ソース電極１０７下部における拡散領域１１３は、キャップ層１０６上部にスパッタ法を用いて１０００Åの厚みのＳｉ層を形成し、９００℃で３０分熱処理を行いソース電極１０７形成部分の下部にＳｉを拡散させることにより形成されている。
ソース電極１０７は、ウェットエッチングにより残存Ｓｉを除去後、拡散領域１１３上に真空蒸着法を用いて幅３．０μｍのＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、８５０℃で３０秒間、熱処理を行うことによりチャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
図５のＦＥＴにおいては、ソース電極１０７下部における拡散領域１１３は、ソース電極下部のテンプレート層１０３まで届かないように形成される。
【００４９】
次に、実施例２により得られる効果について説明する。
実施例２では、ＧａＮからなるチャネル層１０４のバンドギャップが、Ａｌ0.05Ｇａ0.95Ｎからなるテンプレート層１０３及びＡｌ0.25Ｇａ0.75Ｎからなるバリア層１０５のバンドギャップより小さいため、キャリアである電子は通常チャネル層１０４に閉じ込められている。
更に、ソース電極１０７下部における拡散領域１１３は、ソース電極下部のテンプレート層１０３まで届かないように形成されている。
【００５０】
上記理由により、キャリアである電子の大部分がチャネル層１０４に閉じ込められるため、電子がテンプレート層１０３、バッファー層１０２’及び基板１０１’を介して移動することによるリーク電流、つまりパラレルコンダクションを低減できる。更に、拡散領域１１３が形成されているためオーミックコンタクトにおける接触抵抗も低減できる。
【００５１】
また、ソース電極１０７下部における拡散領域１１３を形成する際には、キャップ層１０６のエッチングを行うことなく、つまり、リセスエッチングを行わずにＳｉの拡散工程を行う。
ソース電極１０７下部において、リセスエッチングを行うドレイン電極１０９下部と比較して、キャップ層１０６及びバリア層１０５の内部に存在する自発分極及びピエゾ分極による電界の影響が大きいため、Ｓｉ拡散の進行速度が遅くなる。
Ｓｉ拡散工程前のリセスエッチングの有無により、ソース電極１０７下部におけるＳｉ拡散速度とドレイン電極１０９下部におけるＳｉ拡散速度が異なることを利用し、トランジスタ作製工程において、ソース電極１０７下部における拡散領域１１３とドレイン電極下部１０９における拡散領域１１２を、一度の拡散工程で異なる深さに形成できる。
【００５２】
また、ドレイン電極１０９下部における拡散領域１１２は、実施例１と同様に、ドレイン電極下部のテンプレート層１０３まで達するよう形成される。
これにより、拡散領域がフィールドストップ層となるため、ドレイン電極１０９からバリア層１０５内に存在するメタル侵入部１１１を介して、ホールがチャネル層１０４へ注入されることによるリーク電流を低減するといった効果が実施例１と同程度に得られる。
なお、本発明は、ドレイン電極から基板への電界が大きくなる、ソース電極及び基板を接地した場合に特に有効である。
【００５３】
実施例３
図６は実施例３のＦＥＴの概略断面図である。実施例３のＦＥＴは、ＭＥＳＦＥＴ構造を有している。以下、実施例３のＦＥＴを図面を参照にしながら説明する。
厚さが０．５μｍのＡｌＮからなるバッファー層１０２、厚さが０．５μｍのＧａＮからなるチャネル層（ε（比誘電率）＝１０．４）１０４が、ｐ+−Ｓｉからなる導電性の基板１０１上に順に形成されており、チャネル層１０４では電子がキャリアとなりトランジスタが動作する。
また、ゲート電極１０８はチャネル層１０４上に形成されている。
【００５４】
ソース電極１０７は、真空蒸着法により、チャネル層１０４上に、電極の材料金属であるＴｉ／Ａｌ／Ｍｏ／Ａｕを積層することにより形成され、８５０℃、３０秒間の熱処理を行うことにより、チャネル層１２２と電気的に接続されている。つまり、オーミックコンタクトが得られている。
次に、ドレイン電極１０９下部における拡散領域１１２及びドレイン電極の形成方法及び得られる効果について説明する。
ドレイン電極１０９下部における拡散領域１１２は、Ｓｉのイオン注入により形成される。
ドレイン電極１０９は、真空蒸着法を用いて拡散領域１１２上部に幅３．０μｍのＨｆ／Ａｌ／Ａｕを積層することにより形成され、８５０℃で３０秒間、熱処理を行うことにより、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
実施例３によれば、実施例１と同様に、メタルの侵入によるリーク電流を防止できる。
【００５５】
実施例４
図７は実施例４のＦＥＴの概略断面図である。実施例４のＦＥＴは、リセス構造を有している。以下、実施例４をＦＥＴの図面を参照しながら説明する。
バッファー層１０２、チャネル層１０４、バリア層１０５が、基板１０１上に順に形成されており、チャネル層１０４では電子（ホール）がキャリアとなりＦＥＴが動作する。図７中、１１０は２次元電子（ホール）ガス、１１１はメタル侵入部を意味する。
また、ゲート電極１０８は良好なピンチオフ特性を得るため、図６に示すようにチャネル層１０４上においてバリア層１０５がエッチングされた領域上に形成されている。つまり、リセス構造となっている。
次に、ソース電極１０７下部における拡散領域１１２及びソース電極の形成方法及び得られる効果について説明する。
【００５６】
ソース電極１０７下部における拡散領域１１３は、イオン注入および拡散により形成される。ソース電極１０７は、拡散領域１１３上部に形成され、チャネル層１２２と電気的に接続されている。つまり、オーミックコンタクトが得られている。
次に、ドレイン電極１０９下部における拡散領域１１２及びドレイン電極の形成方法及び得られる効果について説明する。
ドレイン電極１０９下部における拡散領域１１２は、イオン注入および拡散により形成される。ドレイン電極１０９は、拡散領域１１２上部に形成され、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
実施例４によれば、実施例１と同様に、メタルの侵入によるリーク電流を防止できる
【００５７】
実施例５
図８は実施例５のＦＥＴの概略断面図である。実施例５のＦＥＴは、ＭＩＳＦＥＴ構造を有している。以下、実施例５をＦＥＴの図面を参照にしながら説明する。
実施例５では、バッファー層１０２、テンプレート層１０３、チャネル層１０４、バリア層１０５、絶縁膜１１４が、基板１０１上に順に形成されており、チャネル層１０４では電子がキャリアとなりＦＥＴが動作する。図８中、１１０は２次元電子（ホール）ガス、１１１はメタル侵入部を意味する。
また、ゲート電極１０８は良好なゲート絶縁特性を得るため絶縁膜１１４上部に形成されている。つまりＭＩＳＦＥＴ構造である。なお、ゲート電極下部における絶縁膜に酸化膜を用いてもよい。
【００５８】
ソース電極１０７は、バリア層１０５上に直接接するよう絶縁膜１１４をエッチングした領域に電極材料金属を積層することで形成され、チャネル層１２２と電気的に接続されている。つまり、オーミックコンタクトが得られている。
次に、ドレイン電極１０９下部における拡散領域１１２及びドレイン電極の形成方法及び得られる効果について説明する。
ドレイン電極１０９下部における拡散領域１１２は、イオン注入または拡散により形成される。ドレイン電極１０９は拡散領域１１２上部に直接接するよう、絶縁膜１１４をエッチングした領域に形成され、チャネル層１０４と電気的に接続されている。つまり、オーミックコンタクトを得ている。
実施例５によれば、実施例１と同様に、メタルの侵入によるリーク電流を防止できる。
【図面の簡単な説明】
【００５９】
【図１】実施例１のＦＥＴの概略断面図である。
【図２】図１のＦＥＴの線分Ａ−Ａ’間のバンド図である。
【図３】図１のＦＥＴの拡散領域及びドレイン電極の製造工程の概略断面図である。
【図４】実施例１のＦＥＴと拡散領域のないＦＥＴのドレイン電極への印加電圧に対するリーク電流を示したグラフである。
【図５】実施例２のＦＥＴの概略断面図である。
【図６】実施例３のＦＥＴの概略断面図である。
【図７】実施例４のＦＥＴの概略断面図である。
【図８】実施例５のＦＥＴの概略断面図である。
【図９】従来のＦＥＴの概略断面図である。
【図１０】図８のＦＥＴの線分Ｂ−Ｂ’間のバンド図である。
【図１１】従来のＦＥＴのドレイン電極下部のＴＥＭによる断面写真である。
【符号の説明】
【００６０】
１０１、１０１’、３０１、３３１ 基板
１０２、１０２’、３３２ バッファー層
１０３、１２１ テンプレート層
１０４、１２２、１３１、３０２、３２２、３３３ チャネル層
１０５、１２３、１３２、３０３、３２３、３３４ バリア層
１０６、１３３ キャップ層
１０７、３０４ ソース電極
１０８、３０５ ゲート電極
１０９、１２４、１３６、３０６、３２４、３３５ ドレイン電極
１１０、３０７ 二次元電子ガス
１１１、３０８ メタル侵入部
１１２、１１３、１２７、１３５ 拡散領域
１１４ 絶縁膜
１２５、３２５ メタルの侵入による準位
１２６ フィールドストップ層
１３４ Ｓｉ層
３２７ ホール
３３６ 転位
３３７ メタル侵入領域
【特許請求の範囲】
【請求項１】
基板の表面上に形成された第１導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、
前記ドレイン電極の下部の前記チャネル層に第１導電型の拡散領域を備え、
前記拡散領域が、下記式（１）
Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、εは前記チャネル層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19）［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有していることを特徴とする電界効果型トランジスタ。
【請求項２】
前記拡散領域が、前記ドレイン電極の下部にのみ形成されている請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記チャネル層が、ＩＩＩ−Ｎ化合物半導体からなる層である請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
前記基板が、導電性基板である請求項１〜３のいずれか１つに記載の電界効果型トランジスタ。
【請求項５】
前記チャネル層が、前記基板の表面側から、半導体テンプレート層と半導体チャネル層とからなり、
前記基板と半導体テンプレート層との間にバッファー層と、前記半導体チャネル層上にバリア層とを更に備え、
前記ソース電極、ドレイン電極及びゲート電極が、前記バリア層上に形成され、
前記ソース電極及びドレイン電極が、前記バリア層を介して、前記半導体チャネル層にオーミックコンタクトし、
前記半導体チャネル層が、前記半導体テンプレート層及びバリア層より小さいバンドギャップを有し、
前記拡散領域が、前記半導体チャネル層から前記テンプレート層の一部まで前記ドレイン電極の下部にのみ形成され、かつ下記式（１）’
Ｎｓ≧ε’×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、ε’は前記半導体テンプレート層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有する請求項１〜４のいずれか１つに記載の電界効果型トランジスタ。
【請求項６】
前記バッファー層が、ＩＩＩ−Ｎ化合物半導体層であり、
前記半導体テンプレート層が、ＡｌＧａＮ層であり、
前記半導体チャネル層が、ＧａＮ層であり、
前記バリア層が、ＡｌＧａＮ層であり、
前記ソース電極、ドレイン電極及びゲート電極が、キャップ層としてのＧａＮ層を介して、前記バリア層上に形成され、
前記ソース電極及びドレイン電極が、前記バリア層及びキャップ層を介して、前記半導体チャネル層にオーミックコンタクトする請求項５に記載の電界効果型トランジスタ。
【請求項１】
基板の表面上に形成された第１導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、
前記ドレイン電極の下部の前記チャネル層に第１導電型の拡散領域を備え、
前記拡散領域が、下記式（１）
Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、εは前記チャネル層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19）［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有していることを特徴とする電界効果型トランジスタ。
【請求項２】
前記拡散領域が、前記ドレイン電極の下部にのみ形成されている請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記チャネル層が、ＩＩＩ−Ｎ化合物半導体からなる層である請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
前記基板が、導電性基板である請求項１〜３のいずれか１つに記載の電界効果型トランジスタ。
【請求項５】
前記チャネル層が、前記基板の表面側から、半導体テンプレート層と半導体チャネル層とからなり、
前記基板と半導体テンプレート層との間にバッファー層と、前記半導体チャネル層上にバリア層とを更に備え、
前記ソース電極、ドレイン電極及びゲート電極が、前記バリア層上に形成され、
前記ソース電極及びドレイン電極が、前記バリア層を介して、前記半導体チャネル層にオーミックコンタクトし、
前記半導体チャネル層が、前記半導体テンプレート層及びバリア層より小さいバンドギャップを有し、
前記拡散領域が、前記半導体チャネル層から前記テンプレート層の一部まで前記ドレイン電極の下部にのみ形成され、かつ下記式（１）’
Ｎｓ≧ε’×Ｖｍａｘ／（ｑ×ｔ） （１）
（式中、ε’は前記半導体テンプレート層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０-19［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）
で表されるシート不純物濃度Ｎｓ［ｃｍ-2］を有する請求項１〜４のいずれか１つに記載の電界効果型トランジスタ。
【請求項６】
前記バッファー層が、ＩＩＩ−Ｎ化合物半導体層であり、
前記半導体テンプレート層が、ＡｌＧａＮ層であり、
前記半導体チャネル層が、ＧａＮ層であり、
前記バリア層が、ＡｌＧａＮ層であり、
前記ソース電極、ドレイン電極及びゲート電極が、キャップ層としてのＧａＮ層を介して、前記バリア層上に形成され、
前記ソース電極及びドレイン電極が、前記バリア層及びキャップ層を介して、前記半導体チャネル層にオーミックコンタクトする請求項５に記載の電界効果型トランジスタ。
【図４】
【図１】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１１８４６３（Ｐ２０１０−１１８４６３Ａ）
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願番号】特願２００８−２９０１１５（Ｐ２００８−２９０１１５）
【出願日】平成２０年１１月１２日（２００８．１１．１２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願日】平成２０年１１月１２日（２００８．１１．１２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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