トランジスタ
【課題】 ノーマリーオフ型であるとともに、ゲート閾値電圧のばらつきが小さいHEMT型のトランジスタを提供する。
【解決手段】 このトランジスタは、p型領域と、チャネル領域と、バリア領域と、絶縁膜と、ゲート電極を備えている。チャネル領域は、n型またはi型であり、p型領域の表面に接しており、第1チャネル領域と第2チャネル領域を有している。バリア領域は、第1チャネル領域の表面とヘテロ接合している。絶縁膜は、第2チャネル領域の表面、及び、バリア領域の表面に接している。ゲート電極は、絶縁膜を介して第2チャネル領域及びバリア領域に対向している。第1チャネル領域と第2チャネル領域は、電流経路において直列に配置されている。
【解決手段】 このトランジスタは、p型領域と、チャネル領域と、バリア領域と、絶縁膜と、ゲート電極を備えている。チャネル領域は、n型またはi型であり、p型領域の表面に接しており、第1チャネル領域と第2チャネル領域を有している。バリア領域は、第1チャネル領域の表面とヘテロ接合している。絶縁膜は、第2チャネル領域の表面、及び、バリア領域の表面に接している。ゲート電極は、絶縁膜を介して第2チャネル領域及びバリア領域に対向している。第1チャネル領域と第2チャネル領域は、電流経路において直列に配置されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はトランジスタに関する。特に、ヘテロ接合により形成される2次元電子ガスをチャネルとして利用するトランジスタに関する。
【背景技術】
【0002】
特許文献1の図3には、HEMT(High Electron Mobility Transistor)が開示されている。このHEMTは、GaN層とAlGaN層とのヘテロ接合によって生じる2次元電子ガスをチャネルとして用いる。このHEMTでは、チャネルとなるGaN層(以下では、チャネルGaN層という)に隣接する位置にp型のGaN層が形成されている。ゲート電圧をオフしている状態においては、p型GaN層からチャネルGaN層中に空乏層が広がり、2次元電子ガスが消失している。したがって、ゲート電圧をオフしている状態においては、HEMTはオフしている。ゲート電圧をオンすると、ヘテロ接合部に電子が引寄せられて、2次元電子ガスが形成される。これによって、HEMTはオンする。このように、特許文献1の技術は、チャネルGaN層に隣接する位置にp型GaN層を形成することによって、ノーマリーオフ型のHEMTを実現している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2007−273856号
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述したように、特許文献1の技術は、p型GaN層からチャネルGaN層中に空乏層を伸展させることによって、ゲート電圧を印加していないときに2次元電子ガスを消失させている。特許文献1のHEMTのゲート閾値電圧は、チャネルGaN層のキャリア濃度、チャネルGaN層の厚さ、AlGaN層とチャネルGaN層の間に発生する2次元電子ガスの濃度、ゲート絶縁層の厚さで決まる。これらの要因のうち、2次元電子ガスの濃度はばらつきが大きく、ゲート閾値電圧の制御が非常に難しい。このように、従来のノーマリーオフ型のHEMTは、ゲート閾値電圧のばらつきが大きいという問題があった。
【課題を解決するための手段】
【0005】
本明細書に開示するトランジスタは、p型領域と、チャネル領域と、バリア領域と、絶縁膜と、ゲート電極を備えている。チャネル領域は、n型またはi型であり、p型領域の表面に接しており、第1チャネル領域と第2チャネル領域を有している。バリア領域は、第1チャネル領域の表面とヘテロ接合している。絶縁膜は、第2チャネル領域の表面、及び、バリア領域の表面に接している。ゲート電極は、絶縁膜を介して第2チャネル領域及びバリア領域に対向している。第1チャネル領域と第2チャネル領域は、電流経路において直列に配置されている。
【0006】
このトランジスタでは、チャネル領域に第1チャネル領域と第2チャネル領域が形成されている。第1チャネル領域の表面には、バリア領域と絶縁膜とゲート電極の積層構造が形成されている。第2チャネル領域の表面には、絶縁膜とゲート電極の積層構造が形成されている。ゲート電圧をオフすると、p型領域からチャネル領域内に空乏層が伸び、トランジスタがオフする。このとき、第2チャネル領域の表面にはバリア領域が形成されていないので、第2チャネル領域が完全に空乏化される。このように、第2チャネル領域が完全に空乏化することでトランジスタがオフするので、第1チャネル領域の2次元電子ガスの濃度以外の要因によりゲート閾値電圧が決定される。ばらつきの大きな2次元電子ガスの濃度がゲート閾値電圧に影響しないので、このトランジスタはゲート閾値電圧のばらつきが小さい。
また、ゲート電圧をオンすると、第1チャネル領域ではバリア領域とのヘテロ接合部近傍に2次元電子ガスが形成され、第2チャネル領域では絶縁膜との接触部近傍に電子の蓄積層が形成される。これらの2次元電子ガスと蓄積層によってチャネルが形成されるので、トランジスタがオンする。
上述したように、チャネル領域は、オフ時には隣接するp型領域によって空乏化され、オン時にはゲート電極からの電界によってチャネルが形成される。このため、チャネル領域に高いキャリア濃度は必要とされず、チャネル領域に含有される不純物の濃度を低くすることができる。このため、トランジスタがオンしたときにチャネルを流れる電子の移動度が高い。特に、第1チャネル領域には高濃度の2次元電子ガスが形成されるので、第1チャネル領域では電子の移動度はより高い。したがって、このトランジスタは高速かつ低損失で動作することができる。
【0007】
上述したトランジスタは、ドリフト領域と、ソース領域と、ドレイン領域をさらに有していることが好ましい。ドリフト領域は、n型またはi型であることが好ましい。また、ドリフト領域は、p型領域の下部及びp型領域の側方のアパーチャ部内に形成されており、アパーチャ部においてチャネル領域の一端に接続されていることが好ましい。ソース領域は、チャネル領域の他端に接続されていることが好ましい。ドレイン領域は、ドリフト領域の下部に形成されていることが好ましい。
【0008】
上述したトランジスタは、ドリフト領域が、アパーチャ部において第1チャネル領域に接続されていることが好ましい。また、ソース領域は、第2チャネル領域に接続されていることが好ましい。アパーチャ部の上部には、バリア領域と絶縁膜とゲート電極の積層構造が形成されていることが好ましい。そして、アパーチャ部の上部の絶縁膜の厚さが第1厚さであり、第1チャネル領域の上部の絶縁膜の厚さが、アパーチャ部側では第1厚さであり、第2チャネル領域側では第1厚さより薄い第2厚さであることが好ましい。
【0009】
このトランジスタでは、第1チャネル領域の上部からアパーチャ部の上部にまたがって、バリア領域と絶縁膜とゲート電極の積層構造が形成されている。アパーチャ部にはp型領域が存在していないので、空乏層が広がり難い。したがって、ゲート電圧のオフ時に、アパーチャ部において空乏層の厚さが薄くなる。しかしながら、このトランジスタではアパーチャ部の上部の絶縁膜が厚く、これによって、アパーチャ部における耐圧(ゲート電極とアパーチャ部の下側のドリフト領域との間の耐圧)が確保されている。また、第1チャネル領域の上部の絶縁膜の厚さが、アパーチャ部側では第1厚さであり、第2チャネル領域側では第1厚さより薄い第2厚さである。したがって、第2チャネル領域の上部の絶縁膜を第2厚さと同様に薄く形成することが可能である。第2チャネル領域の上部の絶縁膜を薄く形成すると、低いゲート電圧でも第2チャネル領域に十分な濃度の電子の蓄積層が形成される。また、第1チャネル領域上では絶縁膜の厚さが変化しているが、第1チャネル領域ではヘテロ接合が形成されているので、絶縁膜の厚さに係らず、ゲート電圧オン時に第1チャネル領域には十分な濃度の2次元電子ガスが形成される。また、通常は、絶縁膜の厚さが変化している部分に電界が集中し易いが、第1チャネル領域の上部で絶縁膜の厚さを変化させると、第1チャネル領域の上部で電界が分散できるので、電界の集中を抑制することができる。
【0010】
上述したトランジスタにおいて、p型領域は、その下部に形成されているドリフト領域とその上部に形成されているチャネル領域との間を絶縁している。したがって、p型領域のみでドリフト領域とチャネル領域を絶縁する場合は、耐圧を確保するためにp型領域を厚くする必要がある。p型領域を厚くすると、アパーチャ部の表面に凹部が形成されるという問題が生じる。すなわち、図15に示すように、p型領域300は、ドリフト領域302上にエピタキシャル成長により形成される。p型領域300には、エッチングによってアパーチャ部304が形成される。アパーチャ部304を形成したら、図16に示すように、エピタキシャル成長によって、n型またはi型の半導体層306が形成される。アパーチャ部304が凹んでいるので、半導体層306の表面にも凹部308が形成される。次に、半導体層306はエッチバックされる。このとき、図17に示すように、p型領域300上とアパーチャ部304内に半導体層306を残存させる。p型領域300上に残存した半導体層306がチャネル領域となり、アパーチャ部304内に残存した半導体層306はドリフト領域302の一部となる。このとき、図17に示すように、アパーチャ部304の半導体層306の表面に凹部312が形成される。絶縁膜やゲート電極等は半導体層306の上部に形成されるので、半導体層306の表面に凹部312が形成されると、アパーチャ部304近傍で電界集中が生じたり、空乏層が薄くなって耐圧が低下する等の問題が生じる。
【0011】
したがって、上述したトランジスタは、p型領域の下部のドリフト領域とp型領域の間に、ドリフト領域より電気抵抗が高い高抵抗領域が形成されていることが好ましい。
【0012】
このトランジスタでは、p型領域と高抵抗領域の両方によって、チャネル領域とドリフト領域の間を絶縁している。高抵抗領域は絶縁性が高いので、p型領域を薄く形成することができる。したがって、トランジスタの製造時に、アパーチャ部の表面に凹部が形成されることが抑制される。
【図面の簡単な説明】
【0013】
【図1】第1実施例のトランジスタ10の断面図。
【図2】第1実施例のトランジスタ10のチャネル領域20近傍の拡大断面図。
【図3】第1実施例を変形したトランジスタの断面図。
【図4】図3のトランジスタのチャネル領域20近傍の拡大断面図。
【図5】第2実施例のトランジスタ110の断面図。
【図6】第2実施例のトランジスタ110のチャネル領域20近傍の拡大断面図。
【図7】比較例のトランジスタのチャネル領域20近傍の拡大断面図。
【図8】第3実施例のトランジスタ210の断面図。
【図9】第3実施例のトランジスタ210の製造過程を示す断面図。
【図10】第3実施例のトランジスタ210の製造過程を示す断面図。
【図11】第3実施例のトランジスタ210の製造過程を示す断面図。
【図12】第3実施例のトランジスタ210の製造過程を示す断面図。
【図13】第3実施例のトランジスタ210の製造過程を示す断面図。
【図14】第3実施例を変形したトランジスタの断面図。
【図15】p型領域が厚いトランジスタの製造過程の例を示す断面図。
【図16】p型領域が厚いトランジスタの製造過程の例を示す断面図。
【図17】p型領域が厚いトランジスタの製造過程の例を示す断面図。
【発明を実施するための形態】
【0014】
以下に説明するトランジスタの特徴について列記する。
(特徴1)ドレイン領域、ソース領域、及び、ドリフト領域は、n型のGaNにより形成されている。ドリフト領域のn型不純物濃度は、ドレイン領域及びソース領域より低い。
(特徴2)チャネル領域は、n−型、または、i型のGaNにより形成されている。チャネル領域がn−型の場合には、そのn型不純物濃度は、少なくともソース領域より低い。
(特徴3)p型領域は、GaNにより形成されている。
(特徴4)バリア領域は、チャネル領域よりエネルギーバンドギャップが広い材料により形成されている。より具体的には、バリア領域は、InxAlyGa1−x−yN(0≦x≦1,0≦y≦1,0≦1−x−y≦1)により形成されている。
(特徴5)ソース領域、チャネル領域、ドリフト領域、及び、ドレイン領域によって、ソース電極とドレイン電極の間の電流経路が形成されている。
【0015】
(第1実施例)
図1は、第1実施例に係るトランジスタ10の断面図を示している。トランジスタ10は、半導体基板12と、半導体基板12の下面に形成されているドレイン電極50と、半導体基板12の上面に形成されているソース電極60と、ゲート絶縁膜62と、ゲート電極64を備えている。
【0016】
半導体基板12には、ドレイン領域14、ドリフト領域16、p型領域18、チャネル領域20、バリア領域22、及び、ソース領域24が形成されている。
【0017】
ドレイン領域14は、半導体基板12の下面に臨む範囲に形成されている。ドレイン領域14は、高濃度にn型不純物を含有するGaNにより形成されており、ドレイン電極50とオーミック接触している。
【0018】
ドリフト領域16は、ドレイン領域14の上側に形成されている。ドリフト領域16は、低濃度にn型不純物を含有するGaNにより形成されている。ドリフト領域16の上側には、アパーチャ部17を除く範囲に、p型領域18が形成されている。p型領域18は、高濃度にp型不純物を含有するGaNにより形成されている。アパーチャ部17には、ドリフト領域16が伸びている。
【0019】
チャネル領域20は、p型領域18の上側に形成されている。チャネル領域20は、低濃度にn型不純物を含有するGaNにより形成されている。また、チャネル領域20とアパーチャ部17の上側には、バリア領域22が形成されている。バリア領域22は、InxAlyGa1−x−yNにより形成されている。上記の変数x及びyは、0≦x≦1、0≦y≦1、及び、0≦1−x−y≦1の関係を満たす。図2は、チャネル領域20の近傍の拡大図を示している。図1及び図2に示すように、バリア領域22は、チャネル領域20の一部の範囲20aとアパーチャ部17を覆っている。バリア領域22に覆われていない範囲20bでは、チャネル領域20はゲート絶縁膜62に接している。以下では、バリア領域22と接している範囲のチャネル領域20を第1チャネル領域20aといい、ゲート絶縁膜62に接している範囲のチャネル領域20を第2チャネル領域20bという。InxAlyGa1−x−yNはGaNよりもエネルギーバンドギャップが広い。したがって、バリア領域22(InxAlyGa1−x−yN層)は、GaN層(第1チャネル領域20a及びアパーチャ部17)に対してヘテロ接合されている。図2に示すように、第1チャネル領域20aは、アパーチャ部17と第2チャネル領域20bの間に形成されている。また、第2チャネル領域20bは、第1チャネル領域20aとソース領域24の間に形成されている。
【0020】
図1に示すように、ソース領域24は、p型領域18の上側、かつ、ソース電極60とチャネル領域20の間に形成されている。ソース領域24は、高濃度にn型不純物を含有するGaNにより形成されている。ソース領域24は、ソース電極60とオーミック接触している。
【0021】
ゲート絶縁膜62は、チャネル領域20、及び、バリア領域22の上面を覆っている。ゲート絶縁膜62上には、ゲート電極64が形成されている。ゲート電極64は、ゲート絶縁膜62を介して、チャネル領域20及びバリア領域22と対向している。言い換えると、第1チャネル領域20a上には、バリア領域22とゲート絶縁膜62とゲート電極64からなる積層構造が形成されている。第2チャネル領域20b上には、ゲート絶縁膜62とゲート電極64からなる積層構造が形成されている。
【0022】
次に、トランジスタ10の動作について説明する。トランジスタ10の使用時には、ドレイン電極50とソース電極60の間にドレイン電極50側をプラスとする電圧が印加される。ゲート電圧をオフしている状態においては、p型領域18からチャネル領域20中に空乏層が広がっている。このとき、第1チャネル領域20aはバリア領域22とヘテロ接合しているため、第1チャネル領域20aとバリア領域22との境界部近傍に低濃度に電子が存在していると考えられる。すなわち、第1チャネル領域20aは、完全には空乏化されていないと考えられる。一方、第2チャネル領域20bは、完全に空乏化されている。したがって、トランジスタ10はオフしている。
【0023】
ゲート電圧をオンすると、チャネル領域20内の上部に電子が引寄せられる。第1チャネル領域20aでは、その表層(バリア領域22との境界部近傍)に高濃度に電子が集まって、2次元電子ガスが形成される。第2チャネル領域20bでは、表層(ゲート絶縁膜62との境界部近傍)に電子が集まって、電子の蓄積層が形成される。第1チャネル領域20aの表層の2次元電子ガスと第2チャネル領域20bの表層の蓄積層によって、チャネルが形成される。したがって、ソース電極60から、ソース領域24、第2チャネル領域20b、第1チャネル領域20a、ドリフト領域16、ドレイン領域14を介して、ドレイン電極50に向かって電子が流れる。すなわち、トランジスタ10がオンする。
【0024】
以上に説明したように、第1実施例のトランジスタ10では、チャネル領域20が、直列に配置された第1チャネル領域20aと第2チャネル領域20bによって形成されている。第2チャネル領域20bの閾値電圧は2次元電子ガスの濃度に依存しないので、トランジスタ10の閾値電圧のばらつきは小さい。
また、チャネル領域20全体が低濃度のn型層により形成されているので、チャネル領域20中の不純物濃度は極めて低い。したがって、不純物によってチャネル中を移動する電子が散乱され難く、電子の移動度が非常に高い。特に、第1チャネル領域20aでは、高濃度の2次元電子ガスによりチャネルが形成されるので、電子の移動度が極めて高い。これによって、トランジスタ10のオン電圧の低減が実現されているとともに、トランジスタ10の高速動作が可能とされている。
【0025】
なお、上述した第1実施例のトランジスタ10では、第2チャネル領域20bがソース領域24に接していた。しかしながら、図3及び図4に示すように、ソース領域24に接する範囲のチャネル領域20上にもバリア領域22が形成されていてもよい。すなわち、図3及び図4のトランジスタでは、第2チャネル領域20bとソース領域24の間に、バリア領域22とヘテロ接合している第3チャネル領域20cが形成されている。このように、ヘテロ接合を有する第3チャネル領域をソース領域24に接続することで、ソース領域24とチャネル領域20の間の接触抵抗を低減することができる。
【0026】
(第2実施例)
次に、第2実施例のトランジスタ110について説明する。図5は、第2実施例のトランジスタ110の断面図を示している。図5に示すように、第2実施例のトランジスタ110では、ゲート絶縁膜62の厚さが位置によって異なる。その他の構成については、第1実施例のトランジスタ10と等しい。
【0027】
図6は、トランジスタ110のチャネル領域20近傍の拡大図を示している。図6に示すように、アパーチャ部17の上部のゲート絶縁膜62は厚く、その厚さは略一定である。第1チャネル領域20aの上部においては、ゲート絶縁膜62の厚さが変化している。アパーチャ部17に近い位置では、ゲート絶縁膜62の厚さは、アパーチャ部17の上部のゲート絶縁膜62と等しい。第2チャネル領域20bに近い位置では、ゲート絶縁膜62の厚さが、アパーチャ部17の上部のゲート絶縁膜62よりも薄い。第1チャネル領域20aと第2チャネル領域20bの間では、ゲート絶縁膜62の表面が第1チャネル領域20aから第2チャネル領域20bに向かって略水平に伸びている。したがって、第2チャネル領域20bの上部のゲート絶縁膜62の厚さは、第1チャネル領域20a上の絶縁膜62とバリア領域22を足した厚さと略等しい。第2チャネル領域20bの上部のゲート絶縁膜62は、アパーチャ部17の上部のゲート絶縁膜62よりも薄く、その厚さは略一定である。
【0028】
図5の点線112は、ゲート電圧オフ時における空乏層の分布を模式的に示している。アパーチャ部17の中央部は、p型領域18から離れているために、空乏層が広がり難い。このため、アパーチャ部17の中央部では、空乏層の厚みが薄くなる。しかしながら、トランジスタ110では、アパーチャ部17の上部のゲート絶縁膜62が厚いので、ゲート電極64とドリフト領域16の間の耐圧距離(ゲート絶縁膜62と空乏層の厚さ(図5の距離114))が確保されている。これによって、アパーチャ部17における絶縁耐圧が確保されている。
また、第2チャネル領域20bの上部においては、ゲート絶縁膜62が一定の厚さで薄く分布している。したがって、ゲート電圧のオン時に、第2チャネル領域20b中に十分な濃度を有する電子の蓄積層(チャネル)が形成される。
また、第1チャネル領域20aの上部では、ゲート絶縁膜62の厚さが変化している。すなわち、アパーチャ部17側ではゲート絶縁膜62が厚く、第2チャネル領域20b側ではゲート絶縁膜62が薄い。厚いゲート絶縁膜62の下部の第1チャネル領域20aでは、ゲート電圧のオン時に生じる電界が低くなる。しかしながら、第1チャネル領域20aはバリア領域22とヘテロ接合しており、低い電界でも十分な濃度の2次元電子ガスが生じる。したがって、ゲート電圧のオン時に、第1チャネル領域20a中に十分な濃度を有する2次元電子ガス(チャネル)が形成される。
【0029】
また、ゲート絶縁膜62の厚さを変化させると、その厚さを変化させた部分の近傍に電界が集中する場合がある。例えば、図7に示すように、アパーチャ部17の上部のゲート絶縁膜62のみを厚くし、第1チャネル領域20aの上部のゲート絶縁膜62の全体を薄く形成した場合を考える。図7の点線120は、ゲート電圧オフ時にこのトランジスタ中に生じる電界(等電位線)を示している。この場合、ゲート電極64の角部64aに電界が集中し、角部64aで絶縁破壊が生じやすい。図6の点線116は、ゲート電圧オフ時に、本実施例のトランジスタ110中に生じる電界(等電位線)を示している。図6に示すように、トランジスタ110では、ゲート絶縁膜62が第1チャネル領域20aの上部で厚さが変化しているため、等電位線が分散可能な領域が形成され、これによってゲート電極64の角部における電界集中が緩和されている。
【0030】
以上に説明したように、第2実施例のトランジスタ10では、アパーチャ部17の上部のゲート絶縁膜62が厚く、第1チャネル領域20aの上部においてゲート絶縁膜62の厚さが変化しており、第2チャネル領域20bの上部のゲート絶縁膜62が薄い。したがって、アパーチャ部17の耐圧が確保されるとともに、ゲート電極64の角部での電界集中が抑制される。また、このようにゲート絶縁膜62を形成しても、第1チャネル領域20aと第2チャネル領域20bの双方に十分な濃度の電子を有するチャネルが形成される。
また、アパーチャ部17の上部のゲート絶縁膜62が厚いので、ゲート電極64とドレイン電極50の間の静電容量が小さくなる。これによって、トランジスタ110のスイッチング速度が向上されている。
【0031】
なお、第2実施例のトランジスタ110では、第1チャネル領域20a上のゲート絶縁膜62の厚さが段差状に変化していたが、アパーチャ部17側から第2チャネル領域20b側に向かってゲート絶縁膜62の厚さが徐々に薄くなっていてもよい。
【0032】
(第3実施例)
次に、第3実施例のトランジスタ210について説明する。図8は、第3実施例のトランジスタ210の断面図を示している。図8に示すように、トランジスタ210では、p型領域18の下部(p型領域18とドリフト領域16の間)に、高抵抗領域220が形成されている。高抵抗領域220は、高濃度にAlを注入したGaNにより形成されており、電気抵抗が非常に高い。また、トランジスタ210では、p型領域18の厚さが非常に薄い。その他の構成については、第2実施例のトランジスタ110と略等しい。
【0033】
トランジスタ210では、p型領域18と高抵抗領域220によって、上部構造(ソース電極60、ソース領域24、及び、チャネル領域20)と高抵抗領域220の下部のドリフト領域16とを絶縁している。高抵抗領域220の絶縁性が高いので、p型領域18を薄くしても、上部構造とドリフト領域16の間の絶縁耐圧を確保することができる。
【0034】
また、トランジスタ210は、以下のように製造することができる。最初に、図9に示すように、ドリフト領域16上にp型領域18をエピタキシャル成長させる。p型領域18は、薄く形成する。次に、アパーチャ部17に相当する領域をマスクした状態でp型領域18の下部にAlを高濃度に注入して、図10に示すように高抵抗領域220を形成する。次に、p型領域18をエッチングして、図11に示すように、アパーチャ部17に相当する領域に開口230を形成する。p型領域18が薄いので、開口230は浅い。次に、図12に示すように、半導体基板上に、n−−GaN層240を成長させる。開口230が浅いので、n−−GaN層240の上面(開口230に対応する範囲)の凹部240aも非常に浅くなる。次に、n−−GaN層240をエッチバックして、図13に示すように、n−−GaN層240を薄く残存させる。エッチバック前の凹部240aが浅いので、エッチバック後に凹部240aは略消滅する。残存したn−−GaN層240が、アパーチャ部17内のドリフト領域16とチャネル領域20となる。その後、従来公知の方法によって残りの構造を形成することで、図8に示すトランジスタ210が製造される。
【0035】
以上に説明したように、第3実施例のトランジスタ210では、高抵抗領域220を形成するため、p型領域18を薄くすることができる。これによって、アパーチャ部17の上面に凹部が形成されることが防止されている。これによって、アパーチャ部17の耐圧が向上されている。
【0036】
なお、上述した第3実施例のトランジスタ210では、ソース領域24が高抵抗領域220に接するように形成されていた。しかしながら、図14に示すように、p型領域18によって、ソース領域24が高抵抗領域220から分離されていてもよい。図14のトランジスタも、第3実施例のトランジスタ210と同様の効果を得ることができる。
【0037】
なお、上述した第1〜第3実施例では、チャネル領域20がn−型であったが、i型であってもよい。
【0038】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【0039】
10:トランジスタ
12:半導体基板
14:ドレイン領域
16:ドリフト領域
17:アパーチャ部
18:p型領域
20:チャネル領域
20a:第1チャネル領域
20b:第2チャネル領域
22:バリア領域
24:ソース領域
50:ドレイン電極
60:ソース電極
62:ゲート絶縁膜
64:ゲート電極
【技術分野】
【0001】
本発明はトランジスタに関する。特に、ヘテロ接合により形成される2次元電子ガスをチャネルとして利用するトランジスタに関する。
【背景技術】
【0002】
特許文献1の図3には、HEMT(High Electron Mobility Transistor)が開示されている。このHEMTは、GaN層とAlGaN層とのヘテロ接合によって生じる2次元電子ガスをチャネルとして用いる。このHEMTでは、チャネルとなるGaN層(以下では、チャネルGaN層という)に隣接する位置にp型のGaN層が形成されている。ゲート電圧をオフしている状態においては、p型GaN層からチャネルGaN層中に空乏層が広がり、2次元電子ガスが消失している。したがって、ゲート電圧をオフしている状態においては、HEMTはオフしている。ゲート電圧をオンすると、ヘテロ接合部に電子が引寄せられて、2次元電子ガスが形成される。これによって、HEMTはオンする。このように、特許文献1の技術は、チャネルGaN層に隣接する位置にp型GaN層を形成することによって、ノーマリーオフ型のHEMTを実現している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2007−273856号
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述したように、特許文献1の技術は、p型GaN層からチャネルGaN層中に空乏層を伸展させることによって、ゲート電圧を印加していないときに2次元電子ガスを消失させている。特許文献1のHEMTのゲート閾値電圧は、チャネルGaN層のキャリア濃度、チャネルGaN層の厚さ、AlGaN層とチャネルGaN層の間に発生する2次元電子ガスの濃度、ゲート絶縁層の厚さで決まる。これらの要因のうち、2次元電子ガスの濃度はばらつきが大きく、ゲート閾値電圧の制御が非常に難しい。このように、従来のノーマリーオフ型のHEMTは、ゲート閾値電圧のばらつきが大きいという問題があった。
【課題を解決するための手段】
【0005】
本明細書に開示するトランジスタは、p型領域と、チャネル領域と、バリア領域と、絶縁膜と、ゲート電極を備えている。チャネル領域は、n型またはi型であり、p型領域の表面に接しており、第1チャネル領域と第2チャネル領域を有している。バリア領域は、第1チャネル領域の表面とヘテロ接合している。絶縁膜は、第2チャネル領域の表面、及び、バリア領域の表面に接している。ゲート電極は、絶縁膜を介して第2チャネル領域及びバリア領域に対向している。第1チャネル領域と第2チャネル領域は、電流経路において直列に配置されている。
【0006】
このトランジスタでは、チャネル領域に第1チャネル領域と第2チャネル領域が形成されている。第1チャネル領域の表面には、バリア領域と絶縁膜とゲート電極の積層構造が形成されている。第2チャネル領域の表面には、絶縁膜とゲート電極の積層構造が形成されている。ゲート電圧をオフすると、p型領域からチャネル領域内に空乏層が伸び、トランジスタがオフする。このとき、第2チャネル領域の表面にはバリア領域が形成されていないので、第2チャネル領域が完全に空乏化される。このように、第2チャネル領域が完全に空乏化することでトランジスタがオフするので、第1チャネル領域の2次元電子ガスの濃度以外の要因によりゲート閾値電圧が決定される。ばらつきの大きな2次元電子ガスの濃度がゲート閾値電圧に影響しないので、このトランジスタはゲート閾値電圧のばらつきが小さい。
また、ゲート電圧をオンすると、第1チャネル領域ではバリア領域とのヘテロ接合部近傍に2次元電子ガスが形成され、第2チャネル領域では絶縁膜との接触部近傍に電子の蓄積層が形成される。これらの2次元電子ガスと蓄積層によってチャネルが形成されるので、トランジスタがオンする。
上述したように、チャネル領域は、オフ時には隣接するp型領域によって空乏化され、オン時にはゲート電極からの電界によってチャネルが形成される。このため、チャネル領域に高いキャリア濃度は必要とされず、チャネル領域に含有される不純物の濃度を低くすることができる。このため、トランジスタがオンしたときにチャネルを流れる電子の移動度が高い。特に、第1チャネル領域には高濃度の2次元電子ガスが形成されるので、第1チャネル領域では電子の移動度はより高い。したがって、このトランジスタは高速かつ低損失で動作することができる。
【0007】
上述したトランジスタは、ドリフト領域と、ソース領域と、ドレイン領域をさらに有していることが好ましい。ドリフト領域は、n型またはi型であることが好ましい。また、ドリフト領域は、p型領域の下部及びp型領域の側方のアパーチャ部内に形成されており、アパーチャ部においてチャネル領域の一端に接続されていることが好ましい。ソース領域は、チャネル領域の他端に接続されていることが好ましい。ドレイン領域は、ドリフト領域の下部に形成されていることが好ましい。
【0008】
上述したトランジスタは、ドリフト領域が、アパーチャ部において第1チャネル領域に接続されていることが好ましい。また、ソース領域は、第2チャネル領域に接続されていることが好ましい。アパーチャ部の上部には、バリア領域と絶縁膜とゲート電極の積層構造が形成されていることが好ましい。そして、アパーチャ部の上部の絶縁膜の厚さが第1厚さであり、第1チャネル領域の上部の絶縁膜の厚さが、アパーチャ部側では第1厚さであり、第2チャネル領域側では第1厚さより薄い第2厚さであることが好ましい。
【0009】
このトランジスタでは、第1チャネル領域の上部からアパーチャ部の上部にまたがって、バリア領域と絶縁膜とゲート電極の積層構造が形成されている。アパーチャ部にはp型領域が存在していないので、空乏層が広がり難い。したがって、ゲート電圧のオフ時に、アパーチャ部において空乏層の厚さが薄くなる。しかしながら、このトランジスタではアパーチャ部の上部の絶縁膜が厚く、これによって、アパーチャ部における耐圧(ゲート電極とアパーチャ部の下側のドリフト領域との間の耐圧)が確保されている。また、第1チャネル領域の上部の絶縁膜の厚さが、アパーチャ部側では第1厚さであり、第2チャネル領域側では第1厚さより薄い第2厚さである。したがって、第2チャネル領域の上部の絶縁膜を第2厚さと同様に薄く形成することが可能である。第2チャネル領域の上部の絶縁膜を薄く形成すると、低いゲート電圧でも第2チャネル領域に十分な濃度の電子の蓄積層が形成される。また、第1チャネル領域上では絶縁膜の厚さが変化しているが、第1チャネル領域ではヘテロ接合が形成されているので、絶縁膜の厚さに係らず、ゲート電圧オン時に第1チャネル領域には十分な濃度の2次元電子ガスが形成される。また、通常は、絶縁膜の厚さが変化している部分に電界が集中し易いが、第1チャネル領域の上部で絶縁膜の厚さを変化させると、第1チャネル領域の上部で電界が分散できるので、電界の集中を抑制することができる。
【0010】
上述したトランジスタにおいて、p型領域は、その下部に形成されているドリフト領域とその上部に形成されているチャネル領域との間を絶縁している。したがって、p型領域のみでドリフト領域とチャネル領域を絶縁する場合は、耐圧を確保するためにp型領域を厚くする必要がある。p型領域を厚くすると、アパーチャ部の表面に凹部が形成されるという問題が生じる。すなわち、図15に示すように、p型領域300は、ドリフト領域302上にエピタキシャル成長により形成される。p型領域300には、エッチングによってアパーチャ部304が形成される。アパーチャ部304を形成したら、図16に示すように、エピタキシャル成長によって、n型またはi型の半導体層306が形成される。アパーチャ部304が凹んでいるので、半導体層306の表面にも凹部308が形成される。次に、半導体層306はエッチバックされる。このとき、図17に示すように、p型領域300上とアパーチャ部304内に半導体層306を残存させる。p型領域300上に残存した半導体層306がチャネル領域となり、アパーチャ部304内に残存した半導体層306はドリフト領域302の一部となる。このとき、図17に示すように、アパーチャ部304の半導体層306の表面に凹部312が形成される。絶縁膜やゲート電極等は半導体層306の上部に形成されるので、半導体層306の表面に凹部312が形成されると、アパーチャ部304近傍で電界集中が生じたり、空乏層が薄くなって耐圧が低下する等の問題が生じる。
【0011】
したがって、上述したトランジスタは、p型領域の下部のドリフト領域とp型領域の間に、ドリフト領域より電気抵抗が高い高抵抗領域が形成されていることが好ましい。
【0012】
このトランジスタでは、p型領域と高抵抗領域の両方によって、チャネル領域とドリフト領域の間を絶縁している。高抵抗領域は絶縁性が高いので、p型領域を薄く形成することができる。したがって、トランジスタの製造時に、アパーチャ部の表面に凹部が形成されることが抑制される。
【図面の簡単な説明】
【0013】
【図1】第1実施例のトランジスタ10の断面図。
【図2】第1実施例のトランジスタ10のチャネル領域20近傍の拡大断面図。
【図3】第1実施例を変形したトランジスタの断面図。
【図4】図3のトランジスタのチャネル領域20近傍の拡大断面図。
【図5】第2実施例のトランジスタ110の断面図。
【図6】第2実施例のトランジスタ110のチャネル領域20近傍の拡大断面図。
【図7】比較例のトランジスタのチャネル領域20近傍の拡大断面図。
【図8】第3実施例のトランジスタ210の断面図。
【図9】第3実施例のトランジスタ210の製造過程を示す断面図。
【図10】第3実施例のトランジスタ210の製造過程を示す断面図。
【図11】第3実施例のトランジスタ210の製造過程を示す断面図。
【図12】第3実施例のトランジスタ210の製造過程を示す断面図。
【図13】第3実施例のトランジスタ210の製造過程を示す断面図。
【図14】第3実施例を変形したトランジスタの断面図。
【図15】p型領域が厚いトランジスタの製造過程の例を示す断面図。
【図16】p型領域が厚いトランジスタの製造過程の例を示す断面図。
【図17】p型領域が厚いトランジスタの製造過程の例を示す断面図。
【発明を実施するための形態】
【0014】
以下に説明するトランジスタの特徴について列記する。
(特徴1)ドレイン領域、ソース領域、及び、ドリフト領域は、n型のGaNにより形成されている。ドリフト領域のn型不純物濃度は、ドレイン領域及びソース領域より低い。
(特徴2)チャネル領域は、n−型、または、i型のGaNにより形成されている。チャネル領域がn−型の場合には、そのn型不純物濃度は、少なくともソース領域より低い。
(特徴3)p型領域は、GaNにより形成されている。
(特徴4)バリア領域は、チャネル領域よりエネルギーバンドギャップが広い材料により形成されている。より具体的には、バリア領域は、InxAlyGa1−x−yN(0≦x≦1,0≦y≦1,0≦1−x−y≦1)により形成されている。
(特徴5)ソース領域、チャネル領域、ドリフト領域、及び、ドレイン領域によって、ソース電極とドレイン電極の間の電流経路が形成されている。
【0015】
(第1実施例)
図1は、第1実施例に係るトランジスタ10の断面図を示している。トランジスタ10は、半導体基板12と、半導体基板12の下面に形成されているドレイン電極50と、半導体基板12の上面に形成されているソース電極60と、ゲート絶縁膜62と、ゲート電極64を備えている。
【0016】
半導体基板12には、ドレイン領域14、ドリフト領域16、p型領域18、チャネル領域20、バリア領域22、及び、ソース領域24が形成されている。
【0017】
ドレイン領域14は、半導体基板12の下面に臨む範囲に形成されている。ドレイン領域14は、高濃度にn型不純物を含有するGaNにより形成されており、ドレイン電極50とオーミック接触している。
【0018】
ドリフト領域16は、ドレイン領域14の上側に形成されている。ドリフト領域16は、低濃度にn型不純物を含有するGaNにより形成されている。ドリフト領域16の上側には、アパーチャ部17を除く範囲に、p型領域18が形成されている。p型領域18は、高濃度にp型不純物を含有するGaNにより形成されている。アパーチャ部17には、ドリフト領域16が伸びている。
【0019】
チャネル領域20は、p型領域18の上側に形成されている。チャネル領域20は、低濃度にn型不純物を含有するGaNにより形成されている。また、チャネル領域20とアパーチャ部17の上側には、バリア領域22が形成されている。バリア領域22は、InxAlyGa1−x−yNにより形成されている。上記の変数x及びyは、0≦x≦1、0≦y≦1、及び、0≦1−x−y≦1の関係を満たす。図2は、チャネル領域20の近傍の拡大図を示している。図1及び図2に示すように、バリア領域22は、チャネル領域20の一部の範囲20aとアパーチャ部17を覆っている。バリア領域22に覆われていない範囲20bでは、チャネル領域20はゲート絶縁膜62に接している。以下では、バリア領域22と接している範囲のチャネル領域20を第1チャネル領域20aといい、ゲート絶縁膜62に接している範囲のチャネル領域20を第2チャネル領域20bという。InxAlyGa1−x−yNはGaNよりもエネルギーバンドギャップが広い。したがって、バリア領域22(InxAlyGa1−x−yN層)は、GaN層(第1チャネル領域20a及びアパーチャ部17)に対してヘテロ接合されている。図2に示すように、第1チャネル領域20aは、アパーチャ部17と第2チャネル領域20bの間に形成されている。また、第2チャネル領域20bは、第1チャネル領域20aとソース領域24の間に形成されている。
【0020】
図1に示すように、ソース領域24は、p型領域18の上側、かつ、ソース電極60とチャネル領域20の間に形成されている。ソース領域24は、高濃度にn型不純物を含有するGaNにより形成されている。ソース領域24は、ソース電極60とオーミック接触している。
【0021】
ゲート絶縁膜62は、チャネル領域20、及び、バリア領域22の上面を覆っている。ゲート絶縁膜62上には、ゲート電極64が形成されている。ゲート電極64は、ゲート絶縁膜62を介して、チャネル領域20及びバリア領域22と対向している。言い換えると、第1チャネル領域20a上には、バリア領域22とゲート絶縁膜62とゲート電極64からなる積層構造が形成されている。第2チャネル領域20b上には、ゲート絶縁膜62とゲート電極64からなる積層構造が形成されている。
【0022】
次に、トランジスタ10の動作について説明する。トランジスタ10の使用時には、ドレイン電極50とソース電極60の間にドレイン電極50側をプラスとする電圧が印加される。ゲート電圧をオフしている状態においては、p型領域18からチャネル領域20中に空乏層が広がっている。このとき、第1チャネル領域20aはバリア領域22とヘテロ接合しているため、第1チャネル領域20aとバリア領域22との境界部近傍に低濃度に電子が存在していると考えられる。すなわち、第1チャネル領域20aは、完全には空乏化されていないと考えられる。一方、第2チャネル領域20bは、完全に空乏化されている。したがって、トランジスタ10はオフしている。
【0023】
ゲート電圧をオンすると、チャネル領域20内の上部に電子が引寄せられる。第1チャネル領域20aでは、その表層(バリア領域22との境界部近傍)に高濃度に電子が集まって、2次元電子ガスが形成される。第2チャネル領域20bでは、表層(ゲート絶縁膜62との境界部近傍)に電子が集まって、電子の蓄積層が形成される。第1チャネル領域20aの表層の2次元電子ガスと第2チャネル領域20bの表層の蓄積層によって、チャネルが形成される。したがって、ソース電極60から、ソース領域24、第2チャネル領域20b、第1チャネル領域20a、ドリフト領域16、ドレイン領域14を介して、ドレイン電極50に向かって電子が流れる。すなわち、トランジスタ10がオンする。
【0024】
以上に説明したように、第1実施例のトランジスタ10では、チャネル領域20が、直列に配置された第1チャネル領域20aと第2チャネル領域20bによって形成されている。第2チャネル領域20bの閾値電圧は2次元電子ガスの濃度に依存しないので、トランジスタ10の閾値電圧のばらつきは小さい。
また、チャネル領域20全体が低濃度のn型層により形成されているので、チャネル領域20中の不純物濃度は極めて低い。したがって、不純物によってチャネル中を移動する電子が散乱され難く、電子の移動度が非常に高い。特に、第1チャネル領域20aでは、高濃度の2次元電子ガスによりチャネルが形成されるので、電子の移動度が極めて高い。これによって、トランジスタ10のオン電圧の低減が実現されているとともに、トランジスタ10の高速動作が可能とされている。
【0025】
なお、上述した第1実施例のトランジスタ10では、第2チャネル領域20bがソース領域24に接していた。しかしながら、図3及び図4に示すように、ソース領域24に接する範囲のチャネル領域20上にもバリア領域22が形成されていてもよい。すなわち、図3及び図4のトランジスタでは、第2チャネル領域20bとソース領域24の間に、バリア領域22とヘテロ接合している第3チャネル領域20cが形成されている。このように、ヘテロ接合を有する第3チャネル領域をソース領域24に接続することで、ソース領域24とチャネル領域20の間の接触抵抗を低減することができる。
【0026】
(第2実施例)
次に、第2実施例のトランジスタ110について説明する。図5は、第2実施例のトランジスタ110の断面図を示している。図5に示すように、第2実施例のトランジスタ110では、ゲート絶縁膜62の厚さが位置によって異なる。その他の構成については、第1実施例のトランジスタ10と等しい。
【0027】
図6は、トランジスタ110のチャネル領域20近傍の拡大図を示している。図6に示すように、アパーチャ部17の上部のゲート絶縁膜62は厚く、その厚さは略一定である。第1チャネル領域20aの上部においては、ゲート絶縁膜62の厚さが変化している。アパーチャ部17に近い位置では、ゲート絶縁膜62の厚さは、アパーチャ部17の上部のゲート絶縁膜62と等しい。第2チャネル領域20bに近い位置では、ゲート絶縁膜62の厚さが、アパーチャ部17の上部のゲート絶縁膜62よりも薄い。第1チャネル領域20aと第2チャネル領域20bの間では、ゲート絶縁膜62の表面が第1チャネル領域20aから第2チャネル領域20bに向かって略水平に伸びている。したがって、第2チャネル領域20bの上部のゲート絶縁膜62の厚さは、第1チャネル領域20a上の絶縁膜62とバリア領域22を足した厚さと略等しい。第2チャネル領域20bの上部のゲート絶縁膜62は、アパーチャ部17の上部のゲート絶縁膜62よりも薄く、その厚さは略一定である。
【0028】
図5の点線112は、ゲート電圧オフ時における空乏層の分布を模式的に示している。アパーチャ部17の中央部は、p型領域18から離れているために、空乏層が広がり難い。このため、アパーチャ部17の中央部では、空乏層の厚みが薄くなる。しかしながら、トランジスタ110では、アパーチャ部17の上部のゲート絶縁膜62が厚いので、ゲート電極64とドリフト領域16の間の耐圧距離(ゲート絶縁膜62と空乏層の厚さ(図5の距離114))が確保されている。これによって、アパーチャ部17における絶縁耐圧が確保されている。
また、第2チャネル領域20bの上部においては、ゲート絶縁膜62が一定の厚さで薄く分布している。したがって、ゲート電圧のオン時に、第2チャネル領域20b中に十分な濃度を有する電子の蓄積層(チャネル)が形成される。
また、第1チャネル領域20aの上部では、ゲート絶縁膜62の厚さが変化している。すなわち、アパーチャ部17側ではゲート絶縁膜62が厚く、第2チャネル領域20b側ではゲート絶縁膜62が薄い。厚いゲート絶縁膜62の下部の第1チャネル領域20aでは、ゲート電圧のオン時に生じる電界が低くなる。しかしながら、第1チャネル領域20aはバリア領域22とヘテロ接合しており、低い電界でも十分な濃度の2次元電子ガスが生じる。したがって、ゲート電圧のオン時に、第1チャネル領域20a中に十分な濃度を有する2次元電子ガス(チャネル)が形成される。
【0029】
また、ゲート絶縁膜62の厚さを変化させると、その厚さを変化させた部分の近傍に電界が集中する場合がある。例えば、図7に示すように、アパーチャ部17の上部のゲート絶縁膜62のみを厚くし、第1チャネル領域20aの上部のゲート絶縁膜62の全体を薄く形成した場合を考える。図7の点線120は、ゲート電圧オフ時にこのトランジスタ中に生じる電界(等電位線)を示している。この場合、ゲート電極64の角部64aに電界が集中し、角部64aで絶縁破壊が生じやすい。図6の点線116は、ゲート電圧オフ時に、本実施例のトランジスタ110中に生じる電界(等電位線)を示している。図6に示すように、トランジスタ110では、ゲート絶縁膜62が第1チャネル領域20aの上部で厚さが変化しているため、等電位線が分散可能な領域が形成され、これによってゲート電極64の角部における電界集中が緩和されている。
【0030】
以上に説明したように、第2実施例のトランジスタ10では、アパーチャ部17の上部のゲート絶縁膜62が厚く、第1チャネル領域20aの上部においてゲート絶縁膜62の厚さが変化しており、第2チャネル領域20bの上部のゲート絶縁膜62が薄い。したがって、アパーチャ部17の耐圧が確保されるとともに、ゲート電極64の角部での電界集中が抑制される。また、このようにゲート絶縁膜62を形成しても、第1チャネル領域20aと第2チャネル領域20bの双方に十分な濃度の電子を有するチャネルが形成される。
また、アパーチャ部17の上部のゲート絶縁膜62が厚いので、ゲート電極64とドレイン電極50の間の静電容量が小さくなる。これによって、トランジスタ110のスイッチング速度が向上されている。
【0031】
なお、第2実施例のトランジスタ110では、第1チャネル領域20a上のゲート絶縁膜62の厚さが段差状に変化していたが、アパーチャ部17側から第2チャネル領域20b側に向かってゲート絶縁膜62の厚さが徐々に薄くなっていてもよい。
【0032】
(第3実施例)
次に、第3実施例のトランジスタ210について説明する。図8は、第3実施例のトランジスタ210の断面図を示している。図8に示すように、トランジスタ210では、p型領域18の下部(p型領域18とドリフト領域16の間)に、高抵抗領域220が形成されている。高抵抗領域220は、高濃度にAlを注入したGaNにより形成されており、電気抵抗が非常に高い。また、トランジスタ210では、p型領域18の厚さが非常に薄い。その他の構成については、第2実施例のトランジスタ110と略等しい。
【0033】
トランジスタ210では、p型領域18と高抵抗領域220によって、上部構造(ソース電極60、ソース領域24、及び、チャネル領域20)と高抵抗領域220の下部のドリフト領域16とを絶縁している。高抵抗領域220の絶縁性が高いので、p型領域18を薄くしても、上部構造とドリフト領域16の間の絶縁耐圧を確保することができる。
【0034】
また、トランジスタ210は、以下のように製造することができる。最初に、図9に示すように、ドリフト領域16上にp型領域18をエピタキシャル成長させる。p型領域18は、薄く形成する。次に、アパーチャ部17に相当する領域をマスクした状態でp型領域18の下部にAlを高濃度に注入して、図10に示すように高抵抗領域220を形成する。次に、p型領域18をエッチングして、図11に示すように、アパーチャ部17に相当する領域に開口230を形成する。p型領域18が薄いので、開口230は浅い。次に、図12に示すように、半導体基板上に、n−−GaN層240を成長させる。開口230が浅いので、n−−GaN層240の上面(開口230に対応する範囲)の凹部240aも非常に浅くなる。次に、n−−GaN層240をエッチバックして、図13に示すように、n−−GaN層240を薄く残存させる。エッチバック前の凹部240aが浅いので、エッチバック後に凹部240aは略消滅する。残存したn−−GaN層240が、アパーチャ部17内のドリフト領域16とチャネル領域20となる。その後、従来公知の方法によって残りの構造を形成することで、図8に示すトランジスタ210が製造される。
【0035】
以上に説明したように、第3実施例のトランジスタ210では、高抵抗領域220を形成するため、p型領域18を薄くすることができる。これによって、アパーチャ部17の上面に凹部が形成されることが防止されている。これによって、アパーチャ部17の耐圧が向上されている。
【0036】
なお、上述した第3実施例のトランジスタ210では、ソース領域24が高抵抗領域220に接するように形成されていた。しかしながら、図14に示すように、p型領域18によって、ソース領域24が高抵抗領域220から分離されていてもよい。図14のトランジスタも、第3実施例のトランジスタ210と同様の効果を得ることができる。
【0037】
なお、上述した第1〜第3実施例では、チャネル領域20がn−型であったが、i型であってもよい。
【0038】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【0039】
10:トランジスタ
12:半導体基板
14:ドレイン領域
16:ドリフト領域
17:アパーチャ部
18:p型領域
20:チャネル領域
20a:第1チャネル領域
20b:第2チャネル領域
22:バリア領域
24:ソース領域
50:ドレイン電極
60:ソース電極
62:ゲート絶縁膜
64:ゲート電極
【特許請求の範囲】
【請求項1】
p型領域と、
n型またはi型であり、p型領域の表面に接しており、第1チャネル領域と第2チャネル領域を有しているチャネル領域と、
第1チャネル領域の表面とヘテロ接合しているバリア領域と、
第2チャネル領域の表面、及び、バリア領域の表面に接している絶縁膜と、
絶縁膜を介して第2チャネル領域及びバリア領域に対向しているゲート電極、
を備えており、
第1チャネル領域と第2チャネル領域が、電流経路において直列に配置されていることを特徴とするトランジスタ。
【請求項2】
ドリフト領域と、ソース領域と、ドレイン領域をさらに有し、
ドリフト領域が、n型であり、p型領域の下部及びp型領域の側方のアパーチャ部内に形成されており、アパーチャ部においてチャネル領域の一端に接続されており、
ソース領域が、チャネル領域の他端に接続されており、
ドレイン領域が、ドリフト領域の下部に形成されている、
ことを特徴とする請求項1に記載のトランジスタ。
【請求項3】
ドリフト領域が、アパーチャ部において第1チャネル領域に接続されており、
ソース領域が、第2チャネル領域に接続されており、
アパーチャ部の上部に、バリア領域と絶縁膜とゲート電極の積層構造が形成されており、
アパーチャ部の上部の絶縁膜の厚さが第1厚さであり、
第1チャネル領域の上部の絶縁膜の厚さが、アパーチャ部側では第1厚さであり、第2チャネル領域側では第1厚さより薄い第2厚さである、
ことを特徴とする請求項2に記載のトランジスタ。
【請求項4】
p型領域の下部のドリフト領域とp型領域の間に、ドリフト領域より電気抵抗が高い高抵抗領域が形成されていることを特徴とする請求項2または3に記載のトランジスタ。
【請求項1】
p型領域と、
n型またはi型であり、p型領域の表面に接しており、第1チャネル領域と第2チャネル領域を有しているチャネル領域と、
第1チャネル領域の表面とヘテロ接合しているバリア領域と、
第2チャネル領域の表面、及び、バリア領域の表面に接している絶縁膜と、
絶縁膜を介して第2チャネル領域及びバリア領域に対向しているゲート電極、
を備えており、
第1チャネル領域と第2チャネル領域が、電流経路において直列に配置されていることを特徴とするトランジスタ。
【請求項2】
ドリフト領域と、ソース領域と、ドレイン領域をさらに有し、
ドリフト領域が、n型であり、p型領域の下部及びp型領域の側方のアパーチャ部内に形成されており、アパーチャ部においてチャネル領域の一端に接続されており、
ソース領域が、チャネル領域の他端に接続されており、
ドレイン領域が、ドリフト領域の下部に形成されている、
ことを特徴とする請求項1に記載のトランジスタ。
【請求項3】
ドリフト領域が、アパーチャ部において第1チャネル領域に接続されており、
ソース領域が、第2チャネル領域に接続されており、
アパーチャ部の上部に、バリア領域と絶縁膜とゲート電極の積層構造が形成されており、
アパーチャ部の上部の絶縁膜の厚さが第1厚さであり、
第1チャネル領域の上部の絶縁膜の厚さが、アパーチャ部側では第1厚さであり、第2チャネル領域側では第1厚さより薄い第2厚さである、
ことを特徴とする請求項2に記載のトランジスタ。
【請求項4】
p型領域の下部のドリフト領域とp型領域の間に、ドリフト領域より電気抵抗が高い高抵抗領域が形成されていることを特徴とする請求項2または3に記載のトランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2010−45364(P2010−45364A)
【公開日】平成22年2月25日(2010.2.25)
【国際特許分類】
【出願番号】特願2009−186950(P2009−186950)
【出願日】平成21年8月12日(2009.8.12)
【出願人】(000003207)トヨタ自動車株式会社 (59,920)
【出願人】(000003609)株式会社豊田中央研究所 (4,200)
【出願人】(591117594)レンセラー・ポリテクニック・インスティチュート (6)
【氏名又は名称原語表記】RENSSELAER POLYTECHNIC INSTITUTE
【Fターム(参考)】
【公開日】平成22年2月25日(2010.2.25)
【国際特許分類】
【出願日】平成21年8月12日(2009.8.12)
【出願人】(000003207)トヨタ自動車株式会社 (59,920)
【出願人】(000003609)株式会社豊田中央研究所 (4,200)
【出願人】(591117594)レンセラー・ポリテクニック・インスティチュート (6)
【氏名又は名称原語表記】RENSSELAER POLYTECHNIC INSTITUTE
【Fターム(参考)】
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