横型接合型電界効果トランジスタ
【課題】オフ動作時におけるリーク電流の発生を抑制できる横型接合型電界効果トランジスタを提供する。
【解決手段】p-エピタキシャル層3上に、n型エピタキシャル層4とゲート領域5とが順に形成されている。ゲート電極12aはゲート領域5に電気的に接続され、ソース電極12bおよびドレイン電極12cは、ゲート電極12aを挟むように互いに間隔を置いて配されている。制御電極12dは、オフ動作時においてp-エピタキシャル層3とn型エピタキシャル層4とが逆バイアス状態となるような電圧をp-エピタキシャル層3に印加するためのものである。
【解決手段】p-エピタキシャル層3上に、n型エピタキシャル層4とゲート領域5とが順に形成されている。ゲート電極12aはゲート領域5に電気的に接続され、ソース電極12bおよびドレイン電極12cは、ゲート電極12aを挟むように互いに間隔を置いて配されている。制御電極12dは、オフ動作時においてp-エピタキシャル層3とn型エピタキシャル層4とが逆バイアス状態となるような電圧をp-エピタキシャル層3に印加するためのものである。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、横型接合型電界効果トランジスタに関し、より特定的には、オフ動作時におけるリーク電流を低減可能とする横型接合型電界効果トランジスタの構造に関する。
【背景技術】
【0002】
接合型電界効果トランジスタ(以下、JFET(Junction Field Effect Transistor)と称する)は、キャリアが通過するチャネル領域の側部に設けられたpn接合に、ゲート電極から逆バイアス電圧を印加することにより、pn接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行う。このうち、横型JFETは、チャネル領域においてキャリアが素子表面に平行に移動するものをいう。
【0003】
チャネルのキャリアは電子(n型)でも正孔(p型)でもよいが、通常、半導体基板にSiCを用いるJFETにおいては、チャネル領域をn型不純物領域とすることが多いため、以後の説明では便宜上、チャネルのキャリアは電子、したがってチャネル領域はn型不純物領域として話を進めるが、チャネル領域をp型不純物領域とする場合もあることは言うまでもない。
【0004】
このような横型JFETの一例は、たとえば特開2003−68762号公報に開示されている。
【0005】
図14は、上記公報に開示された従来の横型JFETの構成を示す概略断面図である。図14を参照して、SiC単結晶基板101の上にはp-エピタキシャル層103が設けられている。このp-エピタキシャル層103の上には、p-エピタキシャル層103よりも高い不純物濃度を有するn型エピタキシャル層104が設けられている。このn型エピタキシャル層104の上には、p型エピタキシャル層109が設けられている。
【0006】
このp型エピタキシャル層109の中には、互いに所定の間隔を隔てて、n型エピタキシャル層104よりも高い不純物濃度を有するn+ソース領域106およびn+ドレイン領域107が設けられている。また、n+ソース領域106およびn+ドレイン領域107の間に、n型エピタキシャル層104よりも高い不純物濃度を有するp+ゲート領域105が設けられている。
【0007】
p+ゲート領域105、n+ソース領域106およびn+ドレイン領域107の表面には、それぞれゲート電極112a、ソース電極112b、ドレイン電極122cが設けられている。なお、n+ソース領域106の横には、p-エピタキシャル層103に達するp+半導体層108が形成されており、このp+半導体層108にはソース電極112bが電気的に接続されている。
【0008】
この横型JFETにおいては、p+ゲート領域105はn型エピタキシャル層104よりも高い不純物濃度を有している。これにより、この横型JFETは、p+ゲート領域105とn型エピタキシャル層104とのpn接合部への逆バイアス電圧の印加により空乏層がチャネルに向けて拡大する構成となっている。空乏層がチャネルを塞いだとき、電流がチャネルを通過することができないため、オフ状態となる。このため、逆バイアス電圧の大きさを加減することにより、空乏層がチャネル領域を遮断するか否かを制御することが可能となる。この結果、たとえば、ゲート・ソース間の逆バイアス電圧を加減することにより、電流のオン・オフ制御を行なうことが可能となる。
【特許文献1】特開2003−68762号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、上記の横型JFETにおいては、チャネルの下のp-エピタキシャル層103を通るリーク電流が発生するという問題点があった。
【0010】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、オフ動作時におけるリーク電流の発生を抑制できる横型接合型電界効果トランジスタを提供することである。
【課題を解決するための手段】
【0011】
本発明の横型接合型電界効果トランジスタは、第1導電型の耐圧保持領域と、第2導電型のチャネル領域と、第1導電型のゲート領域と、ゲート電極と、ソース電極およびドレイン電極と、制御電極とを備えている。チャネル領域は、耐圧保持領域上に形成されている。ゲート領域は、チャネル領域上に形成されている。ゲート電極は、ゲート領域に電気的に接続されている。ソース電極およびドレイン電極は、ゲート電極を挟むように互いに間隔を置いて配され、かつチャネル領域に電気的に接続されている。制御電極は、オフ動作時において耐圧保持領域とチャネル領域とが逆バイアス状態となるような電圧を耐圧保持領域に印加するためのものである。
【0012】
本発明の横型接合型電界効果トランジスタによれば、オフ動作時において耐圧保持領域とチャネル領域とが逆バイアス状態となるような電圧が制御電極によって印加される。これにより、オフ動作時において耐圧保持領域の電位がチャネル領域の電位に対して高くなるため、チャネル領域と耐圧保持領域との間の電位障壁が高くなる。このため、チャネル領域内のキャリアがその電位障壁を乗り越えて耐圧保持領域に達することが困難となり、チャネル領域と耐圧保持領域との間のリーク電流の発生を抑制することができる。したがって、耐圧を向上させることができる。
【0013】
上記の横型接合型電界効果トランジスタにおいて好ましくは、制御電極にゲート電極と同じ電位が印加されるように構成されている。
【0014】
このように制御電極にゲート電極と同じ電位が印加された場合にも、耐圧保持領域の電位がチャネル領域の電位に対して高くなるため、上記と同様、チャネル領域と耐圧保持領域との間のリーク電流の発生を抑制することができ、耐圧を向上させることができる。
【0015】
また耐圧保持領域にゲート電極と同じ電位を印加することで耐圧保持領域をゲートとして動作させることができ、ゲート電圧の変化量に対するドレイン電流の変化量で表される相互コンダクタンスを上げることができる。
【0016】
上記の横型接合型電界効果トランジスタにおいて好ましくは、制御電極がソース電極と電気的に絶縁するように構成されている。
【0017】
このように制御電極がソース電極と電気的に絶縁されることにより、オフ動作時において耐圧保持領域とチャネル領域とが逆バイアス状態となるような電圧を制御電極によって印加することが可能となる。
【0018】
上記の横型接合型電界効果トランジスタにおいて好ましくは、チャネル領域上においてゲート領域横に形成され、かつゲート領域の不純物濃度よりも低い濃度を有する第1導電型の電界緩和領域がさらに備えられている。
【0019】
これにより、第2導電型のチャネル領域が第1導電型の耐圧保持領域と電界緩和領域とで挟まれることになるため、ダブルRESURF(Reduced Surface Field)構造を実現することができる。このため、電界集中による絶縁破壊を抑制でき、デバイスの耐圧特性が向上する。
【0020】
上記の横型接合型電界効果トランジスタにおいて好ましくは、チャネル領域上に形成され、ソース電極に電気的に接続され、かつチャネル領域の不純物濃度よりも高い濃度を有する第2導電型のソース領域と、チャネル領域上に形成され、ドレイン電極に電気的に接続され、かつチャネル領域の不純物濃度よりも高い濃度を有する第2導電型のドレイン領域とがさらに備えられている。
【0021】
このようにチャネル領域の不純物濃度よりも高い濃度を有するソース領域およびドレイン領域を有しているため、ソース電極およびドレイン電極をチャネル領域に電気的に接続する際の接続抵抗を低減することができる。
【発明の効果】
【0022】
以上説明したように、本発明の横型接合型電界効果トランジスタによれば、リーク電流の発生を抑制することができ、耐圧を向上させることができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。図1を参照して、半導体基板として、導電型は問わず、たとえば4H−SiC(炭化珪素)よりなる単結晶基板1が用いられる。この基板1の上には、p型エピタキシャル層2とp-エピタキシャル層(耐圧保持領域)3とが順に積層して形成されている。p型エピタキシャル層2は、たとえば5.0×1016cm-3の濃度でp型不純物としてAl(アルミニウム)を有しており、たとえば0.5μmの厚みを有している。p-エピタキシャル層3は、たとえば1.0×1016cm-3の濃度でp型不純物としてAlを有しており、たとえば10μmの厚みを有している。
【0024】
p-エピタキシャル層3の上には、n型エピタキシャル層(チャネル領域)4が形成されている。このn型エピタキシャル層4は、たとえば2.0×1017cm-3の濃度でn型不純物としてN(窒素)を有しており、たとえば0.4μmの厚みを有している。
【0025】
n型エピタキシャル層4の上には、p型エピタキシャル層(電界緩和領域)9が形成されている。このp型エピタキシャル層9は、たとえば2.0×1017cm-3の濃度でp型不純物としてAlを有しており、たとえば0.2μmの厚みを有している。
【0026】
n型エピタキシャル層4上であってp型エピタキシャル層9の中には、下面がn型エピタキシャル層4の中にまで延在するように(つまりp型エピタキシャル層9よりも拡散深さが深くなるように)、p+ゲート領域5が形成されている。p+ゲート領域5は、p型エピタキシャル層9およびn型エピタキシャル層4よりも高い不純物濃度を有している。このp+ゲート領域5を挟むように互いに所定の間隔をおいてn+ソース領域6およびn+ドレイン領域7が形成されている。n+ソース領域6およびn+ドレイン領域7の各々は、n型エピタキシャル層4上であってp型エピタキシャル層9の中に配されており、かつn型エピタキシャル層4よりも高い不純物濃度を有している。
【0027】
n+ソース領域6の横には、n型エピタキシャル層4に達する溝(凹部)が形成されている。この溝の底面からp-エピタキシャル層3に達するようにp+不純物領域8が形成されている。このp+不純物領域8はp-エピタキシャル層3よりも高い不純物領域を有している。
【0028】
トランジスタ形成面側の表面を覆うようにフィールド酸化膜13が形成されている。このフィールド酸化膜13には、p+ゲート領域5、n+ソース領域6、n+ドレイン領域7およびp+不純物領域8の各々の一部を開口する開口部が設けられている。これらの開口部の各々には、オーミック接触を得るために、たとえばNi(ニッケル)よりなるオーミック電極11a、11b、11c、11dが形成されている。これらのオーミック電極11a、11b、11c、11dの各々を介して、p+ゲート領域5、n+ソース領域6、n+ドレイン領域7およびp+不純物領域8の各々と電気的に接続するようにゲート電極12a、ソース電極12b、ドレイン電極12cおよび制御電極12dが形成されている。
【0029】
これらのゲート電極12a、ソース電極12b、ドレイン電極12cおよび制御電極12dの各々は、たとえばAl(アルミニウム)よりなっている。ソース電極12bおよびドレイン電極12cは、ゲート電極12aを挟むように互いに間隔を置いて配されている。
【0030】
ゲート電極12aはゲート電圧VGが印加され得るように構成されており、ソース電極12bは接地電位となるように構成されており、ドレイン電極12cはドレイン電圧VDが印加され得るように構成されている。また制御電極12dは、ソース電極12bと電気的に絶縁するように構成されており、かつ電圧VBが印加され得るように構成されている。つまりソース電極12bは、オフ動作時においてp-エピタキシャル層3とn型エピタキシャル層4とが逆バイアス状態となるような電圧VBをp-エピタキシャル層3に印加可能に構成されている。
【0031】
次に、本実施の形態の横型接合型電界効果トランジスタの製造方法について説明する。
図2〜図8は、本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法を工程順に示す概略断面図である。図2を参照して、たとえば4H−SiCよりなる単結晶基板1上に、p型エピタキシャル層2と、p-エピタキシャル層(耐圧保持領域)3と、n型エピタキシャル層(チャネル領域)4と、p型エピタキシャル層(電界緩和領域)9とがエピタキシャル成長により順に積層して形成される。
【0032】
図3を参照して、1枚の基板に複数のトランジスタを形成する必要から、各トランジスタを物理的に分離する溝(凹部)が形成される。この溝は、p型エピタキシャル層9上に形成した耐エッチング膜(図示せず)をマスクとしてRIE(Reactive Ion Etching)を施すことにより形成される。これにより、p型エピタキシャル層9を貫通してn型エピタキシャル層4に達する溝が選択的に形成される。
【0033】
図4を参照して、基板表面にパターニングされたイオン阻止膜31が形成される。このイオン阻止膜31をマスクとして溝の底面およびp型エピタキシャル層9の所定の領域に、たとえばAlイオンが選択的に注入される。これにより、イオン注入領域5、8が形成される。この後、イオン阻止膜31が除去される。
【0034】
図5を参照して、基板表面にパターニングされたイオン阻止膜32が形成される。このイオン阻止膜32をマスクとして、イオン注入領域5を挟むp型エピタキシャル層9の所定の領域に、たとえばP(リン)イオンが選択的に注入される。これにより、イオン注入領域6、7が形成される。この後、イオン阻止膜32が除去される。
【0035】
図6を参照して、イオン注入により導入した不純物を活性化させるとともに、イオン注入により生じた結晶損傷を回復させるために、たとえばAr(アルゴン)雰囲気下にて熱処理(アニール)が行なわれる。これにより、イオン注入領域5、8の各々からp+ゲート領域5とp+不純物領域8とが形成され、イオン注入領域6、7の各々からn+ソース領域6とn+ドレイン領域7とが形成される。
【0036】
図7を参照して、熱酸化法により基板表面の保護と絶縁のためのフィールド酸化膜13が基板表面に形成される。
【0037】
図8を参照して、フィールド酸化膜13の所定の部分を開口することにより、p+ゲート領域5、n+ソース領域6、n+ドレイン領域7およびp+不純物領域8の各々の一部が露出される。この後、Niが蒸着されることにより、露出された各領域の表面にNiよりなるオーミック電極11a、11b、11c、11dが形成される。
【0038】
図1を参照して、基板表面全面にAlを蒸着した後にエッチングによりパターニングすることにより、たとえばAlよりなるゲート電極12a、ソース電極12b、ドレイン電極12cおよび制御電極12dが形成される。なおこれらの各電極12a〜12dの各々は、配線またはパッドとしても機能し得る。
【0039】
以上のようにして、図1に示す本実施の形態における横型接合型電界効果トランジスタを製造することができる。
【0040】
本実施の形態の横型接合型電界効果トランジスタによれば、従来例と比較してオフ動作時においてリーク電流を低減することが可能である。以下、そのことについて説明する。
【0041】
図9は、図1のA−A線に沿う部分のエネルギーバンドを示す図である。ゲート領域および耐圧保持領域の各々に電圧が印加されていない場合には、従来例および本実施の形態のいずれにおいても図9(a)に示すバンド状態となっている。なお、このバンド図において電子は黒丸で示されている。
【0042】
この状態から、ゲート領域にゲート電圧VGが印加されると、図9(b)に示すようにp+ゲート領域5とn型エピタキシャル層(チャネル領域)4との間の電位障壁は高くなる。ここで、従来例ではp-エピタキシャル層(耐圧保持領域)103とn型エピタキシャル層(チャネル領域)104とが互いにソース電位(接地電位)とされ同電位とされている。このため、高電界印加時にソース側(つまりn型チャネル領域104側)から見たp-エピタキシャル層(耐圧保持領域)103のポテンシャルが著しく下がりリーク電流が流れてしまう。
【0043】
一方、本実施の形態ではp-エピタキシャル層(耐圧保持領域)3はn型エピタキシャル層(チャネル領域)4とは電気的に絶縁され、かつp-エピタキシャル層(耐圧保持領域)3とn型エピタキシャル層(チャネル領域)4とが逆バイアス状態となるような電圧VBを印加され得る。この電圧VBが印加されると、図9(c)に示すようにn型エピタキシャル層(チャネル領域)4とp-エピタキシャル層(耐圧保持領域)3との間の電位障壁が高くなる。これにより、n型エピタキシャル層(チャネル領域)4内のキャリア(電子)がその電位障壁を乗り越えてp-エピタキシャル層(耐圧保持領域)3に達することが困難となる。このため、高電界印加時においても、n型エピタキシャル層(チャネル領域)4とp-エピタキシャル層(耐圧保持領域)3との間のリーク電流の発生を従来例よりも抑制することができ、耐圧を向上させることができる。
【0044】
(実施の形態2)
図10は、本発明の実施の形態2における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。図10を参照して、本実施の形態の横型接合型電界効果トランジスタは、図1に示す実施の形態1の構成と比較して、制御電極12dにゲート電位VGが印加されるように構成されている点において異なっている。したがって、制御電極12dはゲート電極12aと電気的に接続されていてもよい。
【0045】
なお、これ以外の本実施の形態の横型接合型電界効果トランジスタの構成については、上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。また、本実施の形態の製造方法も、実施の形態1の製造方法とほぼ同じであるため、その説明を省略する。
【0046】
本実施の形態においては、実施の形態1と同様、従来例と比較してオフ動作時においてリーク電流を低減することが可能である。以下、そのことについて説明する。
【0047】
図11は、オフ動作時における図10のB−B線に沿う部分のエネルギーバンドを示す図である。図11を参照して、制御電極12dにゲート電位VGが印加される。このゲート電圧VGの印加により、p-エピタキシャル層3とn型エピタキシャル層4とが逆バイアス状態となる。このため、n型エピタキシャル層(チャネル領域)4とp-エピタキシャル層(耐圧保持領域)3との間の電位障壁が高くなる。これにより、n型エピタキシャル層(チャネル領域)4内のキャリア(電子)がその電位障壁を乗り越えてp-エピタキシャル層(耐圧保持領域)3に達することが困難となる。このため、高電界印加時においても、n型エピタキシャル層(チャネル領域)4とp-エピタキシャル層(耐圧保持領域)3との間のリーク電流の発生を従来例よりも抑制することができ、耐圧を向上させることができる。
【0048】
またp-エピタキシャル層(耐圧保持領域)3にゲート電圧VGと同じ電位を印加することでp-エピタキシャル層(耐圧保持領域)3をゲートとして動作させることができ、ゲート電圧の変化量に対するドレイン電流の変化量で表される相互コンダクタンスを上げることもできる。
【0049】
なお上述の実施の形態1および2においては、p-エピタキシャル層3とp型エピタキシャル層9とによりn型エピタキシャル層4が挟まれている。このため、ダブルRESURF構造を実現することができる。これにより、ゲート電極12a付近の電界集中が緩和される。したがって、電界集中による絶縁破壊を抑制でき、デバイスの耐圧特性が向上する。
【0050】
ただし、本発明はダブルRESURF構造に限定されるものではなく、図12に示すようにp型エピタキシャル層(電界緩和領域)9が省略された構成であってもよい。
【0051】
また上記の実施の形態においては、基板が4H−SiCよりなる場合について説明したが、本発明はこれに限定されるものではなく、基板の材質はSi(シリコン)、6H−SiC、3C−SiC、GaN(窒化ガリウム)などであってもよい。
【0052】
また図13に示すようにパッシベーション膜20が形成される場合、パッシベーション膜20は基板表面を覆い、かつゲート電極12a、ソース電極12b、ドレイン電極12cおよび制御電極12dの各々を露出するための開口部を有している。
【0053】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0054】
本発明は、特に、オフ動作時におけるリーク電流を低減可能とする横型接合型電界効果トランジスタに有利に適用され得る。
【図面の簡単な説明】
【0055】
【図1】本発明の実施の形態1における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。
【図2】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第1工程を示す概略断面図である。
【図3】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第2工程を示す概略断面図である。
【図4】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第3工程を示す概略断面図である。
【図5】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第4工程を示す概略断面図である。
【図6】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第5工程を示す概略断面図である。
【図7】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第6工程を示す概略断面図である。
【図8】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第7工程を示す概略断面図である。
【図9】図1のA−A線に沿う部分のエネルギーバンドを示す図である。
【図10】本発明の実施の形態2における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。
【図11】オフ動作時における図10のB−B線に沿う部分のエネルギーバンドを示す図である。
【図12】p型エピタキシャル層(電界緩和領域)が省略された場合の構成を示す概略断面図である。
【図13】パッシベーション膜が形成された場合の構成を示す概略断面図である。
【図14】特開2003−68762号公報に開示された従来の横型JFETの構成を示す概略断面図である。
【符号の説明】
【0056】
1 基板、2 p型エピタキシャル層、3 p-エピタキシャル層、4 n型エピタキシャル層、5 p+ゲート領域、6 n+ソース領域、7 n+ドレイン領域、8 p+不純物領域、9 p型エピタキシャル層、11a,11b,11c,11d オーミック電極、12a ゲート電極、12b ソース電極、12c ドレイン電極、12d 制御電極、13 フィールド酸化膜、20 パッシベーション膜、31,32 イオン阻止膜。
【技術分野】
【0001】
本発明は、横型接合型電界効果トランジスタに関し、より特定的には、オフ動作時におけるリーク電流を低減可能とする横型接合型電界効果トランジスタの構造に関する。
【背景技術】
【0002】
接合型電界効果トランジスタ(以下、JFET(Junction Field Effect Transistor)と称する)は、キャリアが通過するチャネル領域の側部に設けられたpn接合に、ゲート電極から逆バイアス電圧を印加することにより、pn接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行う。このうち、横型JFETは、チャネル領域においてキャリアが素子表面に平行に移動するものをいう。
【0003】
チャネルのキャリアは電子(n型)でも正孔(p型)でもよいが、通常、半導体基板にSiCを用いるJFETにおいては、チャネル領域をn型不純物領域とすることが多いため、以後の説明では便宜上、チャネルのキャリアは電子、したがってチャネル領域はn型不純物領域として話を進めるが、チャネル領域をp型不純物領域とする場合もあることは言うまでもない。
【0004】
このような横型JFETの一例は、たとえば特開2003−68762号公報に開示されている。
【0005】
図14は、上記公報に開示された従来の横型JFETの構成を示す概略断面図である。図14を参照して、SiC単結晶基板101の上にはp-エピタキシャル層103が設けられている。このp-エピタキシャル層103の上には、p-エピタキシャル層103よりも高い不純物濃度を有するn型エピタキシャル層104が設けられている。このn型エピタキシャル層104の上には、p型エピタキシャル層109が設けられている。
【0006】
このp型エピタキシャル層109の中には、互いに所定の間隔を隔てて、n型エピタキシャル層104よりも高い不純物濃度を有するn+ソース領域106およびn+ドレイン領域107が設けられている。また、n+ソース領域106およびn+ドレイン領域107の間に、n型エピタキシャル層104よりも高い不純物濃度を有するp+ゲート領域105が設けられている。
【0007】
p+ゲート領域105、n+ソース領域106およびn+ドレイン領域107の表面には、それぞれゲート電極112a、ソース電極112b、ドレイン電極122cが設けられている。なお、n+ソース領域106の横には、p-エピタキシャル層103に達するp+半導体層108が形成されており、このp+半導体層108にはソース電極112bが電気的に接続されている。
【0008】
この横型JFETにおいては、p+ゲート領域105はn型エピタキシャル層104よりも高い不純物濃度を有している。これにより、この横型JFETは、p+ゲート領域105とn型エピタキシャル層104とのpn接合部への逆バイアス電圧の印加により空乏層がチャネルに向けて拡大する構成となっている。空乏層がチャネルを塞いだとき、電流がチャネルを通過することができないため、オフ状態となる。このため、逆バイアス電圧の大きさを加減することにより、空乏層がチャネル領域を遮断するか否かを制御することが可能となる。この結果、たとえば、ゲート・ソース間の逆バイアス電圧を加減することにより、電流のオン・オフ制御を行なうことが可能となる。
【特許文献1】特開2003−68762号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、上記の横型JFETにおいては、チャネルの下のp-エピタキシャル層103を通るリーク電流が発生するという問題点があった。
【0010】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、オフ動作時におけるリーク電流の発生を抑制できる横型接合型電界効果トランジスタを提供することである。
【課題を解決するための手段】
【0011】
本発明の横型接合型電界効果トランジスタは、第1導電型の耐圧保持領域と、第2導電型のチャネル領域と、第1導電型のゲート領域と、ゲート電極と、ソース電極およびドレイン電極と、制御電極とを備えている。チャネル領域は、耐圧保持領域上に形成されている。ゲート領域は、チャネル領域上に形成されている。ゲート電極は、ゲート領域に電気的に接続されている。ソース電極およびドレイン電極は、ゲート電極を挟むように互いに間隔を置いて配され、かつチャネル領域に電気的に接続されている。制御電極は、オフ動作時において耐圧保持領域とチャネル領域とが逆バイアス状態となるような電圧を耐圧保持領域に印加するためのものである。
【0012】
本発明の横型接合型電界効果トランジスタによれば、オフ動作時において耐圧保持領域とチャネル領域とが逆バイアス状態となるような電圧が制御電極によって印加される。これにより、オフ動作時において耐圧保持領域の電位がチャネル領域の電位に対して高くなるため、チャネル領域と耐圧保持領域との間の電位障壁が高くなる。このため、チャネル領域内のキャリアがその電位障壁を乗り越えて耐圧保持領域に達することが困難となり、チャネル領域と耐圧保持領域との間のリーク電流の発生を抑制することができる。したがって、耐圧を向上させることができる。
【0013】
上記の横型接合型電界効果トランジスタにおいて好ましくは、制御電極にゲート電極と同じ電位が印加されるように構成されている。
【0014】
このように制御電極にゲート電極と同じ電位が印加された場合にも、耐圧保持領域の電位がチャネル領域の電位に対して高くなるため、上記と同様、チャネル領域と耐圧保持領域との間のリーク電流の発生を抑制することができ、耐圧を向上させることができる。
【0015】
また耐圧保持領域にゲート電極と同じ電位を印加することで耐圧保持領域をゲートとして動作させることができ、ゲート電圧の変化量に対するドレイン電流の変化量で表される相互コンダクタンスを上げることができる。
【0016】
上記の横型接合型電界効果トランジスタにおいて好ましくは、制御電極がソース電極と電気的に絶縁するように構成されている。
【0017】
このように制御電極がソース電極と電気的に絶縁されることにより、オフ動作時において耐圧保持領域とチャネル領域とが逆バイアス状態となるような電圧を制御電極によって印加することが可能となる。
【0018】
上記の横型接合型電界効果トランジスタにおいて好ましくは、チャネル領域上においてゲート領域横に形成され、かつゲート領域の不純物濃度よりも低い濃度を有する第1導電型の電界緩和領域がさらに備えられている。
【0019】
これにより、第2導電型のチャネル領域が第1導電型の耐圧保持領域と電界緩和領域とで挟まれることになるため、ダブルRESURF(Reduced Surface Field)構造を実現することができる。このため、電界集中による絶縁破壊を抑制でき、デバイスの耐圧特性が向上する。
【0020】
上記の横型接合型電界効果トランジスタにおいて好ましくは、チャネル領域上に形成され、ソース電極に電気的に接続され、かつチャネル領域の不純物濃度よりも高い濃度を有する第2導電型のソース領域と、チャネル領域上に形成され、ドレイン電極に電気的に接続され、かつチャネル領域の不純物濃度よりも高い濃度を有する第2導電型のドレイン領域とがさらに備えられている。
【0021】
このようにチャネル領域の不純物濃度よりも高い濃度を有するソース領域およびドレイン領域を有しているため、ソース電極およびドレイン電極をチャネル領域に電気的に接続する際の接続抵抗を低減することができる。
【発明の効果】
【0022】
以上説明したように、本発明の横型接合型電界効果トランジスタによれば、リーク電流の発生を抑制することができ、耐圧を向上させることができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。図1を参照して、半導体基板として、導電型は問わず、たとえば4H−SiC(炭化珪素)よりなる単結晶基板1が用いられる。この基板1の上には、p型エピタキシャル層2とp-エピタキシャル層(耐圧保持領域)3とが順に積層して形成されている。p型エピタキシャル層2は、たとえば5.0×1016cm-3の濃度でp型不純物としてAl(アルミニウム)を有しており、たとえば0.5μmの厚みを有している。p-エピタキシャル層3は、たとえば1.0×1016cm-3の濃度でp型不純物としてAlを有しており、たとえば10μmの厚みを有している。
【0024】
p-エピタキシャル層3の上には、n型エピタキシャル層(チャネル領域)4が形成されている。このn型エピタキシャル層4は、たとえば2.0×1017cm-3の濃度でn型不純物としてN(窒素)を有しており、たとえば0.4μmの厚みを有している。
【0025】
n型エピタキシャル層4の上には、p型エピタキシャル層(電界緩和領域)9が形成されている。このp型エピタキシャル層9は、たとえば2.0×1017cm-3の濃度でp型不純物としてAlを有しており、たとえば0.2μmの厚みを有している。
【0026】
n型エピタキシャル層4上であってp型エピタキシャル層9の中には、下面がn型エピタキシャル層4の中にまで延在するように(つまりp型エピタキシャル層9よりも拡散深さが深くなるように)、p+ゲート領域5が形成されている。p+ゲート領域5は、p型エピタキシャル層9およびn型エピタキシャル層4よりも高い不純物濃度を有している。このp+ゲート領域5を挟むように互いに所定の間隔をおいてn+ソース領域6およびn+ドレイン領域7が形成されている。n+ソース領域6およびn+ドレイン領域7の各々は、n型エピタキシャル層4上であってp型エピタキシャル層9の中に配されており、かつn型エピタキシャル層4よりも高い不純物濃度を有している。
【0027】
n+ソース領域6の横には、n型エピタキシャル層4に達する溝(凹部)が形成されている。この溝の底面からp-エピタキシャル層3に達するようにp+不純物領域8が形成されている。このp+不純物領域8はp-エピタキシャル層3よりも高い不純物領域を有している。
【0028】
トランジスタ形成面側の表面を覆うようにフィールド酸化膜13が形成されている。このフィールド酸化膜13には、p+ゲート領域5、n+ソース領域6、n+ドレイン領域7およびp+不純物領域8の各々の一部を開口する開口部が設けられている。これらの開口部の各々には、オーミック接触を得るために、たとえばNi(ニッケル)よりなるオーミック電極11a、11b、11c、11dが形成されている。これらのオーミック電極11a、11b、11c、11dの各々を介して、p+ゲート領域5、n+ソース領域6、n+ドレイン領域7およびp+不純物領域8の各々と電気的に接続するようにゲート電極12a、ソース電極12b、ドレイン電極12cおよび制御電極12dが形成されている。
【0029】
これらのゲート電極12a、ソース電極12b、ドレイン電極12cおよび制御電極12dの各々は、たとえばAl(アルミニウム)よりなっている。ソース電極12bおよびドレイン電極12cは、ゲート電極12aを挟むように互いに間隔を置いて配されている。
【0030】
ゲート電極12aはゲート電圧VGが印加され得るように構成されており、ソース電極12bは接地電位となるように構成されており、ドレイン電極12cはドレイン電圧VDが印加され得るように構成されている。また制御電極12dは、ソース電極12bと電気的に絶縁するように構成されており、かつ電圧VBが印加され得るように構成されている。つまりソース電極12bは、オフ動作時においてp-エピタキシャル層3とn型エピタキシャル層4とが逆バイアス状態となるような電圧VBをp-エピタキシャル層3に印加可能に構成されている。
【0031】
次に、本実施の形態の横型接合型電界効果トランジスタの製造方法について説明する。
図2〜図8は、本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法を工程順に示す概略断面図である。図2を参照して、たとえば4H−SiCよりなる単結晶基板1上に、p型エピタキシャル層2と、p-エピタキシャル層(耐圧保持領域)3と、n型エピタキシャル層(チャネル領域)4と、p型エピタキシャル層(電界緩和領域)9とがエピタキシャル成長により順に積層して形成される。
【0032】
図3を参照して、1枚の基板に複数のトランジスタを形成する必要から、各トランジスタを物理的に分離する溝(凹部)が形成される。この溝は、p型エピタキシャル層9上に形成した耐エッチング膜(図示せず)をマスクとしてRIE(Reactive Ion Etching)を施すことにより形成される。これにより、p型エピタキシャル層9を貫通してn型エピタキシャル層4に達する溝が選択的に形成される。
【0033】
図4を参照して、基板表面にパターニングされたイオン阻止膜31が形成される。このイオン阻止膜31をマスクとして溝の底面およびp型エピタキシャル層9の所定の領域に、たとえばAlイオンが選択的に注入される。これにより、イオン注入領域5、8が形成される。この後、イオン阻止膜31が除去される。
【0034】
図5を参照して、基板表面にパターニングされたイオン阻止膜32が形成される。このイオン阻止膜32をマスクとして、イオン注入領域5を挟むp型エピタキシャル層9の所定の領域に、たとえばP(リン)イオンが選択的に注入される。これにより、イオン注入領域6、7が形成される。この後、イオン阻止膜32が除去される。
【0035】
図6を参照して、イオン注入により導入した不純物を活性化させるとともに、イオン注入により生じた結晶損傷を回復させるために、たとえばAr(アルゴン)雰囲気下にて熱処理(アニール)が行なわれる。これにより、イオン注入領域5、8の各々からp+ゲート領域5とp+不純物領域8とが形成され、イオン注入領域6、7の各々からn+ソース領域6とn+ドレイン領域7とが形成される。
【0036】
図7を参照して、熱酸化法により基板表面の保護と絶縁のためのフィールド酸化膜13が基板表面に形成される。
【0037】
図8を参照して、フィールド酸化膜13の所定の部分を開口することにより、p+ゲート領域5、n+ソース領域6、n+ドレイン領域7およびp+不純物領域8の各々の一部が露出される。この後、Niが蒸着されることにより、露出された各領域の表面にNiよりなるオーミック電極11a、11b、11c、11dが形成される。
【0038】
図1を参照して、基板表面全面にAlを蒸着した後にエッチングによりパターニングすることにより、たとえばAlよりなるゲート電極12a、ソース電極12b、ドレイン電極12cおよび制御電極12dが形成される。なおこれらの各電極12a〜12dの各々は、配線またはパッドとしても機能し得る。
【0039】
以上のようにして、図1に示す本実施の形態における横型接合型電界効果トランジスタを製造することができる。
【0040】
本実施の形態の横型接合型電界効果トランジスタによれば、従来例と比較してオフ動作時においてリーク電流を低減することが可能である。以下、そのことについて説明する。
【0041】
図9は、図1のA−A線に沿う部分のエネルギーバンドを示す図である。ゲート領域および耐圧保持領域の各々に電圧が印加されていない場合には、従来例および本実施の形態のいずれにおいても図9(a)に示すバンド状態となっている。なお、このバンド図において電子は黒丸で示されている。
【0042】
この状態から、ゲート領域にゲート電圧VGが印加されると、図9(b)に示すようにp+ゲート領域5とn型エピタキシャル層(チャネル領域)4との間の電位障壁は高くなる。ここで、従来例ではp-エピタキシャル層(耐圧保持領域)103とn型エピタキシャル層(チャネル領域)104とが互いにソース電位(接地電位)とされ同電位とされている。このため、高電界印加時にソース側(つまりn型チャネル領域104側)から見たp-エピタキシャル層(耐圧保持領域)103のポテンシャルが著しく下がりリーク電流が流れてしまう。
【0043】
一方、本実施の形態ではp-エピタキシャル層(耐圧保持領域)3はn型エピタキシャル層(チャネル領域)4とは電気的に絶縁され、かつp-エピタキシャル層(耐圧保持領域)3とn型エピタキシャル層(チャネル領域)4とが逆バイアス状態となるような電圧VBを印加され得る。この電圧VBが印加されると、図9(c)に示すようにn型エピタキシャル層(チャネル領域)4とp-エピタキシャル層(耐圧保持領域)3との間の電位障壁が高くなる。これにより、n型エピタキシャル層(チャネル領域)4内のキャリア(電子)がその電位障壁を乗り越えてp-エピタキシャル層(耐圧保持領域)3に達することが困難となる。このため、高電界印加時においても、n型エピタキシャル層(チャネル領域)4とp-エピタキシャル層(耐圧保持領域)3との間のリーク電流の発生を従来例よりも抑制することができ、耐圧を向上させることができる。
【0044】
(実施の形態2)
図10は、本発明の実施の形態2における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。図10を参照して、本実施の形態の横型接合型電界効果トランジスタは、図1に示す実施の形態1の構成と比較して、制御電極12dにゲート電位VGが印加されるように構成されている点において異なっている。したがって、制御電極12dはゲート電極12aと電気的に接続されていてもよい。
【0045】
なお、これ以外の本実施の形態の横型接合型電界効果トランジスタの構成については、上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。また、本実施の形態の製造方法も、実施の形態1の製造方法とほぼ同じであるため、その説明を省略する。
【0046】
本実施の形態においては、実施の形態1と同様、従来例と比較してオフ動作時においてリーク電流を低減することが可能である。以下、そのことについて説明する。
【0047】
図11は、オフ動作時における図10のB−B線に沿う部分のエネルギーバンドを示す図である。図11を参照して、制御電極12dにゲート電位VGが印加される。このゲート電圧VGの印加により、p-エピタキシャル層3とn型エピタキシャル層4とが逆バイアス状態となる。このため、n型エピタキシャル層(チャネル領域)4とp-エピタキシャル層(耐圧保持領域)3との間の電位障壁が高くなる。これにより、n型エピタキシャル層(チャネル領域)4内のキャリア(電子)がその電位障壁を乗り越えてp-エピタキシャル層(耐圧保持領域)3に達することが困難となる。このため、高電界印加時においても、n型エピタキシャル層(チャネル領域)4とp-エピタキシャル層(耐圧保持領域)3との間のリーク電流の発生を従来例よりも抑制することができ、耐圧を向上させることができる。
【0048】
またp-エピタキシャル層(耐圧保持領域)3にゲート電圧VGと同じ電位を印加することでp-エピタキシャル層(耐圧保持領域)3をゲートとして動作させることができ、ゲート電圧の変化量に対するドレイン電流の変化量で表される相互コンダクタンスを上げることもできる。
【0049】
なお上述の実施の形態1および2においては、p-エピタキシャル層3とp型エピタキシャル層9とによりn型エピタキシャル層4が挟まれている。このため、ダブルRESURF構造を実現することができる。これにより、ゲート電極12a付近の電界集中が緩和される。したがって、電界集中による絶縁破壊を抑制でき、デバイスの耐圧特性が向上する。
【0050】
ただし、本発明はダブルRESURF構造に限定されるものではなく、図12に示すようにp型エピタキシャル層(電界緩和領域)9が省略された構成であってもよい。
【0051】
また上記の実施の形態においては、基板が4H−SiCよりなる場合について説明したが、本発明はこれに限定されるものではなく、基板の材質はSi(シリコン)、6H−SiC、3C−SiC、GaN(窒化ガリウム)などであってもよい。
【0052】
また図13に示すようにパッシベーション膜20が形成される場合、パッシベーション膜20は基板表面を覆い、かつゲート電極12a、ソース電極12b、ドレイン電極12cおよび制御電極12dの各々を露出するための開口部を有している。
【0053】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0054】
本発明は、特に、オフ動作時におけるリーク電流を低減可能とする横型接合型電界効果トランジスタに有利に適用され得る。
【図面の簡単な説明】
【0055】
【図1】本発明の実施の形態1における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。
【図2】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第1工程を示す概略断面図である。
【図3】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第2工程を示す概略断面図である。
【図4】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第3工程を示す概略断面図である。
【図5】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第4工程を示す概略断面図である。
【図6】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第5工程を示す概略断面図である。
【図7】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第6工程を示す概略断面図である。
【図8】本発明の実施の形態1における横型接合型電界効果トランジスタの製造方法の第7工程を示す概略断面図である。
【図9】図1のA−A線に沿う部分のエネルギーバンドを示す図である。
【図10】本発明の実施の形態2における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。
【図11】オフ動作時における図10のB−B線に沿う部分のエネルギーバンドを示す図である。
【図12】p型エピタキシャル層(電界緩和領域)が省略された場合の構成を示す概略断面図である。
【図13】パッシベーション膜が形成された場合の構成を示す概略断面図である。
【図14】特開2003−68762号公報に開示された従来の横型JFETの構成を示す概略断面図である。
【符号の説明】
【0056】
1 基板、2 p型エピタキシャル層、3 p-エピタキシャル層、4 n型エピタキシャル層、5 p+ゲート領域、6 n+ソース領域、7 n+ドレイン領域、8 p+不純物領域、9 p型エピタキシャル層、11a,11b,11c,11d オーミック電極、12a ゲート電極、12b ソース電極、12c ドレイン電極、12d 制御電極、13 フィールド酸化膜、20 パッシベーション膜、31,32 イオン阻止膜。
【特許請求の範囲】
【請求項1】
第1導電型の耐圧保持領域と、
前記耐圧保持領域上に形成された第2導電型のチャネル領域と、
前記チャネル領域上に形成された第1導電型のゲート領域と、
前記ゲート領域に電気的に接続されたゲート電極と、
前記ゲート電極を挟むように互いに間隔を置いて配され、かつ前記チャネル領域に電気的に接続されたソース電極およびドレイン電極と、
オフ動作時において前記耐圧保持領域と前記チャネル領域とが逆バイアス状態となるような電圧を前記耐圧保持領域に印加するための制御電極とを備えた、横型接合型電界効果トランジスタ。
【請求項2】
前記制御電極に前記ゲート電極と同じ電位が印加されるように構成されていることを特徴とする、請求項1に記載の横型接合型電界効果トランジスタ。
【請求項3】
前記制御電極が前記ソース電極と電気的に絶縁するように構成されていることを特徴とする、請求項1または2に記載の横型接合型電界効果トランジスタ。
【請求項4】
前記チャネル領域上において前記ゲート領域横に形成され、かつ前記ゲート領域の不純物濃度よりも低い濃度を有する第1導電型の電界緩和領域をさらに備えたことを特徴とする、請求項1〜3のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項5】
前記チャネル領域上に形成され、前記ソース電極に電気的に接続され、かつ前記チャネル領域の不純物濃度よりも高い濃度を有する第2導電型のソース領域と、
前記チャネル領域上に形成され、前記ドレイン電極に電気的に接続され、かつ前記チャネル領域の不純物濃度よりも高い濃度を有する第2導電型のドレイン領域とをさらに備えたことを特徴とする、請求項1〜4のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項1】
第1導電型の耐圧保持領域と、
前記耐圧保持領域上に形成された第2導電型のチャネル領域と、
前記チャネル領域上に形成された第1導電型のゲート領域と、
前記ゲート領域に電気的に接続されたゲート電極と、
前記ゲート電極を挟むように互いに間隔を置いて配され、かつ前記チャネル領域に電気的に接続されたソース電極およびドレイン電極と、
オフ動作時において前記耐圧保持領域と前記チャネル領域とが逆バイアス状態となるような電圧を前記耐圧保持領域に印加するための制御電極とを備えた、横型接合型電界効果トランジスタ。
【請求項2】
前記制御電極に前記ゲート電極と同じ電位が印加されるように構成されていることを特徴とする、請求項1に記載の横型接合型電界効果トランジスタ。
【請求項3】
前記制御電極が前記ソース電極と電気的に絶縁するように構成されていることを特徴とする、請求項1または2に記載の横型接合型電界効果トランジスタ。
【請求項4】
前記チャネル領域上において前記ゲート領域横に形成され、かつ前記ゲート領域の不純物濃度よりも低い濃度を有する第1導電型の電界緩和領域をさらに備えたことを特徴とする、請求項1〜3のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項5】
前記チャネル領域上に形成され、前記ソース電極に電気的に接続され、かつ前記チャネル領域の不純物濃度よりも高い濃度を有する第2導電型のソース領域と、
前記チャネル領域上に形成され、前記ドレイン電極に電気的に接続され、かつ前記チャネル領域の不純物濃度よりも高い濃度を有する第2導電型のドレイン領域とをさらに備えたことを特徴とする、請求項1〜4のいずれかに記載の横型接合型電界効果トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2008−153445(P2008−153445A)
【公開日】平成20年7月3日(2008.7.3)
【国際特許分類】
【出願番号】特願2006−340137(P2006−340137)
【出願日】平成18年12月18日(2006.12.18)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成15年度独立行政法人新エネルギー・産業技術総合開発機構「エネルギー使用合理化技術戦略的開発/極低損失SiCトランジスタの研究開発」委託研究、産業活力再生特別措置法第30条の適用を受ける特許出願
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
【公開日】平成20年7月3日(2008.7.3)
【国際特許分類】
【出願日】平成18年12月18日(2006.12.18)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成15年度独立行政法人新エネルギー・産業技術総合開発機構「エネルギー使用合理化技術戦略的開発/極低損失SiCトランジスタの研究開発」委託研究、産業活力再生特別措置法第30条の適用を受ける特許出願
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
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