半導体装置およびその製造方法
【課題】ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくすること、および高耐圧化すること。
【解決手段】本発明は、３Ｃ−ＳｉＣからなる基板（１０）と、基板（１０）上に設けられたＧａＮ系半導体層（１８）と、ＧａＮ系半導体層（１８）上に設けられた第１電極（２４）と、基板（１０）に設けられた第２電極（２８）と、第１電極（２４）と第２電極（２８）との間に流れる電流を制御する制御電極（２６）と、を具備することを特徴とする半導体装置半導体装置およびその製造方法である。
【解決手段】本発明は、３Ｃ−ＳｉＣからなる基板（１０）と、基板（１０）上に設けられたＧａＮ系半導体層（１８）と、ＧａＮ系半導体層（１８）上に設けられた第１電極（２４）と、基板（１０）に設けられた第２電極（２８）と、第１電極（２４）と第２電極（２８）との間に流れる電流を制御する制御電極（２６）と、を具備することを特徴とする半導体装置半導体装置およびその製造方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＧａＮ系半導体を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）を含むＧａＮ系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。なお、ＧａＮ系半導体とはＧａおよびＮを含む半導体であり、例えば、ＧａＮ、ＧａＮとＡｌＮ（窒化アルミニウム）との混晶であるＡｌＧａＮ、ＧａＮとＩｎＮ（窒化インジウム）との混晶であるＩｎＧａＮ、ＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等である。
【０００３】
パワー素子として用いるためには高電圧で用いることが求められる。このため、高電圧において動作可能な、つまり高耐圧の半導体装置が開発されている。高耐圧な半導体装置を実現するために、基板上のＧａＮ系半導体層上に設けられた第１電極と基板に設けられた第２電極との間に電流を流し、この電流を制御電極で制御するタイプの半導体装置（縦型デバイス）がある。縦型デバイスにおいては、制御電極と第２電極との間にドリフト層や基板が設けられ、ドリフト層や基板の膜厚、キャリア濃度、エネルギーバンドギャップ等を適宜変更することにより高耐圧な縦型デバイスを実現することができる。
【０００４】
ＧａＮ系半導体層を形成するための基板には、ＳｉＣ（炭化シリコン）を用いた基板が用いられる。ＳｉＣの結晶構造には六方晶（４Ｈ、６Ｈ等）と立方晶（３Ｃ）とがある。これまで、ＧａＮ系半導体を用いた半導体装置には六方晶のＳｉＣ基板が用いられてきた。特許文献１には３Ｃ−ＳｉＣの形成技術が開示されている。非特許文献１には、３Ｃ−ＳｉＣ基板を用いたノーマリオフの横型ＧａＮ系半導体ＦＥＴが開示されている。
【０００５】
非特許文献２には、４Ｈまたは６Ｈ−ＳｉＣ中には、六方晶構造の長周期構造に起因したマイクロパイプとよばれるウェハを貫通する中空状の結晶欠陥が生じることが記載されている。
【特許文献１】特開２００４−１８９５９８号公報
【非特許文献１】Masayuki Abe etal. IEICE TRANS. ELECTRON VOL.E89-C, No.7 July 2006 P1057-1063.
【非特許文献２】荒井和雄、吉田貞史共編、「ＳｉＣ素子の基礎と応用」、２１頁、オーム社、平成１５年３月
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＧａＮ系半導体を用いた縦型デバイスにおいては、ＧａＮ系半導体層とＳｉＣ基板との界面を縦方向に電流が流れるため、ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくすることが求められる。また、パワー素子として用いるため高耐圧であることが求められている。
【０００７】
本発明は、上記課題に鑑みなされたものであり、ＧａＮ系半導体を用いた縦型デバイスにおいて、ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくすること、および高耐圧化することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、３Ｃ−ＳｉＣからなる基板と、該基板上に設けられたＧａＮ系半導体層と、前記ＧａＮ系半導体層上に設けられた第１電極と、前記基板に設けられた第２電極と、前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、を具備することを特徴とする半導体装置である。本発明によれば、ＳｉＣ基板をエネルギーバンドギャップの小さく、マイクロパイプの発生し難い３Ｃ−ＳｉＣとすることにより、ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくし、かつ高耐圧化することができる。
【０００９】
上記構成において、前記基板と前記ＧａＮ系半導体層との間に設けられたＧａＮまたは３Ｃ−ＳｉＣからなるドリフト層を具備する構成とすることができる。特に、ＳｉＣはＳｉに比べ約１０倍の絶縁耐圧を有し、厚膜にすることができる。
【００１０】
上記構成において、前記基板は主面が立方晶（１１１）面基板であり、前記ＧａＮ系半導体層は六方晶（０００１）面を表面とする構成とすることができる。この構成によれば、ピエゾ効果が大きく、第１電極の接触抵抗を低減させることができる。
【００１１】
上記構成において、前記基板と接しＧａＮ層と格子整合する化合物からなる核生成層を具備することができる。この構成によれば、ＳｉＣ基板上にＧａＮ層を容易に形成することが可能な半導体装置を提供できる。
【００１２】
上記構成において、前記核生成層は離間して前記基板に接し複数設けられてなることを特徴とする構成とすることができる。この構成によれば、ＳｉＣ上に容易にＧａＮ層を形成し、かつＧａＮ層と基板との接触抵抗を低減させることができる。
【００１３】
上記構成において、前記ドリフト層および前記ＧａＮ系半導体層は、ＭＯＣＶＤ法で成長されてなる構成とすることができる。また、上記構成において、前記制御電極は、前記制御電極は前記ＧａＮ系半導体層上に設けられ、前記ＧａＮ系半導体層に流れる電流を制御する構成とすることができる。
【発明の効果】
【００１４】
マイクロパイプは、基板に対して縦方向に成長するため、同じく基板に対して縦方向に電界が印加されるデバイス（縦型デバイス）では、このマイクロパイプに電位差が生じて、リークパスとなってしまう。本発明によれば、マイクロパイプが低減された構造を得ることができるため、リークパスが低減されて、デバイスの高耐圧化を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例を図面を参照に説明する。
【実施例１】
【００１６】
実施例１は３Ｃ−ＳｉＣ基板１０上にＧａＮからなるドリフト層１２が直接設けられたＧａＮ系半導体を用いたＦＥＴの例である。図１（ａ）から図２（ｃ）は実施例１に係るＦＥＴの製造工程を示す断面図である。図１（ａ）を参照に、立方晶（１１１）面を主面とする３Ｃ−ＳｉＣ基板１０上に、ＧａＮ系半導体層１８として、Ｎ型のＧａＮドリフト層１２、Ｐ型ＡｌＧａＮ電子制御層１４およびＮ型ＧａＮキャップ層１６をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition)法を用い六方晶（０００１）面を主面に形成する。３Ｃ−ＳｉＣ基板１０は、Ｓｉ（シリコン）を不純物とし１０１８ｃｍ−３以上のキャリア濃度を有している。ドリフト層１２は、成長温度が１０００℃から１１００℃においてＮＨ３（アンモニア）およびＴＭＧ（トリメチルガリウム）を用い成長する。膜厚は例えば３μｍ以上でありＳｉを用い１０１５ｃｍ−３から１０１６ｃｍ−３のキャリア濃度を有している。電子制御層１４は、成長温度が１０５０℃から１２００℃においてＴＭＧおよびＴＭＡｌ（トリメチルアルミニウム）を用い成長する。膜厚は、例えば２００ｎｍでありＭｇ（マグネシウム）を用い１０１８ｃｍ−３程度のキャリア濃度を有し、組成比は例えばＡｌ０．２５Ｇａ０．７５Ｎでる。キャップ層１６は、成長温度が９００℃から１１００℃においてＮＨ３およびＴＭＧを用い成長する。膜厚は、例えば５００ｎｍでありＳｉを用い１０１８ｃｍ−３から１０１９ｃｍ−３のキャリア濃度を有している。
【００１７】
図１（ｂ）を参照に、例えば塩素系のドライエッチングを行うことによりＧａＮ系半導体層１８にドリフト層１２に達する溝部３０を形成する。図１（ｃ）を参照に、溝部３０内の側面、底面およびキャップ層１６上にｉ−ＧａＮ電子走行層２０、ｉ−ＡｌＮバリア層２２を形成する。これにより、電子制御層１４の側面にＧａＮ電子走行層２０、ＡｌＮバリア層２２が形成される。電子走行層２０およびバリア層２２の膜厚は例えば１０ｎｍから１００ｎｍとすることができる。
【００１８】
図２（ａ）を参照に、ソース電極２４（第１電極）を形成すべき領域の電子走行層２０およびバリア層２２を除去する。キャップ層１６上に（ＧａＮ系半導体層１８上に）、Ｔｉ／ＡｌまたはＴｉ／Ａｕからなるソース電極２４を蒸着法およびリフトオフ法を用い形成する。図２（ｂ）を参照に、溝部３０内にＮｉ／ＡｌまたはＮｉ／Ａｕからなるゲート電極２６（制御電極）を例えば蒸着法およびリフトオフ法を用い形成する。これにより、バリア層２２の電子制御層１４に対抗する側面にゲート電極２６が形成される。図２（ｃ）を参照に、基板１０を例えば２００μｍ以下の厚さとなるように研磨する。基板１０の下に基板１０に接続するようにＴｉ／ＡｌまたはＴｉ／Ａｕからなるドレイン電極２８（第２電極）を蒸着法およびリフトオフ法を用い形成する。
【００１９】
図２（ｃ）の矢印のように、実施例１に係るＦＥＴにおいて、ソース電極２４からキャップ層１６に注入された電子は、電子制御層１４がＰ型でバリアとなるため電子走行層２０を通り、ドリフト層１２、基板１０を通りドレイン電極２８に至る。ゲート電極２６はソース電極２４とドレイン電極２８との間を流れる電流を制御する。言い換えれば、ゲート電極２６はＧａＮ系半導体層上に設けられ、ＧａＮ系半導体層１８に流れる電流を制御する。このようにして、ＦＥＴとして動作する。
【００２０】
六方晶の４Ｈまたは６Ｈ−ＳｉＣはエネルギーバンドギャップが約３．０ｅＶと大きいため絶縁基板として用いる場合には適している。しかし、ＧａＮ層との界面ではコンダクションバンドの不連続エネルギーΔＥｃが大きい。このため、ＳｉＣ基板上にＧａＮ層を形成すると、ＳｉＣとＧａＮとの界面の直交方向の接触抵抗が大きくなり電気伝導特性が劣化する。
【００２１】
３Ｃ−ＳｉＣはエネルギーバンドギャップが約２．２ｅＶであり、実施例１のように３Ｃ−ＳｉＣからなる基板１０上にＧａＮドリフト層１２を設けた場合、基板１０とＧａＮドリフト層１２との界面のΔＥｃは小さい。よって、基板１０とドリフト層１２との間の接触抵抗が小さくなる。これにより、ソース電極２４とドレイン電極２８との間を流れる電流の伝導特性が良好となる。
【００２２】
前述のように４Ｈ、６Ｈ−ＳｉＣ基板にはマイクロパイプが発生している。そのため、４Ｈ、６Ｈ−ＳｉＣ基板上にＧａＮ系半導体層１８を成長した場合は、下地の基板の欠陥が影響しＧａＮ系半導体層１８にもマイクロパイプにともなう欠陥が発生してしまう。成長過程においてマイクロパイプにともなう欠陥は若干埋もれるもののマイロパイプにともなう欠陥を完全になくすことはできない。図２（ｃ）のように縦型デバイスにおいてゲート電極２６とドレイン電極２８との間の電界の加わる方向は基板１０の主面とほぼ垂直方向となる。（０００１）を主面とする４Ｈ、６Ｈ−ＳｉＣ基板の場合、基板１０の主面に対し垂直方向と平行にマイクロパイプが形成される。このように電界の方向にほぼ平行にマイクロパイプが形成されるため、リーク電流が増大し高耐圧の実現が難しい。つまり、４Ｈ、６Ｈ−ＳｉＣを縦型デバイスに適用する場合は、マイクロパイプが悪影響を及ぼす。この時、リーク電流は、マイクロパイプを通じて流れるため、マイクロパイプが低減されることが好ましい。
【００２３】
一方、３Ｃ−ＳｉＣ基板１０上にＧａＮ系半導体層１８を設けた場合、マイクロパイプが発生し難い。前述のようにマイクロパイプは六方晶系結晶構造の４Ｈあるいは６Ｈ−ＳｉＣ基板のもつ長周期構造に起因している。よって、単周期構造の３Ｃ−ＳｉＣはマイクロパイプの発生は少ない。例えば、マイクロパイプの密度は４Ｈ、６Ｈ−ＳｉＣの場合１０個／ｃｍ−３以上であるのに対し、３Ｃ−ＳｉＣは０から１個／ｃｍ−３と一桁小さい。よって、実施例１によれば、縦型デバイスにおいて、ゲート電極２６とドレイン電極２８との間にリーク電流の原因になるマイクロパイプが発生し難いため、ゲート電流２６が制御する電子走行層２０にマイクロパイプが少ない。したがって、電子走行層２０からのリーク電流が低減されるべきゲート電極２６とドレイン電極２８間に高い電界を印加することができる。以上により、高耐圧化が可能となる。
【００２４】
さらに、基板１０は立方晶（１１１）面を主面とする基板であり、ＧａＮ系半導体層１８は六方晶（０００１）面を主面とすることが好ましい。主面を立方晶（１１１）面とする３Ｃ−ＳｉＣ基板上には３Ｃ−ＧａＮ立方晶（１１１）またはＧａＮ六方晶（０００１）を成長することができる。六方晶（０００１）面を主面とするＧａＮ系半導体層１８の場合には、ピエゾ電荷が形成されやすい。よって、ピエゾ電荷を用い高濃度な２ＤＥＧ（2 dimension electron gas)を形成することができ、ソース電極２４のキャップ層１６へのコンタクト抵抗を小さくすることができる。
【実施例２】
【００２５】
実施例２はＳｉＣドリフト層１１を有する例である。図３を参照に、実施例１のＧａＮドリフト層１２の代わりに立方晶（１１１）面を主面とする３Ｃ−ＳｉＣドリフト層１１が設けられている。３Ｃ−ＳｉＣドリフト層１１上にＧａＮ系半導体層１８ａとしてＡｌＧａＮ電子制御層１４およびキャップ層１６をＭＯＣＶＤ法を用い六方晶（０００１）を主面に形成する。その他の構成は実施例１と同じであり説明を省略する。このように、基板１０とＧａＮ系半導体層１８ａとの間に３Ｃ−ＳｉＣドリフト層１１を設けることができる。ＳｉＣはＳｉに比べ約１０倍の絶縁耐圧を有している。３Ｃ−ＳｉＣ基板１０を用いることにより、３Ｃ−ＳｉＣドリフト層１１内のマイクロパイプにともなう欠陥を低減させることができ、３Ｃ−ＳｉＣドリフト層１１を厚膜化することができる。よって、高耐圧化が可能となる。これにより、実施例２においては基板１０とＧａＮ系半導体層１８ａとの接触抵抗が小さく、高耐圧な縦型デバイスを提供することができる。
【００２６】
実施例２のようにＧａＮ系半導体層１８ａの最下層はＧａＮ層である必要は無い。例えば、この最下層の材料がＧａＮ等の六方晶ＳｉＣとの界面でΔＥｃが大きくなる場合、基板を３Ｃ−ＳｉＣとすることにより、第１電極と第２電極との間の良好な導電特性を得ることができる。よって、実施例１のように、ＧａＮ系半導体層１８の最下層はＧａＮ層またはＧａＮ層よりΔＥｃが小さいＧａＮ系半導体層の場合、特に本発明の接触抵抗の低減という効果を奏することができる。
【実施例３】
【００２７】
実施例３は、ＧａＮ系半導体層１８と３Ｃ−ＳｉＣ基板１０との間に核生成層３２を有する例である。図４（ａ）を参照に、基板１０上に接するように、例えばＡｌＩｎＧａＮからなる核生成層３２をＭＯＣＶＤ法を用い形成する。核生成層３２は、ＡｌＩｎＧａＮ以外にもＺｎＯ（酸化亜鉛）またはＺｒＢ２（ホウ化ジルコニウム）を用いることができる。このように、ＧａＮ層と格子整合する材料が好ましい。図４（ｂ）を参照に、核生成層３２上に、核生成層３２に接するようにＧａＮドリフト層１２を形成する。以下、実施例１と同様にＧａＮ系半導体層１８を形成する。図４（ｃ）を参照に、実施例１と同様に、電子走行層２０、バリア層２２、ソース電極２４、ゲート電極２６およびドレイン電極２８を形成し、実施例３に係るＦＥＴが完成する。
【００２８】
ＳｉＣ基板１０上に直接ＧａＮ層を成長する場合、ＳｉＮ基板１０表面にＧａＮ層が形成される核が生じ難い。そこで、実施例３のように、基板１０上に核生成層３２を形成し、核生成層３２上にドリフト層１２を形成する。これにより、ＳｉＣ基板１０上に核生成層３２は容易に成長可能で、核生成層３２上にはＧａＮ層を成長するための核が生成されるため、ＧａＮドリフト層１２を容易に成長することができる。ＡｌＩｎＧａＮを核生成層３２として用いる場合、核生成層３２はＡｌＮを多く含むほうが核を生成し易い。しかしながら、ＡｌＮを多く含むとエネルギーバンドギャップが大きくなり、縦方向に流れる電流のバリアとなってしまう。そこで、ＩｎＮを含む混晶としてエネルギーバンドギャップがＧａＮと同程度とすることが好ましい。核生成層３２の膜厚は核生成する程度の厚さであればよいが、例えば５ｎｍから１００ｎｍである。また、核生成層３２は電流が流れるよう、１０１７ｃｍ−３から１０１８ｃｍ−３のキャリア濃度を有していることが好ましい。
【実施例４】
【００２９】
実施例４は、例えば、ＡｌＩｎＧａＮからなる核生成層３２ａを基板１０に接しかつ離間して複数設け、ＧａＮドリフト層１２は核生成層３２ａの間で基板１０と接している例である。図５（ａ）を参照に、実施例３の図４（ａ）の工程後、核生成層３２を分離するようにエッチングし、複数の核生成層３２ａを形成する。図５（ｂ）を参照に、実施例１と同様にＧａＮ系半導体層１８をＭＯＣＶＤ法を用い形成する。このとき。ＧａＮドリフト層１２は核生成層３２ａの間で基板１０と接するように形成する。その他の構成は実施例３の図４（ｃ）と同じであり説明を省略する。
【００３０】
実施例４においては、ＧａＮドリフト層１２が成長する際、核生成層３２ａの上方および横方向に向かってＧａＮが成長する。このように、ＧａＮ層は核生成層３２ａからラテラル成長する。よって、実施例３のように核生成層３２が基板１０の全面を覆っていなくともよい。実施例４の核生成層３２ａ各々の間隔はＧａＮがラテラル成長しうる長さが好ましく、１μｍから１０μｍ程度が好ましい。
【００３１】
実施例４によれば、ＧａＮドリフト層１２を成長する際の核を生成するための層は核生成層３２ａが担う。一方、核生成層３２ａの間でＧａＮドリフト層１２と基板１０とが直接接しているため、ＧａＮドラフト層１２と基板１０との間を直接電流が流れる。よって、実施例３のように核生成層３２を導入したことに起因する接触抵抗の増大等を抑制することができる。核生成層３２ａは接触抵抗をより低減するため、１０１７ｃｍ−３から１０１８ｃｍ−３のキャリア濃度を有していることが好ましい。なお、核生成層３２ａは基板１０内に溝を形成し溝内に形成してもよい。
【００３２】
実施例１から実施例４は縦型のＦＥＴの例であったが、ＧａＮ系半導体層上に設けられた第１電極と基板に設けられた第２電極との間を電流が流れるトランジスタであれば、同様の効果を奏することができる。例えば、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がベース電極であるバイポーラトランジスタ、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がゲート電極であるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とすることもできる。
【００３３】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００３４】
【図１】図１（ａ）から図１（ｃ）は実施例１に係るＦＥＴの製造工程を示す断面図（その１）である。
【図２】図２（ａ）からび図２（ｃ）は実施例１に係るＦＥＴの製造工程を示す断面図（その２）である。
【図３】図３は実施例２に係るＦＥＴの断面図である。
【図４】図４（ａ）から図４（ｃ）は実施例３に係るＦＥＴの製造工程を示す断面図である。
【図５】図５（ａ）および図５（ｂ）は実施例４に係るＦＥＴの製造工程を示す断面図である。
【符号の説明】
【００３５】
１０ 基板
１１ ＳｉＣドリフト層
１２ ＧａＮドリフト層
１３ 上部ＧａＮ層
１４ 電子制御層
１６ キャップ層
１８、１８ａ ＧａＮ系半導体層
２０ 電子走行層
２２ バリア層
２４ ソース電極
２６ ゲート電極
２８ ドレイン電極
３０ 溝部
３２、３２ａ 核生成層
３４ 下部ＧａＮ層
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＧａＮ系半導体を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）を含むＧａＮ系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。なお、ＧａＮ系半導体とはＧａおよびＮを含む半導体であり、例えば、ＧａＮ、ＧａＮとＡｌＮ（窒化アルミニウム）との混晶であるＡｌＧａＮ、ＧａＮとＩｎＮ（窒化インジウム）との混晶であるＩｎＧａＮ、ＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等である。
【０００３】
パワー素子として用いるためには高電圧で用いることが求められる。このため、高電圧において動作可能な、つまり高耐圧の半導体装置が開発されている。高耐圧な半導体装置を実現するために、基板上のＧａＮ系半導体層上に設けられた第１電極と基板に設けられた第２電極との間に電流を流し、この電流を制御電極で制御するタイプの半導体装置（縦型デバイス）がある。縦型デバイスにおいては、制御電極と第２電極との間にドリフト層や基板が設けられ、ドリフト層や基板の膜厚、キャリア濃度、エネルギーバンドギャップ等を適宜変更することにより高耐圧な縦型デバイスを実現することができる。
【０００４】
ＧａＮ系半導体層を形成するための基板には、ＳｉＣ（炭化シリコン）を用いた基板が用いられる。ＳｉＣの結晶構造には六方晶（４Ｈ、６Ｈ等）と立方晶（３Ｃ）とがある。これまで、ＧａＮ系半導体を用いた半導体装置には六方晶のＳｉＣ基板が用いられてきた。特許文献１には３Ｃ−ＳｉＣの形成技術が開示されている。非特許文献１には、３Ｃ−ＳｉＣ基板を用いたノーマリオフの横型ＧａＮ系半導体ＦＥＴが開示されている。
【０００５】
非特許文献２には、４Ｈまたは６Ｈ−ＳｉＣ中には、六方晶構造の長周期構造に起因したマイクロパイプとよばれるウェハを貫通する中空状の結晶欠陥が生じることが記載されている。
【特許文献１】特開２００４−１８９５９８号公報
【非特許文献１】Masayuki Abe etal. IEICE TRANS. ELECTRON VOL.E89-C, No.7 July 2006 P1057-1063.
【非特許文献２】荒井和雄、吉田貞史共編、「ＳｉＣ素子の基礎と応用」、２１頁、オーム社、平成１５年３月
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＧａＮ系半導体を用いた縦型デバイスにおいては、ＧａＮ系半導体層とＳｉＣ基板との界面を縦方向に電流が流れるため、ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくすることが求められる。また、パワー素子として用いるため高耐圧であることが求められている。
【０００７】
本発明は、上記課題に鑑みなされたものであり、ＧａＮ系半導体を用いた縦型デバイスにおいて、ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくすること、および高耐圧化することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、３Ｃ−ＳｉＣからなる基板と、該基板上に設けられたＧａＮ系半導体層と、前記ＧａＮ系半導体層上に設けられた第１電極と、前記基板に設けられた第２電極と、前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、を具備することを特徴とする半導体装置である。本発明によれば、ＳｉＣ基板をエネルギーバンドギャップの小さく、マイクロパイプの発生し難い３Ｃ−ＳｉＣとすることにより、ＧａＮ系半導体層とＳｉＣ基板との接触抵抗を小さくし、かつ高耐圧化することができる。
【０００９】
上記構成において、前記基板と前記ＧａＮ系半導体層との間に設けられたＧａＮまたは３Ｃ−ＳｉＣからなるドリフト層を具備する構成とすることができる。特に、ＳｉＣはＳｉに比べ約１０倍の絶縁耐圧を有し、厚膜にすることができる。
【００１０】
上記構成において、前記基板は主面が立方晶（１１１）面基板であり、前記ＧａＮ系半導体層は六方晶（０００１）面を表面とする構成とすることができる。この構成によれば、ピエゾ効果が大きく、第１電極の接触抵抗を低減させることができる。
【００１１】
上記構成において、前記基板と接しＧａＮ層と格子整合する化合物からなる核生成層を具備することができる。この構成によれば、ＳｉＣ基板上にＧａＮ層を容易に形成することが可能な半導体装置を提供できる。
【００１２】
上記構成において、前記核生成層は離間して前記基板に接し複数設けられてなることを特徴とする構成とすることができる。この構成によれば、ＳｉＣ上に容易にＧａＮ層を形成し、かつＧａＮ層と基板との接触抵抗を低減させることができる。
【００１３】
上記構成において、前記ドリフト層および前記ＧａＮ系半導体層は、ＭＯＣＶＤ法で成長されてなる構成とすることができる。また、上記構成において、前記制御電極は、前記制御電極は前記ＧａＮ系半導体層上に設けられ、前記ＧａＮ系半導体層に流れる電流を制御する構成とすることができる。
【発明の効果】
【００１４】
マイクロパイプは、基板に対して縦方向に成長するため、同じく基板に対して縦方向に電界が印加されるデバイス（縦型デバイス）では、このマイクロパイプに電位差が生じて、リークパスとなってしまう。本発明によれば、マイクロパイプが低減された構造を得ることができるため、リークパスが低減されて、デバイスの高耐圧化を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例を図面を参照に説明する。
【実施例１】
【００１６】
実施例１は３Ｃ−ＳｉＣ基板１０上にＧａＮからなるドリフト層１２が直接設けられたＧａＮ系半導体を用いたＦＥＴの例である。図１（ａ）から図２（ｃ）は実施例１に係るＦＥＴの製造工程を示す断面図である。図１（ａ）を参照に、立方晶（１１１）面を主面とする３Ｃ−ＳｉＣ基板１０上に、ＧａＮ系半導体層１８として、Ｎ型のＧａＮドリフト層１２、Ｐ型ＡｌＧａＮ電子制御層１４およびＮ型ＧａＮキャップ層１６をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition)法を用い六方晶（０００１）面を主面に形成する。３Ｃ−ＳｉＣ基板１０は、Ｓｉ（シリコン）を不純物とし１０１８ｃｍ−３以上のキャリア濃度を有している。ドリフト層１２は、成長温度が１０００℃から１１００℃においてＮＨ３（アンモニア）およびＴＭＧ（トリメチルガリウム）を用い成長する。膜厚は例えば３μｍ以上でありＳｉを用い１０１５ｃｍ−３から１０１６ｃｍ−３のキャリア濃度を有している。電子制御層１４は、成長温度が１０５０℃から１２００℃においてＴＭＧおよびＴＭＡｌ（トリメチルアルミニウム）を用い成長する。膜厚は、例えば２００ｎｍでありＭｇ（マグネシウム）を用い１０１８ｃｍ−３程度のキャリア濃度を有し、組成比は例えばＡｌ０．２５Ｇａ０．７５Ｎでる。キャップ層１６は、成長温度が９００℃から１１００℃においてＮＨ３およびＴＭＧを用い成長する。膜厚は、例えば５００ｎｍでありＳｉを用い１０１８ｃｍ−３から１０１９ｃｍ−３のキャリア濃度を有している。
【００１７】
図１（ｂ）を参照に、例えば塩素系のドライエッチングを行うことによりＧａＮ系半導体層１８にドリフト層１２に達する溝部３０を形成する。図１（ｃ）を参照に、溝部３０内の側面、底面およびキャップ層１６上にｉ−ＧａＮ電子走行層２０、ｉ−ＡｌＮバリア層２２を形成する。これにより、電子制御層１４の側面にＧａＮ電子走行層２０、ＡｌＮバリア層２２が形成される。電子走行層２０およびバリア層２２の膜厚は例えば１０ｎｍから１００ｎｍとすることができる。
【００１８】
図２（ａ）を参照に、ソース電極２４（第１電極）を形成すべき領域の電子走行層２０およびバリア層２２を除去する。キャップ層１６上に（ＧａＮ系半導体層１８上に）、Ｔｉ／ＡｌまたはＴｉ／Ａｕからなるソース電極２４を蒸着法およびリフトオフ法を用い形成する。図２（ｂ）を参照に、溝部３０内にＮｉ／ＡｌまたはＮｉ／Ａｕからなるゲート電極２６（制御電極）を例えば蒸着法およびリフトオフ法を用い形成する。これにより、バリア層２２の電子制御層１４に対抗する側面にゲート電極２６が形成される。図２（ｃ）を参照に、基板１０を例えば２００μｍ以下の厚さとなるように研磨する。基板１０の下に基板１０に接続するようにＴｉ／ＡｌまたはＴｉ／Ａｕからなるドレイン電極２８（第２電極）を蒸着法およびリフトオフ法を用い形成する。
【００１９】
図２（ｃ）の矢印のように、実施例１に係るＦＥＴにおいて、ソース電極２４からキャップ層１６に注入された電子は、電子制御層１４がＰ型でバリアとなるため電子走行層２０を通り、ドリフト層１２、基板１０を通りドレイン電極２８に至る。ゲート電極２６はソース電極２４とドレイン電極２８との間を流れる電流を制御する。言い換えれば、ゲート電極２６はＧａＮ系半導体層上に設けられ、ＧａＮ系半導体層１８に流れる電流を制御する。このようにして、ＦＥＴとして動作する。
【００２０】
六方晶の４Ｈまたは６Ｈ−ＳｉＣはエネルギーバンドギャップが約３．０ｅＶと大きいため絶縁基板として用いる場合には適している。しかし、ＧａＮ層との界面ではコンダクションバンドの不連続エネルギーΔＥｃが大きい。このため、ＳｉＣ基板上にＧａＮ層を形成すると、ＳｉＣとＧａＮとの界面の直交方向の接触抵抗が大きくなり電気伝導特性が劣化する。
【００２１】
３Ｃ−ＳｉＣはエネルギーバンドギャップが約２．２ｅＶであり、実施例１のように３Ｃ−ＳｉＣからなる基板１０上にＧａＮドリフト層１２を設けた場合、基板１０とＧａＮドリフト層１２との界面のΔＥｃは小さい。よって、基板１０とドリフト層１２との間の接触抵抗が小さくなる。これにより、ソース電極２４とドレイン電極２８との間を流れる電流の伝導特性が良好となる。
【００２２】
前述のように４Ｈ、６Ｈ−ＳｉＣ基板にはマイクロパイプが発生している。そのため、４Ｈ、６Ｈ−ＳｉＣ基板上にＧａＮ系半導体層１８を成長した場合は、下地の基板の欠陥が影響しＧａＮ系半導体層１８にもマイクロパイプにともなう欠陥が発生してしまう。成長過程においてマイクロパイプにともなう欠陥は若干埋もれるもののマイロパイプにともなう欠陥を完全になくすことはできない。図２（ｃ）のように縦型デバイスにおいてゲート電極２６とドレイン電極２８との間の電界の加わる方向は基板１０の主面とほぼ垂直方向となる。（０００１）を主面とする４Ｈ、６Ｈ−ＳｉＣ基板の場合、基板１０の主面に対し垂直方向と平行にマイクロパイプが形成される。このように電界の方向にほぼ平行にマイクロパイプが形成されるため、リーク電流が増大し高耐圧の実現が難しい。つまり、４Ｈ、６Ｈ−ＳｉＣを縦型デバイスに適用する場合は、マイクロパイプが悪影響を及ぼす。この時、リーク電流は、マイクロパイプを通じて流れるため、マイクロパイプが低減されることが好ましい。
【００２３】
一方、３Ｃ−ＳｉＣ基板１０上にＧａＮ系半導体層１８を設けた場合、マイクロパイプが発生し難い。前述のようにマイクロパイプは六方晶系結晶構造の４Ｈあるいは６Ｈ−ＳｉＣ基板のもつ長周期構造に起因している。よって、単周期構造の３Ｃ−ＳｉＣはマイクロパイプの発生は少ない。例えば、マイクロパイプの密度は４Ｈ、６Ｈ−ＳｉＣの場合１０個／ｃｍ−３以上であるのに対し、３Ｃ−ＳｉＣは０から１個／ｃｍ−３と一桁小さい。よって、実施例１によれば、縦型デバイスにおいて、ゲート電極２６とドレイン電極２８との間にリーク電流の原因になるマイクロパイプが発生し難いため、ゲート電流２６が制御する電子走行層２０にマイクロパイプが少ない。したがって、電子走行層２０からのリーク電流が低減されるべきゲート電極２６とドレイン電極２８間に高い電界を印加することができる。以上により、高耐圧化が可能となる。
【００２４】
さらに、基板１０は立方晶（１１１）面を主面とする基板であり、ＧａＮ系半導体層１８は六方晶（０００１）面を主面とすることが好ましい。主面を立方晶（１１１）面とする３Ｃ−ＳｉＣ基板上には３Ｃ−ＧａＮ立方晶（１１１）またはＧａＮ六方晶（０００１）を成長することができる。六方晶（０００１）面を主面とするＧａＮ系半導体層１８の場合には、ピエゾ電荷が形成されやすい。よって、ピエゾ電荷を用い高濃度な２ＤＥＧ（2 dimension electron gas)を形成することができ、ソース電極２４のキャップ層１６へのコンタクト抵抗を小さくすることができる。
【実施例２】
【００２５】
実施例２はＳｉＣドリフト層１１を有する例である。図３を参照に、実施例１のＧａＮドリフト層１２の代わりに立方晶（１１１）面を主面とする３Ｃ−ＳｉＣドリフト層１１が設けられている。３Ｃ−ＳｉＣドリフト層１１上にＧａＮ系半導体層１８ａとしてＡｌＧａＮ電子制御層１４およびキャップ層１６をＭＯＣＶＤ法を用い六方晶（０００１）を主面に形成する。その他の構成は実施例１と同じであり説明を省略する。このように、基板１０とＧａＮ系半導体層１８ａとの間に３Ｃ−ＳｉＣドリフト層１１を設けることができる。ＳｉＣはＳｉに比べ約１０倍の絶縁耐圧を有している。３Ｃ−ＳｉＣ基板１０を用いることにより、３Ｃ−ＳｉＣドリフト層１１内のマイクロパイプにともなう欠陥を低減させることができ、３Ｃ−ＳｉＣドリフト層１１を厚膜化することができる。よって、高耐圧化が可能となる。これにより、実施例２においては基板１０とＧａＮ系半導体層１８ａとの接触抵抗が小さく、高耐圧な縦型デバイスを提供することができる。
【００２６】
実施例２のようにＧａＮ系半導体層１８ａの最下層はＧａＮ層である必要は無い。例えば、この最下層の材料がＧａＮ等の六方晶ＳｉＣとの界面でΔＥｃが大きくなる場合、基板を３Ｃ−ＳｉＣとすることにより、第１電極と第２電極との間の良好な導電特性を得ることができる。よって、実施例１のように、ＧａＮ系半導体層１８の最下層はＧａＮ層またはＧａＮ層よりΔＥｃが小さいＧａＮ系半導体層の場合、特に本発明の接触抵抗の低減という効果を奏することができる。
【実施例３】
【００２７】
実施例３は、ＧａＮ系半導体層１８と３Ｃ−ＳｉＣ基板１０との間に核生成層３２を有する例である。図４（ａ）を参照に、基板１０上に接するように、例えばＡｌＩｎＧａＮからなる核生成層３２をＭＯＣＶＤ法を用い形成する。核生成層３２は、ＡｌＩｎＧａＮ以外にもＺｎＯ（酸化亜鉛）またはＺｒＢ２（ホウ化ジルコニウム）を用いることができる。このように、ＧａＮ層と格子整合する材料が好ましい。図４（ｂ）を参照に、核生成層３２上に、核生成層３２に接するようにＧａＮドリフト層１２を形成する。以下、実施例１と同様にＧａＮ系半導体層１８を形成する。図４（ｃ）を参照に、実施例１と同様に、電子走行層２０、バリア層２２、ソース電極２４、ゲート電極２６およびドレイン電極２８を形成し、実施例３に係るＦＥＴが完成する。
【００２８】
ＳｉＣ基板１０上に直接ＧａＮ層を成長する場合、ＳｉＮ基板１０表面にＧａＮ層が形成される核が生じ難い。そこで、実施例３のように、基板１０上に核生成層３２を形成し、核生成層３２上にドリフト層１２を形成する。これにより、ＳｉＣ基板１０上に核生成層３２は容易に成長可能で、核生成層３２上にはＧａＮ層を成長するための核が生成されるため、ＧａＮドリフト層１２を容易に成長することができる。ＡｌＩｎＧａＮを核生成層３２として用いる場合、核生成層３２はＡｌＮを多く含むほうが核を生成し易い。しかしながら、ＡｌＮを多く含むとエネルギーバンドギャップが大きくなり、縦方向に流れる電流のバリアとなってしまう。そこで、ＩｎＮを含む混晶としてエネルギーバンドギャップがＧａＮと同程度とすることが好ましい。核生成層３２の膜厚は核生成する程度の厚さであればよいが、例えば５ｎｍから１００ｎｍである。また、核生成層３２は電流が流れるよう、１０１７ｃｍ−３から１０１８ｃｍ−３のキャリア濃度を有していることが好ましい。
【実施例４】
【００２９】
実施例４は、例えば、ＡｌＩｎＧａＮからなる核生成層３２ａを基板１０に接しかつ離間して複数設け、ＧａＮドリフト層１２は核生成層３２ａの間で基板１０と接している例である。図５（ａ）を参照に、実施例３の図４（ａ）の工程後、核生成層３２を分離するようにエッチングし、複数の核生成層３２ａを形成する。図５（ｂ）を参照に、実施例１と同様にＧａＮ系半導体層１８をＭＯＣＶＤ法を用い形成する。このとき。ＧａＮドリフト層１２は核生成層３２ａの間で基板１０と接するように形成する。その他の構成は実施例３の図４（ｃ）と同じであり説明を省略する。
【００３０】
実施例４においては、ＧａＮドリフト層１２が成長する際、核生成層３２ａの上方および横方向に向かってＧａＮが成長する。このように、ＧａＮ層は核生成層３２ａからラテラル成長する。よって、実施例３のように核生成層３２が基板１０の全面を覆っていなくともよい。実施例４の核生成層３２ａ各々の間隔はＧａＮがラテラル成長しうる長さが好ましく、１μｍから１０μｍ程度が好ましい。
【００３１】
実施例４によれば、ＧａＮドリフト層１２を成長する際の核を生成するための層は核生成層３２ａが担う。一方、核生成層３２ａの間でＧａＮドリフト層１２と基板１０とが直接接しているため、ＧａＮドラフト層１２と基板１０との間を直接電流が流れる。よって、実施例３のように核生成層３２を導入したことに起因する接触抵抗の増大等を抑制することができる。核生成層３２ａは接触抵抗をより低減するため、１０１７ｃｍ−３から１０１８ｃｍ−３のキャリア濃度を有していることが好ましい。なお、核生成層３２ａは基板１０内に溝を形成し溝内に形成してもよい。
【００３２】
実施例１から実施例４は縦型のＦＥＴの例であったが、ＧａＮ系半導体層上に設けられた第１電極と基板に設けられた第２電極との間を電流が流れるトランジスタであれば、同様の効果を奏することができる。例えば、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がベース電極であるバイポーラトランジスタ、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がゲート電極であるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とすることもできる。
【００３３】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００３４】
【図１】図１（ａ）から図１（ｃ）は実施例１に係るＦＥＴの製造工程を示す断面図（その１）である。
【図２】図２（ａ）からび図２（ｃ）は実施例１に係るＦＥＴの製造工程を示す断面図（その２）である。
【図３】図３は実施例２に係るＦＥＴの断面図である。
【図４】図４（ａ）から図４（ｃ）は実施例３に係るＦＥＴの製造工程を示す断面図である。
【図５】図５（ａ）および図５（ｂ）は実施例４に係るＦＥＴの製造工程を示す断面図である。
【符号の説明】
【００３５】
１０ 基板
１１ ＳｉＣドリフト層
１２ ＧａＮドリフト層
１３ 上部ＧａＮ層
１４ 電子制御層
１６ キャップ層
１８、１８ａ ＧａＮ系半導体層
２０ 電子走行層
２２ バリア層
２４ ソース電極
２６ ゲート電極
２８ ドレイン電極
３０ 溝部
３２、３２ａ 核生成層
３４ 下部ＧａＮ層
【特許請求の範囲】
【請求項１】
３Ｃ−ＳｉＣからなる基板と、
該基板上に設けられたＧａＮ系半導体層と、
前記ＧａＮ系半導体層上に設けられた第１電極と、
前記基板に接続された第２電極と、
前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、を具備することを特徴とする半導体装置。
【請求項２】
前記基板と前記ＧａＮ系半導体層との間に設けられたＧａＮまたは３Ｃ−ＳｉＣからなるドリフト層を具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基板は主面が立方晶（１１１）面基板であり、前記ＧａＮ系半導体層は六方晶（０００１）面を表面とすることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記基板と接しＧａＮ層と格子整合する化合物からなる核生成層を具備することを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記核生成層は離間して前記基板に接し複数設けられてなることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ドリフト層および前記ＧａＮ系半導体層は、ＭＯＣＶＤ法で成長されてなることを特徴とする請求項１または２記載の半導体装置。
【請求項７】
前記制御電極は、前記ＧａＮ系半導体層上に設けられ、ＧａＮ系半導体層に流れる電流を制御することを特徴とする請求項１記載の半導体装置。
【請求項１】
３Ｃ−ＳｉＣからなる基板と、
該基板上に設けられたＧａＮ系半導体層と、
前記ＧａＮ系半導体層上に設けられた第１電極と、
前記基板に接続された第２電極と、
前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、を具備することを特徴とする半導体装置。
【請求項２】
前記基板と前記ＧａＮ系半導体層との間に設けられたＧａＮまたは３Ｃ−ＳｉＣからなるドリフト層を具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基板は主面が立方晶（１１１）面基板であり、前記ＧａＮ系半導体層は六方晶（０００１）面を表面とすることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記基板と接しＧａＮ層と格子整合する化合物からなる核生成層を具備することを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記核生成層は離間して前記基板に接し複数設けられてなることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ドリフト層および前記ＧａＮ系半導体層は、ＭＯＣＶＤ法で成長されてなることを特徴とする請求項１または２記載の半導体装置。
【請求項７】
前記制御電極は、前記ＧａＮ系半導体層上に設けられ、ＧａＮ系半導体層に流れる電流を制御することを特徴とする請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−９１５９５（Ｐ２００８−９１５９５Ａ）
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願番号】特願２００６−２７０２８６（Ｐ２００６−２７０２８６）
【出願日】平成１８年１０月２日（２００６．１０．２）
【出願人】（０００１５４３２５）ユーディナデバイス株式会社 (291)
【復代理人】
【識別番号】１００１３７６１５
【弁理士】
【氏名又は名称】横山 照夫
【復代理人】
【識別番号】１００１３４５１１
【弁理士】
【氏名又は名称】八田 俊之
【Ｆターム（参考）】
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願日】平成１８年１０月２日（２００６．１０．２）
【出願人】（０００１５４３２５）ユーディナデバイス株式会社 (291)
【復代理人】
【識別番号】１００１３７６１５
【弁理士】
【氏名又は名称】横山 照夫
【復代理人】
【識別番号】１００１３４５１１
【弁理士】
【氏名又は名称】八田 俊之
【Ｆターム（参考）】
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